KR20090076659A - Plasma display panel - Google Patents

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KR20090076659A
KR20090076659A KR1020080002720A KR20080002720A KR20090076659A KR 20090076659 A KR20090076659 A KR 20090076659A KR 1020080002720 A KR1020080002720 A KR 1020080002720A KR 20080002720 A KR20080002720 A KR 20080002720A KR 20090076659 A KR20090076659 A KR 20090076659A
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문병준
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엘지전자 주식회사
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Abstract

A plasma display panel is provided to prevent a spread of a sealant in a barrier rib by forming a groove part on the barrier rib. A front substrate(101) and a rear substrate(111) are crossed each other. A sealant(21) is provided according to a groove part(31). The groove part is formed on a bottom dielectric layer(115). A barrier rib(112) is positioned in a space between the front substrate and the rear substrate. An address electrode(113) intersects with the second electrode in a discharge cell. A first electrode and the second electrode are formed on the front substrate. A top dielectric layer(104) is arranged on a top part of the front substrate. A protecting layer is arranged on the top dielectric layer.

Description

플라즈마 디스플레이 패널{Plasma display panel}Plasma display panel {Plasma display panel}

본 발명은 실링 구조를 개선한 플라즈마 디스플레이 패널에 관한 것이다.The present invention relates to a plasma display panel having an improved sealing structure.

플라즈마 디스플레이 패널(이하, PDP)는 기체 방전에 의해 형성된 플라즈마로부터 방사되는 자외선이 형광체층을 여기시키고, 이때 발생되는 가시광을 이용하여 영상을 구현하는 디스플레이 소자이다. 이러한 PDP는 고해상도의 대화면 구성이 가능하여 차세대 평판 표시장치로 각광받고 있다.A plasma display panel (hereinafter, PDP) is a display device in which ultraviolet rays emitted from a plasma formed by gas discharge excite a phosphor layer, and implement an image by using visible light generated at this time. Such PDPs have been spotlighted as next-generation flat panel displays because they can be composed of high resolution large screens.

PDP의 일반적인 구조는 3전극 면방전형 구조로, 한 쌍의 전극이 전면기판의 대향면에 형성되어 면 대향을 이루고 있고, 이 전면기판에서 이격되어 있는 배면기판으로 어드레스전극을 구비하는 구조를 이룬다. 이 같은 전극들은 각 방전셀에 대응하게 형성된다.The general structure of the PDP is a three-electrode surface discharge type structure, in which a pair of electrodes are formed on opposite surfaces of the front substrate to face each other, and a rear substrate spaced from the front substrate includes an address electrode. Such electrodes are formed corresponding to each discharge cell.

이 같은 PDP의 내부에는 수백만 개 이상의 단위 방전셀들이 매트릭스(Matrix) 형태로 배열되어 있다. 이 방전셀들은 벽전하의 기억특성을 이용해서 켜지는 방전셀과 켜지지 않는 방전셀을 선택하게 되고, 선택된 방전셀을 방전시키는 것으로 화상을 표시하게 된다.In the PDP, millions of unit discharge cells are arranged in a matrix form. These discharge cells select the discharge cells that are turned on and the discharge cells that are not turned on by using the storage characteristics of wall charges, and display an image by discharging the selected discharge cells.

이 같은 종래의 PDP는 전면 기판과 후면 기판이 실링재로 봉착되는데, 전면 기판과 후면 기판이 엇갈리는 부분을 따라서 실링재를 도포해 두 기판을 결합시키게 된다.In the conventional PDP, the front substrate and the rear substrate are sealed with a sealing material, and the two substrates are bonded by applying a sealing material along a portion where the front substrate and the rear substrate are crossed.

한편, PDP의 가장자리로는 실링재가 화상이 표시되는 유효 영역 안쪽으로 번지지 못하게, 실링 벽체(seal barrier rib)가 형성되어 있어서, 실링재는 유효 영역 안쪽까지 번지지 않고, 실링 벽체에 의해서 흐름이 차단된다.On the other hand, a sealing barrier rib is formed at the edge of the PDP so that the sealing material does not spread inside the effective area where the image is displayed, so that the sealing material does not spread to the inside of the effective area and the flow is blocked by the sealing wall.

그런데, 실링재가 소성되고 나면, 실링재는 딱딱해지게 되므로, PDP의 구동시에 실링재가 실링 벽체와 부딪치면서 소음을 발생하는 문제가 있다.However, since the sealing material becomes hard after the sealing material is fired, there is a problem that noise is generated while the sealing material collides with the sealing wall when the PDP is driven.

본 발명은 이 같은 기술적 배경에서 창안된 것으로, 종전의 실링 벽체를 사용하지 않으면서도 실링재가 유효 영역 안쪽으로 퍼지는 것을 방지한 플라즈마 디스플레이 패널을 제공하는데 있다.The present invention has been made in view of the above technical background, and provides a plasma display panel which prevents the sealing material from spreading into the effective area without using the conventional sealing wall.

이 같은 목적을 달성하기 위해서 본 발명의 일 실시예에서는 전면 기판, 상기 전면 기판과 마주하는 후면 기판, 상기 전면 기판과 후면 기판 사이의 공간을 구획해서 방전셀을 형성하는 격벽, 상기 방전셀에서 마주하게 형성되는 제1 전극과 제2 전극, 상기 방전셀에서 상기 2 전극과 교차하게 형성되는 제3 전극, 상기 제3 전극을 덮고 있는 하부 유전체 층, 상기 전면 기판 상기 후면 기판이 엇갈리는 곳으로 상기 하부 유전체 층에 형성되는 홈부, 상기 홈부에 걸쳐 형성되는 실링재를 포함하는 플라즈마 디스플레이 패널을 제공한다.In order to achieve the above object, an embodiment of the present invention includes a front substrate, a rear substrate facing the front substrate, a partition wall partitioning a space between the front substrate and the rear substrate to form a discharge cell, and facing the discharge cell. A first electrode and a second electrode, a third electrode formed to intersect the second electrode in the discharge cell, a lower dielectric layer covering the third electrode, the front substrate and the back substrate where the lower substrate is staggered. Provided is a plasma display panel including a groove portion formed in a dielectric layer and a sealing material formed over the groove portion.

여기서, 상기 홈부는 상기 전면 기판을 연장한 경계선보다 상기 격벽 쪽을 향해서 안쪽으로 형성되는 것이 바람직하다.Here, the groove portion is preferably formed inward toward the partition wall than the boundary line extending the front substrate.

또한, 상기 홈부는 상기 격벽과 상기 경계선 사이에 다수로 형성될 수 있다.In addition, the groove portion may be formed in plural between the partition wall and the boundary line.

또한, 상기 홈부는 상기 하부 유전체 층의 두께 대비 90% 이하의 깊이로 형성되거나, 5mm 이하의 폭을 갖는다.In addition, the groove portion is formed to a depth of 90% or less of the thickness of the lower dielectric layer, or has a width of 5mm or less.

또한, 본 발명은 상기 제1 전극과 제2 전극을 덮는 상부 유전체 층을 포함하고, 상기 상부 유전체 층 상기 홈부와 마주하는 곳으로 홈부가 더 형성될 수 있다.In addition, the present invention may include an upper dielectric layer covering the first electrode and the second electrode, and a groove portion may be further formed to face the groove portion of the upper dielectric layer.

이 경우에, 상기 상부 유전체 층에 형성되는 홈부와 상기 하부 유전체 층에 형성되는 홈부는 엇갈리게 배치되는 것이 바람직하다.In this case, the groove portion formed in the upper dielectric layer and the groove portion formed in the lower dielectric layer are preferably arranged alternately.

이같은 본 발명에 따르면, 실링재가 도포되는 것을 따라서 홈부가 형성되어 있기 때문에, 실링 벽체를 사용하지 않더라도 실링재가 격벽으로 퍼지는 것을 방지할 수 있다. 따라서, 실링재가 벽체나 격벽에 부딪쳐서 발생하는 소음 문제를 해결할 수가 있다.According to this invention, since the groove part is formed along with the application of the sealing material, it is possible to prevent the sealing material from spreading into the partition wall even without using the sealing wall. Therefore, it is possible to solve the noise problem caused by the sealing material hit the wall or partition.

이하, 첨부한 도면을 참조로 본 발명의 바람직한 실시예에 대해 당업자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되는 것은 아니다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도 1은 본 발명의 일 실시예에 따른 플라즈마 디스플레이의 두 기판이 합착된 모습을 예시하는 도면이다. 그리고, 도 2는 도 1의 "A" 부분을 확대해서 보여주는 분해 사시도이다.1 is a diagram illustrating a state in which two substrates of a plasma display are bonded together according to an exemplary embodiment of the present invention. 2 is an exploded perspective view showing an enlarged portion "A" of FIG. 1.

도 1 및 도 2에서, 본 발명의 일 실시예에 따른 플라즈마 디스플레이 패널은 전면 기판(101)과 후면 기판(111)이 엇갈려서 배치되어 있다. 그리고, 전면 기판(101)과 후면 기판(111)이 엇갈린 부분을 따라서는 실링재(21)가 홈부(31)를 따라 제공되어서, 전면 기판(101)과 후면 기판(111) 사이의 틈새를 밀봉하면서, 전면 기판(101)과 후면 기판(111)을 결합시키고 있다.1 and 2, in the plasma display panel according to the exemplary embodiment, the front substrate 101 and the rear substrate 111 are alternately arranged. The sealing material 21 is provided along the groove 31 along the portion where the front substrate 101 and the rear substrate 111 are staggered, thereby sealing a gap between the front substrate 101 and the rear substrate 111. The front substrate 101 and the rear substrate 111 are coupled to each other.

여기서, 홈부(31)는 전면 기판(101)과 후면 기판(111)이 엇갈린 부분을 따라 하부 유전체 층(115)에 형성되어 있고, 실링재(21)의 흐름을 막는 역할을 한다. 한편, 도 1에서는 홈부(31)가 패널 전체에 걸쳐서 형성되는 것으로 예시를 하였지만, 패널의 장축 또는 단축에만 선택적으로 형성될 수도 있고, 장축과 단축에 각각 1개씩 형성될 수도 있다. 이처럼, 홈부(31)는 필요에 따라서 변형될 수 있다.Here, the groove 31 is formed in the lower dielectric layer 115 along the portion where the front substrate 101 and the rear substrate 111 are staggered, and serves to block the flow of the sealing material 21. Meanwhile, in FIG. 1, the groove 31 is exemplified as being formed over the entire panel. However, the groove 31 may be selectively formed only on the long axis or the short axis of the panel. As such, the groove portion 31 can be deformed as necessary.

그리고, 전면 기판(101)과 후면 기판(111) 사이의 공간은 격벽(112)이 위치해서 화상이 표시되는 최소 단위인 서브 픽셀을 이루는 방전셀들(18)을 구획하고 있다. In addition, the space between the front substrate 101 and the rear substrate 111 partitions the discharge cells 18 constituting the sub-pixel which is the minimum unit in which the partition wall 112 is positioned.

플라즈마 디스플레이 패널은 이 같은 방전셀들(18)을 포함해서 화상을 표시하는 표시 영역(DA)과 그 둘레로 화상이 표시되지 않는 비표시 영역(UD)으로 구획될 수 있다. 여기서, 실링재(21)와 홈부(31)는 비표시 영역(UD)으로 위치하고 있다.The plasma display panel may be divided into a display area DA displaying an image including the discharge cells 18 and a non-display area UD in which no image is displayed around the display area DA. Here, the sealing material 21 and the groove part 31 are located in the non-display area UD.

한편, 화상을 표시하는 방전셀은 다음과 같은 구조로 형성될 수 있다.On the other hand, the discharge cells for displaying an image can be formed in the following structure.

방전셀(18)을 따라서는 제1 전극(103)과 제2 전극(102)이 나란하게 배치되어 있으며, 또한 방전셀(18)에서 어드레스 전극(113)이 제2 전극(102)과 교차하게 배치되어 있다.The first electrode 103 and the second electrode 102 are arranged side by side along the discharge cell 18, and the address electrode 113 intersects the second electrode 102 in the discharge cell 18. It is arranged.

제1 전극(103)과 제2 전극(102)은 전면 기판(101)으로 형성되어 있으며, 어드레스 전극(113)은 후면 기판(111)에 형성되어 있다.The first electrode 103 and the second electrode 102 are formed of the front substrate 101, and the address electrode 113 is formed on the rear substrate 111.

제2 전극(102)과 제1 전극(103)이 배치된 전면 기판(101)의 상부에는 제2 전극(102)과 제1 전극(103)을 매립하는 상부 유전체 층(104)이 배치된다.An upper dielectric layer 104 filling the second electrode 102 and the first electrode 103 is disposed on the front substrate 101 on which the second electrode 102 and the first electrode 103 are disposed.

상부 유전체층(104)은 제2 전극(102)과 제1 전극(103) 사이를 절연시키며, 상부 유전체 층(104) 위로는 방전 조건을 용이하게 하기 위한 보호 층(105)이 배치될 수 있다. 이러한 보호 층(105)은 이차전자 방출 계수가 높은 재질, 예컨대 산화마그네슘(MgO) 재질을 포함할 수 있다.The upper dielectric layer 104 insulates between the second electrode 102 and the first electrode 103, and a protective layer 105 may be disposed over the upper dielectric layer 104 to facilitate a discharge condition. The protective layer 105 may include a material having a high secondary electron emission coefficient, such as magnesium oxide (MgO).

또한, 후면 기판(111)에는 전극, 예컨대 어드레스 전극(113)이 배치되고, 어드레스 전극(113)이 배치된 후면 기판(111)에는 어드레스 전극(113)을 덮으며 어드레스 전극(113)을 절연시킬 수 있는 유전체 층, 예컨대 하부 유전체 층(115)이 배치될 수 있다. 이 하부 유전체 층(115)은 실링재(21)를 고정하는 홈부(31)가 형성되어 있다.In addition, an electrode, for example, an address electrode 113 is disposed on the rear substrate 111, and the rear substrate 111 on which the address electrode 113 is disposed covers the address electrode 113 and insulates the address electrode 113. A dielectric layer, such as lower dielectric layer 115, may be disposed. The lower dielectric layer 115 is provided with a groove portion 31 for fixing the sealing material 21.

하부 유전체 층(115)의 상부에는 방전 공간 즉, 방전 셀을 구획하는 스트라이프 타입(Stripe Type), 웰 타입(Well Type), 델타 타입(Delta Type), 벌집 타입 등의 격벽(112)이 배치될 수 있다. 이러한 격벽(112)에 의해 전면 기판(101)과 후면 기판(111)의 사이에서 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 방전 셀 등이 구비될 수 있다. 또한, 적색(R), 녹색(G), 청색(B) 방전 셀 이외에 백색(White : W) 또는 황색(Yellow : Y) 방전 셀이 더 구비되는 것도 가능하다.On top of the lower dielectric layer 115, a discharge space, that is, a partition wall 112 such as a stripe type, a well type, a delta type, a honeycomb type, etc., which partitions a discharge cell, may be disposed. Can be. The barrier rib 112 may be provided with a red (R), green (G), and blue (B) discharge cell between the front substrate 101 and the rear substrate 111. In addition, in addition to the red (R), green (G), and blue (B) discharge cells, white (W) or yellow (Yellow: Y) discharge cells may be further provided.

격벽(112)에 의해 구획된 방전 셀 내에는 크세논(Xe), 네온(Ne) 등의 방전 가스가 채워질 수 있다.In the discharge cell partitioned by the partition wall 112, a discharge gas such as xenon (Xe), neon (Ne), or the like may be filled.

아울러, 격벽(112)에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표시를 위한 가시 광을 방출하는 형광체 층(114)이 배치될 수 있다. 예를 들면, 적색(Red : R) 광을 발산하는 제 1 형광체 층, 청색(Blue, B) 광을 발산하는 제 2 형광체 층, 녹색(Green : G) 광을 발산하는 제 3 형광체 층이 배치될 수 있다. 또한, 적색(R), 녹색(G), 청색(B) 광 이외에 백색(White : W) 광 또는 황색(Yellow : Y) 광을 발산하는 다른 형광체 층이 더 배치되는 것도 가능하다.In addition, a phosphor layer 114 that emits visible light for image display may be disposed in the discharge cell partitioned by the partition wall 112. For example, a first phosphor layer emitting red (R) light, a second phosphor layer emitting blue (B) light, and a third phosphor layer emitting green (G) light are disposed. Can be. In addition to the red (R), green (G), and blue (B) light, it is also possible to further arrange other phosphor layers emitting white (W) light or yellow (Yellow: Y) light.

또한, 적색(R), 녹색(G) 및 청색(B) 방전 셀 중 적어도 어느 하나의 방전 셀에서의 형광체 층(114)의 두께가 다른 방전 셀과 상이할 수 있다. 예를 들면, 녹색(G) 방전 셀의 형광체 층, 즉 제 3 형광체 층 또는 청색(B) 방전 셀에서의 형광체 층, 즉 제 2 형광체 층의 두께가 적색(R) 방전 셀에서의 형광체 층, 즉 제 1 형광체 층의 두께보다 더 두꺼울 수 있다. 여기서, 제 3 형광체 층의 두께는 제 2 형광체 층의 두께와 실질적으로 동일하거나 상이할 수 있다.In addition, the thickness of the phosphor layer 114 in at least one of the red (R), green (G), and blue (B) discharge cells may be different from other discharge cells. For example, a phosphor layer of a green (G) discharge cell, that is, a phosphor layer in a third phosphor layer or a blue (B) discharge cell, that is, a thickness of a second phosphor layer in a red (R) discharge cell, Ie thicker than the thickness of the first phosphor layer. Here, the thickness of the third phosphor layer may be substantially the same or different from the thickness of the second phosphor layer.

또한, 발명의 일실시예에 따른 플라즈마 디스플레이 패널(100)에서는 적색(R), 녹색(G) 및 청색(B) 방전 셀의 폭은 실질적으로 동일할 수도 있지만, 적색(R), 녹색(G) 및 청색(B) 방전 셀 중 적어도 하나의 폭이 다른 방전 셀의 폭과 다른 것도 가능하다.In addition, in the plasma display panel 100 according to an exemplary embodiment, the widths of the red (R), green (G), and blue (B) discharge cells may be substantially the same, but the red (R) and green (G) colors may be substantially the same. And at least one of the blue (B) discharge cells may be different from the widths of the other discharge cells.

예컨대, 적색(R) 방전 셀의 폭이 가장 작고, 녹색(G) 및 청색(B) 방전 셀의 폭을 적색(R) 방전 셀의 폭보다 크게 할 수 있다. 여기서, 녹색(G) 방전 셀의 폭은 청색(B) 방전 셀의 폭과 실질적으로 동일하거나 상이할 수 있다.For example, the width of the red (R) discharge cell is the smallest, and the width of the green (G) and blue (B) discharge cells can be made larger than the width of the red (R) discharge cell. Here, the width of the green (G) discharge cell may be substantially the same as or different from the width of the blue (B) discharge cell.

그러면 방전 셀 내에 배치되는 형광체 층(114)의 폭도 방전 셀의 폭에 관련하여 변경된다. 예를 들면, 청색(B) 방전 셀에 배치되는 제 2 형광체 층의 폭이 적색(R) 방전 셀 내에 배치되는 제 1 형광체 층의 폭보다 넓고, 아울러 녹색(G) 방전 셀에 배치되는 제 3 형광체 층의 폭이 적색(R) 방전 셀 내에 배치되는 제 1 형광체 층의 폭보다 넓을 수 있고, 이에 따라 구현되는 영상의 색온도 특성이 향상될 수 있다.The width of the phosphor layer 114 disposed in the discharge cell is then changed in relation to the width of the discharge cell. For example, the width of the second phosphor layer disposed in the blue (B) discharge cell is wider than the width of the first phosphor layer disposed in the red (R) discharge cell, and the third disposed in the green (G) discharge cell. The width of the phosphor layer may be wider than the width of the first phosphor layer disposed in the red (R) discharge cell, thereby improving the color temperature characteristics of the image implemented.

또한, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널(100)은 도 2에 도시된 격벽(112)의 구조뿐만 아니라, 다양한 형상의 격벽의 구조도 가능하다. 예컨대, 격벽(112)은 제 1 격벽(112b)과 제 2 격벽(112a)을 포함하고, 여기서, 제 1 격벽(112b)의 높이와 제 2 격벽(112a)의 높이가 서로 다른 차등형 격벽 구조 등이 가능하다.In addition, the plasma display panel 100 according to an exemplary embodiment of the present invention may have not only the structure of the partition wall 112 shown in FIG. 2 but also the structure of the partition wall having various shapes. For example, the partition wall 112 includes a first partition wall 112b and a second partition wall 112a, where the height of the first partition wall 112b and the height of the second partition wall 112a are different from each other. Etc. are possible.

이러한, 차등형 격벽 구조인 경우에는 제 1 격벽(112b) 또는 제 2 격벽(112a) 중 제 1 격벽(112b)의 높이가 제 2 격벽(112a)의 높이보다 더 낮을 수 있다.In the case of the differential partition wall structure, the height of the first partition wall 112b among the first partition wall 112b or the second partition wall 112a may be lower than the height of the second partition wall 112a.

또한, 도 1에서는 적색(R), 녹색(G) 및 청색(B) 방전 셀 각각이 동일한 선상에 배열되는 것으로 도시 및 설명되고 있지만, 다른 형상으로 배열되는 것도 가능하다. 예컨대, 적색(R), 녹색(G) 및 청색(B) 방전 셀이 삼각형 형상으로 배열되는 델타(Delta) 타입의 배열도 가능하다. 또한, 방전 셀의 형상도 사각형상뿐만 아니라 오각형, 육각형 등의 다양한 다각 형상도 가능하다.In addition, although the red (R), green (G), and blue (B) discharge cells are each shown and described as being arranged on the same line in FIG. 1, they may be arranged in other shapes. For example, a delta type arrangement in which red (R), green (G) and blue (B) discharge cells are arranged in a triangular shape is also possible. In addition, the shape of the discharge cell is not only rectangular but also various polygonal shapes such as pentagon and hexagon.

또한, 여기 도 2에서는 후면 기판(111)에 격벽(112)이 형성된 경우만을 도시하고 있지만, 격벽(112)은 전면 기판(101) 또는 후면 기판(111) 중 적어도 어느 하나에 배치될 수 있다.In addition, in FIG. 2, only the case where the partition wall 112 is formed on the rear substrate 111 is illustrated, but the partition wall 112 may be disposed on at least one of the front substrate 101 and the rear substrate 111.

이하, 도 3 및 도 4를 참조로 전면 기판(101)과 후면 기판(111)이 합착된 모습에 대해서 상세히 설명한다. 도 3은 도 1의 "B" 부분을 확대해서 보여주는 도면이고, 도 4는 도 1의 Ⅳ-Ⅳ 선을 따라 절단한 단면도이다. Hereinafter, the front substrate 101 and the rear substrate 111 are bonded to each other in detail with reference to FIGS. 3 and 4. FIG. 3 is an enlarged view of portion “B” of FIG. 1, and FIG. 4 is a cross-sectional view taken along line IV-IV of FIG. 1.

도 3 및 도 4를 참조하면, 후면 기판(111)이 전면 기판(101)보다 더 돌출되어 있다. 그리고, 전면 기판(101)과 후면 기판(111)의 경계선을 따라서는 실링재(21)가 도포되어 있어서, 전면 기판(101)과 후면 기판(111) 사이를 밀봉하면서 두 기판(101, 111)을 결합시키고 있다.3 and 4, the rear substrate 111 protrudes more than the front substrate 101. Then, the sealing material 21 is applied along the boundary line between the front substrate 101 and the rear substrate 111, so that the two substrates 101 and 111 are sealed while sealing between the front substrate 101 and the rear substrate 111. FIG. I'm joining.

한편, 후면 기판(111) 위에는 어드레스 전극(113)이 형성되어 있는데, 이 어드레스 전극(113)은 어드레스 전극(113)을 덮고 있는 하부 유전체 층(113)보다 더 연장되어 있어서 패널을 구동시키는 구동 보드와 연결되는 구조를 갖고 있다.On the other hand, an address electrode 113 is formed on the rear substrate 111, and the address electrode 113 extends further than the lower dielectric layer 113 covering the address electrode 113 to drive the panel. It has a structure that is connected to.

그리고, 하부 유전체 층(113)은 전면 기판(101)과 후면 기판(111)의 경계선(BL)에 이웃해서 안쪽으로 홈부(31)가 형성되어 있다. In addition, the lower dielectric layer 113 has a groove 31 formed inward adjacent to the boundary BL between the front substrate 101 and the rear substrate 111.

본 발명의 일 실시예에서, 이처럼 홈부(31)가 실링재(21)가 도포되는 영역에 위치하고 있기 때문에, 실링재(21)가 격벽(112) 쪽으로 흘러 들어가는 것을 방지할 수가 있다.In one embodiment of the present invention, since the groove portion 31 is located in the region to which the sealing material 21 is applied, the sealing material 21 can be prevented from flowing toward the partition wall 112.

보다 상세히, 전면 기판(101)과 후면 기판(111)을 합착하는 공정은 페이스트 상태의 실링재를 후면 기판(111)에 도포한 다음에 이를 가소성해서 실링재를 용융시키는 과정을 포함하고 있다.More specifically, the process of bonding the front substrate 101 and the rear substrate 111 includes applying a paste-like sealing material to the rear substrate 111 and then plasticizing it to melt the sealing material.

따라서, 용융된 실링재는 졸과 겔의 중간 상태로 유동성이 있기 때문에 격벽 쪽으로 흐를 수가 있는데, 격벽(112)과 실링재(21) 사이에 홈부(31)가 위치하고 있기 때문에, 실링재(21)의 흐름을 막아서 실링재가 격벽 쪽으로 퍼져 나가는 것을 방지하게 된다.Therefore, the molten sealing material can flow toward the partition because it is fluid in the intermediate state between the sol and the gel. Since the groove 31 is located between the partition 112 and the sealing material 21, the flow of the sealing material 21 is prevented. This prevents the sealing material from spreading toward the bulkhead.

한편, 격벽(112)과 홈부(31) 사이에는 어느 정도의 거리를 두고 이격되어 있 음으로써 더욱 효과적으로 실링재의 흐름을 차단할 수가 있다. 격벽과 홈부 사이의 거리는 다음과 같은 점을 고려해서 결정된다. 먼저, 실링재의 점성을 고려해야 하고, 두 번째로는 용융된 실링재가 대기 중에서 경화될 때, 시간에 따른 상태 변화의 속도도 고려되어야 할 것이다.On the other hand, the space between the partition 112 and the groove portion 31 is spaced apart by a certain distance can more effectively block the flow of the sealing material. The distance between the partition and the groove is determined in consideration of the following points. First, the viscosity of the sealant must be taken into account, and secondly, when the molten sealant is cured in the atmosphere, the rate of change of state over time should also be considered.

이처럼, 임계적 범위에서 격벽과 홈부가 떨어지게 되면, 1차적으로 홈부에 의해서 실링재의 흐름을 차단할 수 있고, 두 번째로는 이격 거리에 의해서 실링재의 흐름이 차단되기 때문에, 실링재가 격벽에 닿지는 못하게 된다.As such, when the partition wall and the groove portion fall in the critical range, the flow of the sealing material may be blocked by the groove portion first, and the flow of the sealing material is blocked by the separation distance so that the sealing material does not touch the partition wall. do.

이처럼, 본 발명의 일 실시예에 따르면, 실링 벽체가 없더라도 실링재가 격벽에 닿은 채로 경화되지 않기 때문에, 종전과 같은 소음 문제를 해결할 수가 있다.As described above, according to the exemplary embodiment of the present invention, since the sealing member does not harden while touching the partition wall even without the sealing wall, the noise problem as before can be solved.

한편, 홈부(21)의 깊이(h2)는 하부 유전체 층(113)의 두께(h1) 대비 90% 이하인 것이 바람직하다. 홈부(21) 아래로는 어드레스 전극(115)이 단자를 형성하기 위해서 경계선(BL) 밖까지 연장된다. 따라서, 90% 이상이 되면, 어드레스 전극(115)이 유전체층 밖으로 노출되거나, 단선이 되는 문제가 있다.Meanwhile, the depth h2 of the groove 21 may be 90% or less than the thickness h1 of the lower dielectric layer 113. Below the groove 21, the address electrode 115 extends outside the boundary BL to form a terminal. Therefore, when 90% or more, the address electrode 115 is exposed to the outside of the dielectric layer, or there is a problem that the disconnection.

또한, 홈부(21)는 폭(w1)이 5mm 이하로 형성되는 것이 바람직하다. 일반적으로 400℃ 정도에서 가소성된 실링재(21)는 5mm 정도의 범위에서 유동성이 있기 때문에, 이 같은 범위로 홈부(21)를 만드는 것이 바람직하다.In addition, the groove portion 21 is preferably formed with a width w1 of 5 mm or less. Generally, since the sealing material 21 plasticized at about 400 degreeC has fluidity in the range of about 5 mm, it is preferable to make the groove part 21 in such a range.

한편, 도 5는 상부 유전체 층(104)에도 홈부(33)가 형성되는 것을 보여주는 도면이다.Meanwhile, FIG. 5 illustrates that the groove 33 is formed in the upper dielectric layer 104.

상부 유전체 층(104)에 형성되는 홈부(33)는 도면에서와 같이 하부 유전체 층(115)의 홈부(31)와 마주하게 형성될 수 있고, 또한 엇갈려서 형성될 수도 있다. 즉, 상부 유전체 층(104)에 형성되는 홈부(33)와 하부 유전체 층(115)에 형성되는 홈부(31)는 동일 선상에 위치하거나, 동일 선상에서 벗어나 형성될 수 있다.The grooves 33 formed in the upper dielectric layer 104 may be formed to face the grooves 31 of the lower dielectric layer 115 as shown in the figure, or may be alternately formed. That is, the groove 33 formed in the upper dielectric layer 104 and the groove 31 formed in the lower dielectric layer 115 may be located on the same line or may be formed off the same line.

그리고, 도 6은 홈부(31, 33)가 여러 개 형성되는 것을 예시한 것이다. 도 6을 참조하면, 격벽(112)과 경계선(BL) 사이에 다수의 홈부(31a∼31c, 33a∼33c)가 형성되어 있다. 여기서, 경계선(BL)은 전면 기판(101)의 끝을 연장한 것이다.6 illustrates that a plurality of grooves 31 and 33 are formed. Referring to FIG. 6, a plurality of grooves 31a to 31c and 33a to 33c are formed between the partition wall 112 and the boundary line BL. Here, the boundary line BL extends the end of the front substrate 101.

이처럼, 홈부가 다수로 형성되면, 실링재(21)는 단계적으로 홈부(31, 33)에 의해서 그 흐름이 단속을 받기 때문에, 1개일 때보다 효과적으로 실링재(21)가 퍼지는 것을 방지할 수가 있다.In this way, when the groove portion is formed in a large number, the sealing member 21 is prevented from spreading more effectively than one when the flow is interrupted by the groove portions 31 and 33 step by step.

한편, 실링재(21)를 사이에 두고, 서로 마주하는 홈부(31, 33)는 엇갈려서 배치되는 것이 바람직하다. 이처럼, 홈부(31, 33)가 엇갈려서 배치되면, 실링재(21)가 상부 및 하부에 위치하는 홈부(31, 33)에 각각 단계적으로 단속을 받게 되므로, 흐름을 제한하는데 더욱 효과적이다.On the other hand, it is preferable that the groove parts 31 and 33 which face each other with the sealing material 21 interposed are arrange | positioned alternately. As such, when the grooves 31 and 33 are alternately arranged, the sealing material 21 is interrupted step by step to the grooves 31 and 33 respectively positioned at the top and the bottom thereof, which is more effective in restricting the flow.

이상 상술한 바처럼, 홈부(31)를 포함하는 후면 기판(111)과 전면 기판(101)은 다음과 같이 결합된다.As described above, the rear substrate 111 and the front substrate 101 including the groove portion 31 are coupled as follows.

먼저, 홈부(31)는 격벽을 패터닝하면서 같이 형성될 수 있다. 즉, 격벽을 에칭해서 형성하는 경우에 격벽과 하 유전체층(115)을 동시에 노광 및 현상해서 홈부(31)를 형성할 수 있다. 또한 샌드 블래스팅법으로 격벽을 형성하는 경우에도, 격벽을 샌딩하면서 하 유전체 층(115)을 같이 샌딩함으로써 홈부가 형성될 수 있다.First, the groove 31 may be formed together while patterning the partition wall. That is, when the barrier ribs are formed by etching, the groove portion 31 can be formed by simultaneously exposing and developing the barrier ribs and the lower dielectric layer 115. Also, even when the partition wall is formed by sand blasting, the groove portion may be formed by sanding the lower dielectric layer 115 together while sanding the partition wall.

이처럼, 홈부(31)가 만들어진 다음에, 페이스트 상태의 실링재를 홈부를 따라서 바르게 된다. 이때 페이스트는 홈부 바로 위보다는 바깥 쪽으로 이웃하게 바르는 것이 좋다.Thus, after the groove part 31 is made, the sealing material of a paste state is applied along a groove part. At this time, it is better to apply the paste adjacent to the outside rather than just above the groove.

다음으로, 페이스트를 400℃ 온도에서 가소성해서 실링재를 용융시킨다. 용융된 실링재는 이웃하고 있는 홈부에 의해서 흐름이 차단되기 때문에, 격벽(112)에까지 퍼지지 못하게 된다.Next, the paste is plasticized at a temperature of 400 ° C. to melt the sealing material. The molten sealing material is prevented from spreading to the partition wall 112 because the flow is blocked by neighboring grooves.

다음으로, 후면 기판(111) 위에 전면 기판(101)을 올려 후면 기판(111)과 전면 기판(101)을 정렬시킨 다음에, 실링재를 소성해서 경화시키는 것으로 전면 기판(101)과 후면 기판(111)을 결합시키게 된다.Next, the front substrate 101 is placed on the rear substrate 111 to align the rear substrate 111 and the front substrate 101, and then the front substrate 101 and the rear substrate 111 are hardened by baking the sealing material. ) Will be combined.

이하, 이처럼 구성된 본 발명의 일 실시예에 따른 플라즈마 디스플레이 패널의 구동에 대해서 설명한다. Hereinafter, the driving of the plasma display panel according to the exemplary embodiment of the present invention configured as described above will be described.

도 7은 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 동작의 일례를 설명하기 위한 도면이다. 여기, 도 7은 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널을 동작시키는 방법의 일례를 설명하는 것으로서, 본 발명이 도 7에 한정되는 것은 아니고, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널을 동작시키는 방법은 다양하게 변경될 수 있다.7 is a view for explaining an example of the operation of the plasma display panel according to an embodiment of the present invention. FIG. 7 illustrates an example of a method of operating a plasma display panel according to an embodiment of the present invention. The present invention is not limited to FIG. 7, and the plasma display panel according to an embodiment of the present invention is described. The method of operation may be variously changed.

도 7을 살펴보면, 초기화를 위한 리셋 기간에서는 제2 전극으로 리셋 신호가 공급될 수 있다. 리셋 신호는 상승 램프(Ramp-Up) 신호와 하강 램프(Ramp-Down) 신호를 포함할 수 있다.Referring to FIG. 7, a reset signal may be supplied to the second electrode in the reset period for initialization. The reset signal may include a ramp-up signal and a ramp-down signal.

예를 들어, 셋업(Set-Up) 기간에서는 제2 전극으로 제 1 전압(V1)부터 제 2 전압(V2)까지 급격히 상승한 이후 제 2 전압(V2)부터 제 3 전압(V3)까지 전압이 점진적으로 상승하는 상승 램프 신호가 공급될 수 있다. 여기서, 제 1 전압(V1)은 그라운드 레벨(GND)의 전압일 수 있다.For example, in the set-up period, the voltage gradually increases from the second voltage V2 to the third voltage V3 after rapidly increasing from the first voltage V1 to the second voltage V2 with the second electrode. Rising ramp signal may be supplied. Here, the first voltage V1 may be a voltage of the ground level GND.

이러한 셋업 기간에서는 상승 램프 신호에 의해 방전 셀 내에는 약한 암방전(Dark Discharge), 즉 셋업 방전이 일어난다. 이 셋업 방전에 의해 방전 셀 내에는 어느 정도의 벽 전하(Wall Charge)가 쌓일 수 있다.In this setup period, a weak dark discharge, that is, setup discharge, occurs in the discharge cell by the rising ramp signal. By this setup discharge, some wall charges can be accumulated in the discharge cells.

셋업 기간 이후의 셋다운(Set-Down) 기간에서는 상승 램프 신호 이후에 이러한 상승 램프 신호와 반대 극성 방향의 하강 램프 신호가 제2 전극에 공급될 수 있다.In the set-down period after the setup period, the rising ramp signal may be supplied to the second electrode after the rising ramp signal in the opposite polarity direction.

여기서, 하강 램프 신호는 상승 램프 신호의 피크(Peak) 전압, 즉 제 3 전압(V3)보다 낮은 제 4 전압(V4)부터 제 5 전압(V5)까지 점진적으로 하강할 수 있다.Here, the falling ramp signal may gradually fall from the peak voltage of the rising ramp signal, that is, the fourth voltage V4 lower than the third voltage V3 to the fifth voltage V5.

이러한 하강 램프 신호가 공급됨에 따라, 방전 셀 내에서 미약한 소거 방전(Erase Discharge), 즉 셋다운 방전이 발생한다. 이 셋다운 방전에 의해 방전 셀 내에는 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 균일하게 잔류된다.As the falling ramp signal is supplied, a weak erase discharge, that is, a setdown discharge, occurs in the discharge cell. By this set-down discharge, wall charges such that address discharge can be stably generated in the discharge cells remain uniformly.

리셋 기간 이후의 어드레스 기간에서는 하강 램프 신호의 최저 전압, 즉 제 5 전압(V5)보다는 높은 전압, 예컨대 제 6 전압(V6)을 실질적으로 유지하는 스캔 바이어스 신호가 제2 전극에 공급된다.In the address period after the reset period, a scan bias signal that substantially maintains the lowest voltage of the falling ramp signal, that is, a voltage higher than the fifth voltage V5, for example, the sixth voltage V6, is supplied to the second electrode.

아울러, 스캔 바이어스 신호로부터 하강하는 스캔 신호가 제2 전극에 공급될 수 있다.In addition, a scan signal falling from the scan bias signal may be supplied to the second electrode.

한편, 적어도 하나의 서브필드의 어드레스 기간에서 제2 전극으로 공급되는 스캔 신호(Scan)의 펄스폭은 다른 서브필드의 스캔 신호의 펄스폭과 다를 수 있다. 예컨대, 시간상 뒤에 위치하는 서브필드에서의 스캔 신호의 폭이 앞에 위치하는 서브필드에서의 스캔 신호의 폭보다 작을 수 있다. 또한, 서브필드의 배열 순서에 따른 스캔 신호 폭의 감소는 2.6㎲(마이크로초), 2.3㎲, 2.1㎲, 1.9㎲ 등과 같이 점진적으로 이루어질 수 있거나 2.6㎲, 2.3㎲, 2.3㎲, 2.1㎲......1.9㎲, 1.9㎲ 등과 같이 이루어질 수도 있다.Meanwhile, the pulse width of the scan signal Scan supplied to the second electrode in the address period of at least one subfield may be different from the pulse width of the scan signal of another subfield. For example, the width of the scan signal in the subfield located later in time may be smaller than the width of the scan signal in the preceding subfield. In addition, the reduction of the scan signal width according to the arrangement order of the subfields can be made gradually, such as 2.6 Hz (microseconds), 2.3 Hz, 2.1 Hz, 1.9 Hz, or 2.6 Hz, 2.3 Hz, 2.3 Hz, 2.1 Hz. .... 1.9 ㎲, 1.9 ㎲ and so on.

이와 같이, 스캔 신호가 제2 전극으로 공급될 때, 스캔 신호에 대응되게 어드레스 전극에 데이터 신호가 공급될 수 있다.As such, when the scan signal is supplied to the second electrode, the data signal may be supplied to the address electrode corresponding to the scan signal.

이러한 스캔 신호와 데이터 신호가 공급되면, 스캔 신호와 데이터 신호 간의 전압 차와 리셋 기간에 생성된 벽 전하들에 의한 벽 전압이 더해지면서 데이터 신호가 공급되는 방전 셀 내에는 어드레스 방전이 발생될 수 있다.When the scan signal and the data signal are supplied, an address discharge may be generated in the discharge cell to which the data signal is supplied while the voltage difference between the scan signal and the data signal and the wall voltage generated by the wall charges generated in the reset period are added. .

여기서, 어드레스 기간에서 제1 전극의 간섭에 의해 어드레스 방전이 불안정해지는 것을 방지하기 위해 제1 전극에 서스테인 바이어스 신호가 공급될 수 있다.Here, the sustain bias signal may be supplied to the first electrode to prevent the address discharge from becoming unstable due to the interference of the first electrode in the address period.

서스테인 바이어스 신호는 서스테인 기간에서 공급되는 서스테인 신호의 전압보다는 작고 그라운드 레벨(GND)의 전압보다는 큰 서스테인 바이어스 전압(Vz)을 실질적으로 일정하게 유지할 수 있다.The sustain bias signal can keep the sustain bias voltage Vz smaller than the voltage of the sustain signal supplied in the sustain period and larger than the voltage of the ground level GND.

이후, 영상 표시를 위한 서스테인 기간에서는 제2 전극 또는 제1 전극 중 적어도 하나에 서스테인 신호가 공급될 수 있다. 예를 들면, 제2 전극과 제1 전극에 교번적으로 서스테인 신호가 공급될 수 있다.Subsequently, in the sustain period for displaying an image, a sustain signal may be supplied to at least one of the second electrode and the first electrode. For example, a sustain signal may be alternately supplied to the second electrode and the first electrode.

이러한 서스테인 신호가 공급되면, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 신호의 서스테인 전압(Vs)이 더해지면서 서스테인 신호가 공급될 때 제2 전극과 제1 전극 사이에 서스테인 방전 즉, 표시방전이 발생될 수 있다.When such a sustain signal is supplied, the discharge cell selected by the address discharge is sustained discharge between the second electrode and the first electrode when the sustain signal is supplied while the wall voltage in the discharge cell and the sustain voltage Vs of the sustain signal are added. , Display discharge may occur.

한편, 적어도 하나의 서브필드에서는 서스테인 기간에서 복수의 서스테인 신호가 공급되고, 복수의 서스테인 신호 중 적어도 하나의 서스테인 신호의 펄스폭은 다른 서스테인 신호의 펄스폭과 다를 수 있다. 예를 들면, 복수의 서스테인 신호 중 가장 먼저 공급되는 서스테인 신호의 펄스폭이 다른 서스테인 신호의 펄스폭보다 클 수 있다. 그러면, 서스테인 방전이 더욱 안정될 수 있다.Meanwhile, in the at least one subfield, a plurality of sustain signals are supplied in the sustain period, and the pulse width of at least one sustain signal of the plurality of sustain signals may be different from the pulse widths of other sustain signals. For example, the pulse width of the sustain signal that is supplied first of the plurality of sustain signals may be larger than the pulse width of other sustain signals. Then, the sustain discharge can be more stabilized.

이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형 또는 변경하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.Although the preferred embodiments of the present invention have been described above, the present invention is not limited thereto, and various modifications or changes can be made within the scope of the claims and the detailed description of the invention and the accompanying drawings. In addition, it is natural that it belongs to the scope of the present invention.

도 1은 본 발명의 일 실시예에 따른 플라즈마 디스플레이의 두 기판이 합착된 모습을 예시하는 도면이다. 1 is a diagram illustrating a state in which two substrates of a plasma display are bonded together according to an exemplary embodiment of the present invention.

도 2는 도 1의 "A" 부분을 확대해서 보여주는 분해 사시도이다.FIG. 2 is an exploded perspective view showing an enlarged portion "A" of FIG. 1.

도 3은 도 1의 "B" 부분을 확대해서 보여주는 도면이다.3 is an enlarged view of a portion “B” of FIG. 1.

도 4는 도 1의 Ⅳ-Ⅳ 선을 따라 절단한 단면도이다. 4 is a cross-sectional view taken along the line IV-IV of FIG. 1.

도 5는 상부 유전체 층에도 홈부가 형성되는 것을 보여주는 도면이다.5 is a view showing that a groove is formed in the upper dielectric layer.

도 6은 홈부가 여러 개 형성되는 것을 예시하는 도면이다.6 is a view illustrating that a plurality of grooves are formed.

도 7은 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 동작의 일례를 설명하기 위한 도면이다.7 is a view for explaining an example of the operation of the plasma display panel according to an embodiment of the present invention.

Claims (7)

전면 기판;Front substrate; 상기 전면 기판과 마주하는 후면 기판;A rear substrate facing the front substrate; 상기 전면 기판과 후면 기판 사이의 공간을 구획해서 방전셀을 형성하는 격벽;A partition wall partitioning a space between the front substrate and the rear substrate to form a discharge cell; 상기 방전셀에서 마주하게 형성되는 제1 전극과 제2 전극;First and second electrodes facing each other in the discharge cell; 상기 방전셀에서 상기 2 전극과 교차하게 형성되는 제3 전극; A third electrode formed to cross the second electrode in the discharge cell; 상기 제3 전극을 덮고 있는 하부 유전체 층;A lower dielectric layer covering the third electrode; 상기 전면 기판과 상기 후면 기판이 엇갈리는 곳으로 상기 하부 유전체 층에 형성되는 홈부; 및,A groove portion formed in the lower dielectric layer to cross the front substrate and the rear substrate; And, 상기 홈부에 걸쳐 형성되는 실링재Sealing material formed over the groove portion 를 포함하는 플라즈마 디스플레이 패널.Plasma display panel comprising a. 제1항에 있어서,The method of claim 1, 상기 홈부는 상기 전면 기판을 연장한 경계선보다 상기 격벽 쪽을 향해서 안쪽으로 형성되는 플라즈마 디스플레이 패널.And the groove portion is formed inward toward the partition wall than a boundary line extending from the front substrate. 제2항에 있어서,The method of claim 2, 상기 홈부는 상기 격벽과 상기 경계선 사이에 다수로 형성되는 플라즈마 디 스플레이 패널.And a plurality of grooves formed between the barrier ribs and the boundary line. 제1항에 있어서,The method of claim 1, 상기 홈부는 상기 하부 유전체 층의 두께 대비 90% 이하의 깊이로 형성되는 플라즈마 디스플레이 패널.And the groove portion is formed to a depth of 90% or less of the thickness of the lower dielectric layer. 제1항에 있어서,The method of claim 1, 상기 홈부는 5mm 이하의 폭을 갖는 플라즈마 디스플레이 패널.And the groove portion has a width of 5 mm or less. 제1항 내지 제5항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 5, 상기 제1 전극과 제2 전극을 덮는 상부 유전체 층을 포함하고,An upper dielectric layer covering the first electrode and the second electrode, 상기 상부 유전체 층 상기 홈부와 마주하는 곳으로 홈부가 더 형성되는 플라즈마 디스플레이 패널.And a groove portion formed to face the groove portion of the upper dielectric layer. 제6항에 있어서,The method of claim 6, 상기 상부 유전체 층에 형성되는 홈부와 상기 하부 유전체 층에 형성되는 홈부는 엇갈리게 배치되는 플라즈마 디스플레이 패널.And a groove portion formed in the upper dielectric layer and a groove portion formed in the lower dielectric layer are alternately disposed.
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US8405293B2 (en) 2010-09-02 2013-03-26 Samsung Display Co., Ltd. Flat panel display apparatus and mother substrate for flat panel display apparatus
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Cited By (3)

* Cited by examiner, † Cited by third party
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