KR20090072827A - 스큐신호 생성회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

스큐신호 생성회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

다수의 퓨즈신호를 생성하는 퓨즈신호 생성부; 및 상기 퓨즈신호를 입력받아 인코딩하여 웨이퍼의 스큐에 관한 정보를 포함하는 스큐신호를 생성하는 인코더를 포함하는 스큐신호 생성회로를 제공한다.
스큐(SKEW), 지연회로

Description

스큐신호 생성회로 및 이를 이용한 반도체 메모리 장치{Skew Signal Generator and Semiconductor Memory Device}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 웨이퍼의 스큐(SKEW) 상태에 따라 세팅된 퓨즈신호로부터 스큐신호를 생성하여 반도체 메모리 장치에 포함된 지연회로의 지연 구간 결정에 이용할 수 있도록 한 스큐신호 생성회로에 관한 것이다.
반도체 소자의 크기가 점차 줄어듦에 따라(Scale Down) 스큐(SKEW) 및 온도에 따른 트랜지스터 성능의 변동 폭(property variation)이 커지고 있다. 이는 반도체 소자의 크기가 점차 줄어듦에 따라 트랜지스터의 특성을 결정하는 공정 및 소자 변수를 제어하기 어렵기 때문이다. 예를 들어, 제조공정 및 소자 변수로는, 트랜지스터 게이트의 폭과 길이, 게이트 옥사이드의 두께, 시트 저항 등을 들 수 있다. 그런데 이러한 변수들의 목표값 자체가 낮아짐에 따라 각각의 공정에서 목표값에 대한 오차가 증가하게 되어, 트랜지스터 특성의 변동 폭이 커지게 되는 것이다.
스큐(SKEW)는 SLOW, TYPICAL, FAST 로 나뉜다. 여기서, SLOW는 트랜지스터가 낮은 전류 구동력을 갖는 상태임를 의미하며, FAST는 트랜지스터가 높은 전류 구동력을 갖는 상태임을 의미한다. 또한, TYPICAL은 트랜지스터가 SLOW일 때보다는 높은 전류구동력을 갖고, FAST일 때보다는 낮은 전류 구동력을 갖는 상태임을 의미한다. 반도체 소자 내 회로는 이런 스큐에 따른 트랜지스터 특성의 변동 폭에 영향을 받지 않고 동작하도록 설계되는 것이 바람직하다.
도 1은 종래 기술에 따른 기준전압 생성회로의 구성을 도시한 블럭도이다.
도시된 바와 같이, 기준전압 생성회로(1)는 다수의 퓨즈(F1-FN)를 통해 외부전압단(VDD)과 연결되어 기준전압(VREF)의 레벨을 조절한다. 즉, 기준전압 생성회로(1)는 N개의 외부전압공급단(VDD)을 통해 외부전압을 공급받아 기준전압(VREF)을 구동하는데, 퓨즈(F1-FN)들 중 일부를 커팅하여, 연결된 외부전압공급단(VDD)의 수를 조절하여 기준전압 생성회로(1)의 구동력을 조절한다. 이때, 퓨즈(F1-FN)들의 커팅 여부는 스큐(SKEW)에 의해 조절된다. 예를 들어, 웨이퍼(wafer)를 테스트한 결과 스큐(SKEW)가 SLOW인 경우 기준전압 생성회로(1)에 포함된 트랜지스터들의 전류구동력이 낮은 상태이므로, 모든 퓨즈(F1-FN)들을 커팅 안한 상태로 유지하여 기준전압 생성회로(1)에 충분한 전압이 공급되도록 한다. 반면, 스큐(SKEW)가 FAST인 경우 기준전압 생성회로(1)에 포함된 트랜지스터들의 전류구동력이 높은 상태이므로 퓨즈(F1-FN)들 중 일부 또는 전부를 커팅하여 기준전압 생성회로(1)에 공급되는 외부전압의 양을 줄인다. 이와 같이 퓨즈(F1-FN)의 커팅 여부에 의해 기준전압(VREF)의 레벨을 조절함으로써 스큐(SKEW)에 관계없이 일정한 레벨의 기준전압(VREF)을 생성할 수 있다.
일반적인 반도체 메모리 장치의 내부회로는 스큐(SKEW)에 대한 충분한 고려없이 설계된다. 즉, 웨이퍼가 나오면 제품 개발 부서에서 웨이퍼를 여러가지 조건에서 테스트하여 스큐(SKEW)를 판단하고, 판단된 스큐(SKEW)에 관한 정보를 토대로 퓨즈를 커팅하여 내부회로에서 출력되는 출력신호의 레벨을 조절한다.
그러나, 스큐(SKEW)에 따라 퓨즈를 커팅하는 방법은 각각의 내부회로에 대해서 개별적으로 진행되므로 모든 내부회로에 대해 스큐(SKEW) 특성을 반영하는 데에는 한계가 있다.
이에, 본 발명은 스큐(SKEW)에 따라 커팅된 퓨즈로부터 스큐(SKEW)에 관한 정보를 추출하여 반도체 메모리 장치의 내부회로에 적용함으로써, 스큐(SKEW)에 따른 내부회로의 변동폭을 감소시킬 수 있도록 한 스큐신호 생성회로 및 이를 이용한 반도체 메모리 장치를 제공한다.
이를 위해 본 발명은 다수의 퓨즈신호를 생성하는 퓨즈신호 생성부; 및 상기 퓨즈신호를 입력받아 인코딩하여 웨이퍼의 스큐에 관한 정보를 포함하는 스큐신호를 생성하는 인코더를 포함하는 스큐신호 생성회로를 제공한다.
본 발명에서, 상기 퓨즈신호 생성부는 전원전압과 제1 노드 사이에 연결된 제1 퓨즈; 및 상기 전원전압과 제2 노드 사이에 연결된 제2 퓨즈를 포함한다.
본 발명에서, 상기 제1 퓨즈의 커팅 여부에 따라 인에이블이 결정되는 제1 퓨즈신호가 상기 제1 노드로 출력되고, 상기 제2 퓨즈의 커팅 여부에 따라 인에이블이 결정되는 제2 퓨즈신호가 상기 제2 노드로 출력되는 것이 바람직하다.
본 발명에서, 상기 제1 퓨즈 및 상기 제2 퓨즈의 커팅 여부는 웨이퍼 테스트를 통해 얻어진 스큐에 관한 정보에 의해 결정되는 것이 바람직하다.
본 발명에서, 상기 인코더는 상기 다수의 퓨즈신호를 입력받아, 상기 다수의 퓨즈신호 중 인에이블된 퓨즈신호의 수를 기준으로 인에이블이 결정되는 제1 내지 제3 스큐신호를 생성하는 것이 바람직하다.
또한 본 발명은 다수의 퓨즈로부터 생성된 퓨즈신호를 토대로 웨이퍼의 스큐에 관한 정보를 포함하는 스큐신호를 생성하는 스큐신호 생성회로; 및 상기 스큐신호에 응답하여 지연구간을 조절하는 지연회로를 포함하는 반도체 메모리 장치를 제공한다.
본 발명에서, 상기 지연회로는 입력신호를 제1 지연구간만큼 지연시키는 제1 지연부; 입력신호를 제2 지연구간만큼 지연시키는 제2 지연부; 입력신호를 제3 지연구간만큼 지연시키는 제3 지연부; 상기 제1 스큐신호에 응답하여 상기 제1 지연부의 출력신호를 전달하는 제1 전달부; 상기 제2 스큐신호에 응답하여 상기 제2 지연부의 출력신호를 전달하는 제2 전달부; 및 상기 제3 스큐신호에 응답하여 상기 제1 지연부의 출력신호를 전달하는 제3 전달부를 포함한다.
본 발명에서, 상기 제1 내지 제3 지연부는 인버터체인인 것이 바람직하다.
본 발명에서, 상기 제1 지연구간은 상기 제2 지연구간보다 작게 설정되고, 상기 제2 지연구간은 상기 제3 지연구간보다 작게 설정되는 것이 바람직하다.
본 발명에서, 상기 제1 내지 제3 전달부는 전달게이트인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 스큐신호를 이용하여 지연회로의 지연구간을 조절하는 반도체 메모리 장치의 구성을 도시한 블럭도이고, 도 3은 도 2에 도시된 반도체 메모리 장치에 포함된 스큐신호 생성회로의 구성을 보다 구체적으로 도시한 블럭도이며, 도 4는 도 2에 도시된 반도체 메모리 장치에 포함된 지연회로의 회로도이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 스큐신호 생성회로(10)와 지연회로(20)로 구성된다.
스큐신호 생성회로(10)는 스큐(SKEW)에 따라 커팅되는 N개의 퓨즈를 포함하여 제1 내지 제N 퓨즈신호(FUSE[1:N])를 생성하는 퓨즈신호 생성부(100)와, 제1 내지 제N 퓨즈신호(FUSE[1:N])를 입력받아 제1 스큐신호(SLOW), 제2 스큐신호(TYPICAL) 및 제3 스큐신호(FAST)를 생성하는 인코더(110)로 구성된다.
보다 구체적으로 도 3을 참고하면 스큐신호 생성회로(10)는 외부전압공급단(VDD)과 제1 퓨즈신호(FUSE[1]) 출력단 사이에 연결된 제1 퓨즈(F1)와, 외부전압공급단(VDD)과 제2 퓨즈신호(FUSE[2]) 출력단 사이에 연결된 제2 퓨즈(F2)와, 외부전압공급단(VDD)과 제3 퓨즈신호(FUSE[3]) 출력단 사이에 연결된 제3 퓨즈(F3)와, 외부전압공급단(VDD)과 제4 퓨즈신호(FUSE[4]) 출력단 사이에 연결된 제4 퓨즈(F4) 및 외부전압공급단(VDD)과 제N 퓨즈신호(FUSE[N]) 출력단 사이에 연결된 제N 퓨즈(FN)로 구성된다. 여기서, 제1 내지 제 N 퓨즈(F1-FN)의 커팅여부는 웨이퍼 테스트를 통해 얻어진 스큐(SKEW)에 관한 정보에 의해 결정된다.
즉, 스큐(SKEW)가 SLOW인 경우 반도체 메모리 장치에 포함된 트랜지스터가 낮은 전류 구동력을 갖는 상태이므로 제1 내지 제 N 퓨즈(F1-FN) 중 커팅되는 퓨즈의 수를 최소로 하고, 스큐(SKEW)가 FAST인 경우 반도체 메모리 장치에 포함된 트랜지스터가 높은 전류 구동력을 갖는 상태이므로 제1 내지 제 N 퓨즈(F1-FN) 중 커팅되는 퓨즈의 수를 최대로 설정한다.
이때, 스큐(SKEW)에 따라 커팅되는 퓨즈의 수는 스큐(SKEW)에 따른 내부회로의 변동폭에 따라 결정된다. 예를 들어, 제1 내지 제 N 퓨즈(F1-FN)에 연결되어 외부전압을 공급받는 기준전압 생성부(120)의 경우 스큐(SKEW)가 변하더라도 일정한 기준전압(VREF)을 생성해야 한다. 따라서, 기준전압 생성부(120)가 스큐(SKEW) 변화에도 일정한 기준전압(VREF)을 생성하도록 제1 내지 제 N 퓨즈(F1-FN)의 커팅여부를 결정한다. 즉, 스큐(SKEW)가 SLOW인 경우 기준전압 생성부(120)에서 생성되는 기준전압(VREF)의 레벨이 낮아지므로 커팅되는 퓨즈의 수를 최소로하고, 스큐(SKEW)가 FAST인 경우기준전압 생성부(120)에서 생성되는 기준전압(VREF)의 레벨이 높아지므로 제1 내지 제 N 퓨즈(F1-FN) 중 커팅되는 퓨즈의 수를 최대로 한다.
인코더(110)는 일반적인 인코더 회로로 구현되어 제1 내지 제N 퓨즈신호(FUSE[1:N]) 중 하이레벨로 인에이이블되는 신호의 수에 따라 인에이블이 결정되 는 제1 스큐신호(SLOW), 제2 스큐신호(TYPICAL) 및 제3 스큐신호(FAST)를 생성한다. 예를 들어, 10개의 퓨즈신호가 있다고 가정할 경우 9개 이상의 퓨즈신호가 하이레벨인 경우 내부회로의 전류 구동력이 약한 상태임을 의미하므로 제1 스큐신호(SLOW)만 하이레벨로 인에이블시키고, 3개 미만의 퓨즈신호만 하이레벨인 경우 내부회로의 전류 구동력이 강한 상태임을 의미하므로 제3 스큐신호(FAST)만 하이레벨로 인에이블시키며, 3개이상 8개 이하의 퓨즈신호가 하이레벨인 경우 제2 스큐신호(TYPICAL)만 하이레벨로 인에이블시킬 수 있다. 여기서, 인코더(110)는 퓨즈신호의 수와 제1 스큐신호(SLOW), 제2 스큐신호(TYPICAL) 및 제3 스큐신호(FAST)를 인에이블시키는 퓨즈신호의 수에 따라 다양한 회로로 구현할 수 있다.
도 4를 참고하면 지연회로(20)는 입력신호(INPUT)를 제1 지연구간만큼 지연시키는 제1 지연부(200)와, 입력신호(INPUT)를 제2 지연구간만큼 지연시키는 제2 지연부(210)와, 입력신호(INPUT)를 제3 지연구간만큼 지연시키는 제3 지연부(220)와, 제1 스큐신호(SLOW)에 응답하여 제1 지연부(200)의 출력신호를 출력신호(OUTPUT)로 전달하는 전달게이트(T1)과, 제2 스큐신호(TYPICAL)에 응답하여 제2 지연부(210)의 출력신호를 출력신호(OUTPUT)로 전달하는 전달게이트(T2)와, 제3 스큐신호(FAST)에 응답하여 제3 지연부(220)의 출력신호를 출력신호(OUTPUT)로 전달하는 전달게이트(T3)로 구성된다. 제1 지연부(200), 제2 지연부(210) 및 제3 지연부(220)는 인버터 체인으로 구성된다. 이때, 제1 지연부(200)의 지연구간은 가장 짧게, 제3 지연부(220)의 지연구간이 가장 길게 형성하는 것이 바람직하다.
이와 같이 구성된 반도체 메모리 장치의 동작을 살펴보되, 스큐신호 생성회로(10)는 제1 내지 제 10 퓨즈(F1-F10)로 구성되고, 웨이퍼 테스트 결과 스큐가 SLOW일 때는 제1 내지 제 10 퓨즈(F1-F10) 중 제9 및 제 10 퓨즈(F9, F10)가 커팅되고, 스큐가 TYPICAL일 때는 제5 내지 제 10 퓨즈(F5-F10)가 커팅되며, 스큐가 SLOW일 때는 제3 내지 제 10 퓨즈(F5-F10)가 커팅되는 경우를 가정하여 설명한다.
먼저, 제9 및 제 10 퓨즈(F9, F10)가 커팅된 상태인 경우 퓨즈신호 생성부(100)는 하이레벨의 제1 내지 제8 퓨즈신호(FUSE[1:8])와 로우레벨의 제9 및 제10 퓨즈신호(FUSE[9:10])를 생성한다. 인코더(110)는 제1 내지 제10 퓨즈신호(FUSE[1:10])를 입력받아 하이레벨의 제1 스큐신호(SLOW)와 로우레벨의 제2 스큐신호(TYPICAL) 및 제3 스큐신호(FAST)를 생성한다. 여기서, 제1 스큐신호(SLOW)는 제1 내지 제10 퓨즈신호(FUSE[1:10]) 중 9개 이상의 신호가 하이레벨일 때 하이레벨로 인에이블되는 신호이다.
하이레벨의 제1 스큐신호(SLOW)는 지연회로(20)의 전달게이트(T1)를 턴온시키고, 로우레벨의 제2 스큐신호(TYPICAL) 및 제3 스큐신호(FAST)는 지연회로(20)의 전달게이트(T2, T3)를 턴오프시킨다. 따라서, 지연회로(20)에 입력되는 입력신호(INPUT)는 제1 지연부(200)의 지연구간만큼 지연되어, 출력신호(OUTPUT)로 출력된다.
다음으로, 제5 내지 제 10 퓨즈(F5-F10)가 커팅된 상태인 경우 퓨즈신호 생성부(100)는 하이레벨의 제1 내지 제4 퓨즈신호(FUSE[1:4])와 로우레벨의 제5 및 제10 퓨즈신호(FUSE[5:10])를 생성한다. 인코더(110)는 제1 내지 제10 퓨즈신 호(FUSE[1:10])를 입력받아 하이레벨의 제2 스큐신호(TYPICAL)와 로우레벨의 제1 스큐신호(SLOW) 및 제3 스큐신호(FAST)를 생성한다. 여기서, 제2 스큐신호(TYPICAL)는 제1 내지 제10 퓨즈신호(FUSE[1:10]) 중 3개이상 8개 이하의 신호가 하이레벨일 때 하이레벨로 인에이블되는 신호이다.
하이레벨의 제2 스큐신호(TYPICAL)는 지연회로(20)의 전달게이트(T2)를 턴온시키고, 로우레벨의 제1 스큐신호(SLOW) 및 제3 스큐신호(FAST)는 지연회로(20)의 전달게이트(T1, T3)를 턴오프시킨다. 따라서, 지연회로(20)에 입력되는 입력신호(INPUT)는 제2 지연부(210)의 지연구간만큼 지연되어, 출력신호(OUTPUT)로 출력된다.
다음으로, 제3 내지 제 10 퓨즈(F3-F10)가 커팅된 상태인 경우 퓨즈신호 생성부(100)는 하이레벨의 제1 및 제2 퓨즈신호(FUSE[1:2])와 로우레벨의 제3 내지 제10 퓨즈신호(FUSE[3:10])를 생성한다. 인코더(110)는 제1 내지 제10 퓨즈신호(FUSE[1:10])를 입력받아 하이레벨의 제3 스큐신호(FAST)와 로우레벨의 제1 스큐신호(SLOW) 및 제2 스큐신호(TYPICAL)를 생성한다. 여기서, 제3 스큐신호(FAST)는 제1 내지 제10 퓨즈신호(FUSE[1:10]) 중 2개 이하의 신호가 하이레벨일 때 하이레벨로 인에이블되는 신호이다.
하이레벨의 제3 스큐신호(FAST)는 지연회로(20)의 전달게이트(T3)를 턴온시키고, 로우레벨의 제1 스큐신호(SLOW) 및 제2 스큐신호(TYPICAL)는 지연회로(20)의 전달게이트(T1, T2)를 턴오프시킨다. 따라서, 지연회로(20)에 입력되는 입력신호(INPUT)는 제3 지연부(220)의 지연구간만큼 지연되어, 출력신호(OUTPUT)로 출력 된다.
이상 설명한 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 웨이퍼(wafer) 테스트에 따라 검출된 스큐(SKEW) 정보에 따라 커팅여부가 결정되는 퓨즈들로부터 생성되는 퓨즈신호를 인코딩하여 스큐(SKEW) 정보를 포함한 제1 스큐신호(SLOW), 제2 스큐신호(TYPICAL) 및 제3 스큐신호(FAST)를 생성하고, 생성된 스큐신호를 이용하여 지연회로(20)의 지연구간을 조절하고 있다.
이와 같이, 본 실시예에 따른 반도체 메모리 장치는 생성된 제1 스큐신호(SLOW), 제2 스큐신호(TYPICAL) 및 제3 스큐신호(FAST)를 지연회로(20)의 지연구간 조절에 사용하고 있지만 실시예에 따라서는 스큐(SKEW) 정보에 따라서 동작 조절이 필요한 모든 반도체 메모리 장치의 내부회로에 적용할 수도 있다.
도 1은 종래 기술에 따른 기준전압 생성회로의 구성을 도시한 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 스큐신호를 이용하여 지연회로의 지연구간을 조절하는 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체 메모리 장치에 포함된 스큐신호 생성회로의 구성을 보다 구체적으로 도시한 블럭도이다.
도 4는 도 2에 도시된 반도체 메모리 장치에 포함된 지연회로의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 스큐신호 생성회로 100: 퓨즈신호 생성부
110: 인코더 120: 기준전압 생성부
20: 지연회로 200: 제1 지연부
210: 제2 지연부 220: 제3 지연부

Claims (13)

  1. 다수의 퓨즈신호를 생성하는 퓨즈신호 생성부; 및
    상기 퓨즈신호를 입력받아 인코딩하여 웨이퍼의 스큐에 관한 정보를 포함하는 스큐신호를 생성하는 인코더를 포함하는 스큐신호 생성회로.
  2. 제 1 항에 있어서, 상기 퓨즈신호 생성부는
    전원전압과 제1 노드 사이에 연결된 제1 퓨즈; 및
    상기 전원전압과 제2 노드 사이에 연결된 제2 퓨즈를 포함하고,
    상기 제1 퓨즈의 커팅 여부에 따라 인에이블이 결정되는 제1 퓨즈신호가 상기 제1 노드로 출력되고, 상기 제2 퓨즈의 커팅 여부에 따라 인에이블이 결정되는 제2 퓨즈신호가 상기 제2 노드로 출력되는 스큐신호 생성회로.
  3. 제 2 항에 있어서, 상기 제1 퓨즈 및 상기 제2 퓨즈의 커팅 여부는 웨이퍼 테스트를 통해 얻어진 스큐에 관한 정보에 의해 결정되는 스큐신호 생성회로.
  4. 제 1 항에 있어서, 상기 인코더는 상기 다수의 퓨즈신호를 입력받아, 상기 다수의 퓨즈신호 중 인에이블된 퓨즈신호의 수를 기준으로 인에이블이 결정되는 제1 내지 제3 스큐신호를 생성하는 스큐신호 생성회로.
  5. 다수의 퓨즈로부터 생성된 퓨즈신호를 토대로 웨이퍼의 스큐에 관한 정보를 포함하는 스큐신호를 생성하는 스큐신호 생성회로; 및
    상기 스큐신호에 응답하여 지연구간을 조절하는 지연회로를 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 스큐신호 생성회로는
    다수의 퓨즈로 구성되어, 다수의 퓨즈신호를 생성하는 퓨즈신호 생성부; 및
    상기 퓨즈신호를 입력받아 인코딩하여 웨이퍼의 스큐에 관한 정보를 포함하는 스큐신호를 생성하는 인코더를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 퓨즈신호 생성부는
    전원전압과 제1 노드 사이에 연결된 제1 퓨즈; 및
    상기 전원전압과 제2 노드 사이에 연결된 제2 퓨즈를 포함하고,
    상기 제1 퓨즈의 커팅 여부에 따라 인에이블이 결정되는 제1 퓨즈신호가 상 기 제1 노드로 출력되고, 상기 제2 퓨즈의 커팅 여부에 따라 인에이블이 결정되는 제2 퓨즈신호가 상기 제2 노드로 출력되는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 제1 퓨즈 및 상기 제2 퓨즈의 커팅 여부는 웨이퍼 테스트를 통해 얻어진 스큐에 관한 정보에 의해 결정되는 반도체 메모리 장치.
  9. 제 6 항에 있어서, 상기 인코더는 상기 다수의 퓨즈신호를 입력받아, 상기 다수의 퓨즈신호 중 인에이블된 퓨즈신호의 수를 기준으로 인에이블이 결정되는 제1 내지 제3 스큐신호를 생성하는 스큐신호 생성회로.
  10. 제 9 항에 있어서, 상기 지연회로는
    입력신호를 제1 지연구간만큼 지연시키는 제1 지연부;
    입력신호를 제2 지연구간만큼 지연시키는 제2 지연부;
    입력신호를 제3 지연구간만큼 지연시키는 제3 지연부;
    상기 제1 스큐신호에 응답하여 상기 제1 지연부의 출력신호를 전달하는 제1 전달부;
    상기 제2 스큐신호에 응답하여 상기 제2 지연부의 출력신호를 전달하는 제2 전달부; 및
    상기 제3 스큐신호에 응답하여 상기 제1 지연부의 출력신호를 전달하는 제3 전달부를 포함하는 반도체 메모리 장치.
  11. 제 10항에 있어서, 상기 제1 내지 제3 지연부는 인버터체인인 반도체 메모리 장치.
  12. 제 10항에 있어서, 상기 제1 지연구간은 상기 제2 지연구간보다 작게 설정되고, 상기 제2 지연구간은 상기 제3 지연구간보다 작게 설정되는 반도체 메모리 장치.
  13. 제 10항에 있어서, 상기 제1 내지 제3 전달부는 전달게이트인 반도체 메모리 장치.
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