KR20090072812A - 기준전압 발생회로 - Google Patents

기준전압 발생회로 Download PDF

Info

Publication number
KR20090072812A
KR20090072812A KR1020070141037A KR20070141037A KR20090072812A KR 20090072812 A KR20090072812 A KR 20090072812A KR 1020070141037 A KR1020070141037 A KR 1020070141037A KR 20070141037 A KR20070141037 A KR 20070141037A KR 20090072812 A KR20090072812 A KR 20090072812A
Authority
KR
South Korea
Prior art keywords
node
voltage
current
reference voltage
amplifier
Prior art date
Application number
KR1020070141037A
Other languages
English (en)
Inventor
김성묵
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070141037A priority Critical patent/KR20090072812A/ko
Publication of KR20090072812A publication Critical patent/KR20090072812A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
    • G05F3/222—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Control Of Electrical Variables (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은 제1 노드 및 제2 노드의 전압을 전압분배하는 전압분배부; 상기 전압분배부의 출력신호를 입력받아 온도특성을 갖는 제1 전류를 생성하는 제1 전류생성부; 상기 전압분배부의 출력신호를 입력받아 온도특성을 갖는 제2 전류를 생성하는 제2 전류생성부; 및 상기 제1 전류 및 상기 제2 전류를 입력받아 기준전압을 생성하는 기준전압 생성부를 포함하는 기준전압 발생회로를 제공한다.
기준전압 발생회로, 밴드갭

Description

기준전압 발생회로{Reference Voltage Generation Circuit}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 낮은 내부전압 레벨에서도 안정적으로 기준전압을 생성할 수 있는 기준전압 발생회로에 관한 것이다.
MOS반도체 집적회로는 입력되는 일정한 기준전압을 이용하여 각종 논리 및 연산 등을 행하게 된다. 이때, 이러한 기준전압이 외부 및 내부 원인에 의하여 변동되는 경우, 집적회로에서 행하는 논리, 연산작동이 오동작하는 경우가 발생하므로 입력되는 기준전압을 안정화시키는 기준전압 출력회로가 필요하게 된다.
온도와 전원 전압의 변동에도 불구하고, 일정한 기준 전압(Voltage Reference)을 발생하는 회로는 아나로그 디지탈 변환기(Analog - to - Digital Converter), 디지탈 아나로그 변환기(Digital - to - Analog Converter), 십진 부호기와 같은 아나로그 회로 설계시 주요한 구성 요소이다. 이러한 기준 전압 발생 회로는 온도에 대한 기준 전압의 변화를 최소화하기 위하여 밴드갭 기준전압 발생 회로(Bandgap Voltage Generation Circuit)를 주로 사용하고 있다.
밴드갭 기준전압 발생회로는 온도의 변화에 고유 저항값이 상승하는 정저항값을 갖는 회로 소자와 온도의 변화에 고유 저항값이 감소하는 부저항값을 갖는 회로 소자를 이용한다.
집적 회로 주변의 온도가 상승하거나, 집적회로 자체의 전력 소모로 온도가 상승할 경우 정저항값을 갖는 회로 소자와 부저항값을 갖는 회로 소자에 전압을 인가하면 정저항값을 갖는 회로 소자의 경우 소자 양단의 전압이 상승하며, 부저항값을 갖는 회로 소자의 경우에는 소자 양단의 전압이 감소하게 된다. 이렇게 상승하고 감소하는 전압을 합성 보상하여 온도의 변화에도 일정한 전압을 출력할 수 있는 기준 전압 발생 회로가 바로 밴드갭 기준전압 발생회로이다.
일반적으로 부저항 특성을 갖는 트랜지스터의 온도 변화에 대한 전압의 변화율은 -22mV/℃로 감소한다. 정저항 특성을 갖는 회로 소자는 이렇게 부저항 특성을 갖는 트랜지스터의 온도 변화율을 감안하여 저항값을 설계한 저항 소자를 사용한다. 상기한 바와 같은 특성을 갖는 회로 소자로 구성되는 밴드 갭 레퍼런스 회로는 일반적으로 0℃ 에서 70℃온도 사이에서 10ppm/℃의 우수한 온도 특성을 갖는다.
일반적인 밴드갭 기준전압 발생회로에 포함된 BJT(Bipolar Junction Transistor)의 베이스-에미터 전압(VBE)은 -40℃에서 300μA의 전류를 흘리기 위해서는 0.9V 정도가 된다. 베이스-에미터 전압(VBE)은 증폭기(opamp)의 입력신호로 입력된다.
반도체 메모리 장치의 경우 동작전압(VDD)의 레벨이 점차 낮아지고 있는 추세이다. 최근의 모바일 디램이 경우 동작전압(VDD)으로 1.35V가 사용되고 있다. 외부전압(VDD)의 하강(drop) 현상 및 접지전압(VSS)의 요동(bouncing)을 고려했을 때 최악의 경우 밴드갭 기준전압 발생회로는 1V의 동작전압(VDD)으로 동작한다. 이와 같은 상황에서 증폭기(opamp)가 0.9V 정도의 전압을 입력받는 경우 증폭기(opamp)의 증폭이득(gain)을 충분히 크게 유지할 수 없다.
따라서, 본 발명은 낮은 동작전압(VDD) 레벨에서 증폭기(opamp)에 입력되는 입력전압의 레벨을 낮춰, 증폭기(opamp)의 증폭이득(gain)을 충분히 크게 유지함으로써, 안정적인 기준전압을 발생시킬 수 있도록 한 밴드갭 기준전압 발생회로를 개시한다.
이를 위해 본 발명은 제1 노드 및 제2 노드의 전압을 전압분배하는 전압분배부; 상기 전압분배부의 출력신호를 입력받아 온도특성을 갖는 제1 전류를 생성하는 제1 전류생성부; 상기 전압분배부의 출력신호를 입력받아 온도특성을 갖는 제2 전류를 생성하는 제2 전류생성부; 및 상기 제1 전류 및 상기 제2 전류를 입력받아 기준전압을 생성하는 기준전압 생성부를 포함하는 기준전압 발생회로를 제공한다.
본 발명에서 상기 전압분배부는 상기 제1 노드와 제3 노드 사이에 연결된 제1 저항소자 및 상기 제3 노드와 접지단 사이에 연결된 제2 저항소자를 포함하는 제1 전압분배부; 및 상기 제2 노드와 제4 노드 사이에 연결된 제3 저항소자 및 상기 제4 노드와 접지단 사이에 연결된 제4 저항소자를 포함하는 제2 전압분배부를 포함 한다.
본 발명에서, 상기 제1 저항소자와 상기 제3 저항소자의 저항값이 동일하고, 상기 제2 저항소자와 상기 제4 저항소자의 저항값이 동일한 것이 바람직하다.
본 발명에서, 상기 제1 전류생성부는 상기 제3 및 제4 노드의 전압을 입력받아 증폭하는 제1 증폭기; 전원전압단과 상기 제1 노드 사이에 연결된 제1 PMOS 트랜지스터와 상기 전원전압단과 상기 제2 노드 사이에 연결된 제2 PMOS 트랜지스터를 포함하여 상기 증폭기의 출력신호에 응답하여 전류미러를 형성하는 제1 전류미러부; 상기 제1 노드와 접지단 사이에 직렬로 연결된 제5 저항소자와 제1 BJT 트랜지스터; 상기 제2 노드와 접지단 사이에 연결된 제2 BJT 트랜지스터; 및 전원전압단과 제5 노드 사이에 연결되어 상기 증폭기의 출력신호에 응답하여 상기 제5 노드를 풀업구동하는 풀업소자를 포함한다.
본 발명에서, 상기 제2 BJT 트랜지스터는 상기 제1 BJT 트랜지스터 보다 N배 큰 사이즈로 설정되는 것이 바람직하다.
본 발명에서, 상기 풀업소자는 상기 제1 및 제2 PMOS 트랜지스터보다 M배 큰 사이즈로 설정된 제3 PMOS 트랜지스터를 포함한다.
본 발명에서, 상기 제2 전류생성부는 상기 제4 노드의 신호와 제6 노드의 신호를 입력받아 증폭하는 제2 증폭기; 전원전압단과 상기 제6 노드 사이에 연결된 제3 PMOS 트랜지스터와 상기 전원전압단과 상기 제5 노드 사이에 연결된 제4 PMOS 트랜지스터를 포함하여 상기 증폭기의 출력신호에 응답하여 전류미러를 형성하는 제2 전류미러부; 및 상기 제6 노드와 접지단 사이에 연결된 제6 저항소자를 포함한 다.
본 발명에서, 상기 제4 PMOS 트랜지스터는 제3 PMOS 트랜지스터보다 K배 큰 사이즈로 설정되는 것이 바람직하다.
본 발명에서, 상기 기준전압 생성부는 상기 제5 노드와 접지단 사이에 연결된 제7 저항소자를 포함한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일실시예에 따른 기준전압 발생회로의 구성을 도시한 블럭도이고, 도 2는 도 1의 회로도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 기준전압 발생회로는 노드(C) 및 노드(D)의 전압을 전압분배하는 전압분배부(1)와, 노드(A) 및 노드(B)의 신호를 입력받아 온도특성을 갖는 제1 전류(MIPTAT)를 생성하는 제1 전류생성부(2)와, 노드(B)의 신호를 입력받아 온도특성을 갖는 제2 전류(KICTAT)를 생성하는 제2 전류생성부(3)와, 제1 전류(MIPTAT) 및 제2 전류(KICTAT)를 입력받아 기준전압(VREF)을 생성하는 기준전압 생성부(4)를 포함하는 기준전압 발생회로를 제공한다.
도 2에 도시된 바와 같이, 전압분배부(1)는 노드(A)와 노드(C) 사이에 연결된 제1 저항소자(R10) 및 노드(A)와 접지전압(VSS) 사이에 연결된 제2 저항소 자(R11)를 포함하는 제1 전압분배부(10)와, 노드(B)와 노드(D) 사이에 연결된 제3 저항소자(R12) 및 노드(B)와 접지전압(VSS) 사이에 연결된 제4 저항소자(R13)를 포함하는 제2 전압분배부(12)를 포함한다. 여기서, 제1 저항소자(R10)와 제3 저항소자(R12)의 저항값이 동일하고, 제2 저항소자(R11)와 제4 저항소자(R13)의 저항값이 동일하도록 설정하는 것이 바람직하다.
제1 전류생성부(2)는 노드(A) 및 노드(B)의 전압을 입력받아 증폭하는 제1 증폭기(C10)와, 전원전압단과 노드(C) 사이에 연결된 제1 PMOS 트랜지스터(P10)와 전원전압단과 노드(D) 사이에 연결된 제2 PMOS 트랜지스터(P11)를 포함하여 제1 증폭기(C10)의 출력신호에 응답하여 전류미러를 형성하는 제1 전류미러부(20)와, 노드(C)와 접지전압(VSS) 사이에 직렬로 연결된 제5 저항소자(R14)와 제1 BJT 트랜지스터(B10)와, 노드(D)와 접지전압(VSS) 사이에 연결된 제2 BJT 트랜지스터(B12)와, 전원전압단과 노드(E) 사이에 연결되어 제1 증폭기(C10)의 출력신호에 응답하여 노드(E)를 풀업구동하는 제3 PMOS 트랜지스터(P12)를 포함한다. 여기서, 제1 PMOS 트랜지스터(P10)와 제2 PMOS 트랜지스터(P11)의 사이즈는 동일하고, 제3 PMOS 트랜지스터(P12)의 사이즈는 제1 PMOS 트랜지스터(P10)의 M배이다. 즉, 동일한 전압에서 M배의 전류가 흐른다. 또한, 제1 BJT 트랜지스터(B10)는 제2 BJT 트랜지스터(B12) 보다 N배 큰 사이즈로 설정되는 것이 바람직하다.
제2 전류생성부(3)는 노드(B)의 신호와 노드(F)의 신호를 입력받아 증폭하는 제2 증폭기(C12)와, 전원전압단과 노드(F) 사이에 연결된 제4 PMOS 트랜지스터(P13)와 전원전압단과 노드(E) 사이에 연결된 제5 PMOS 트랜지스터(P14)를 포함 하여 제2 증폭기(C12)의 출력신호에 응답하여 전류미러를 형성하는 제2 전류미러부(30)와, 노드(F)와 접지전압(VSS) 사이에 연결된 제6 저항소자(R15)를 포함한다. 여기서, 제4 PMOS 트랜지스터(P13)는 제1 PMOS 트랜지스터(P10)와 동일한 사이즈로 형성되고, 제5 PMOS 트랜지스터(P14)는 제4 PMOS 트랜지스터(P13)보다 K배의 사이즈로 형성되는 것이 바람직하다.
기준전압 생성부(4)는 노드(E)와 접지전압(VSS) 사이에 연결된 제7 저항소자(R16)로 구성된다.
이와 같이 구성된 본 실시예에 따른 기준전압 발생회로에서 생성되는 기준전압은 다음과 같다.
Figure 112007094799201-PAT00001
여기서, 계수
Figure 112007094799201-PAT00002
는 온도에 따라 일정한 전압을 가지게 하는 온도계수이다. 즉, 상기 온도계수값을 조절하여 기준전압을 온도의 변화에도 일정한 전압으로 생성할 수 있다.
기준전압을 유도하는 식을 보다 구체적으로 살펴보면 다음과 같다.
우선,
Figure 112007094799201-PAT00003
이면
Figure 112007094799201-PAT00004
이므로
Figure 112007094799201-PAT00005
Figure 112007094799201-PAT00006
이다.
(여기서,
Figure 112007094799201-PAT00007
이고,
Figure 112007094799201-PAT00008
이다.)
기준전압을 제1 전류(MIPTAT) 및 제2 전류(KICTAT)를 이용하여 정리하면
Figure 112007094799201-PAT00009
이다.
여기서, 제1 전류(MIPTAT)는
Figure 112007094799201-PAT00010
(여기서,
Figure 112007094799201-PAT00011
,
Figure 112007094799201-PAT00012
)
Figure 112007094799201-PAT00013
이고,
제2 전류(KICTAT)는
Figure 112007094799201-PAT00014
,
Figure 112007094799201-PAT00015
Figure 112007094799201-PAT00016
①, ②로부터 기준전압 V_REF를 정리해 보면 다음과 같다.
Figure 112007094799201-PAT00017
Figure 112007094799201-PAT00018
Figure 112007094799201-PAT00019
Figure 112007094799201-PAT00020
Figure 112007094799201-PAT00021
이상 설명한 본 실시예에 따른 기준전압 발생회로의 특징은 전압분배부(1)에 있다. 즉, 본 실시예에 따른 기준전압 발생회로는 노드(C)와 노드(D)의 전압을 제 1 증폭기(C10)에 직접입력시키지 않고, 전압분배부(1)를 통해 전압분배하여 레벨이 낮아진 노드(A) 및 노드(B)의 전압을 제 1 증폭기(C10)에 입력시키고 있다. 또한, 노드(D)의 전압을 제 2 증폭기(C12)에 직접입력시키지 않고, 전압분배부(1)를 통해 전압분배하여 레벨이 낮아진 노드(B)의 전압을 제 2 증폭기(C12)에 입력시키고 있다. 이와 같이, 제 1 증폭기(C10) 및 제2 증폭기(C12)에 입력되는 전압의 레벨을 낮춤으로써, 외부전압(VDD)의 하강(drop) 현상 및 접지전압(VSS)의 요동(bouncing)에 의해 기준전압 발생회로를 동작시키는 동작전압(VDD)이 1V 정도가 되더라도 증폭기(opamp)의 증폭이득(gain)을 충분히 크게 유지할 수 있다. 이는 -40℃에서 BJT(Bipolar Junction Transistor)의 베이스-에미터 전압(VBE)은 300μA의 전류를 흘리기 위해서는 0.9V 정도가 되어 기준전압 발생회로의 동작전압(VDD)이 1V 정도가 될 때는 제 1 증폭기(C10) 및 제2 증폭기(C12)의 증폭이득(gain)이 크게 떨어지지만, 0.9V 정도의 BJT(Bipolar Junction Transistor)의 베이스-에미터 전압(VBE)을 전압분배부(1)를 통해 전압분배하여 제 1 증폭기(C10) 및 제2 증폭기(C12)에 공급함으로써 증폭이득(gain)이 감소되는 것을 방지하고 있다.
즉, 본 실시예에 따른 기준전압 발생회로는 BJT(Bipolar Junction Transistor)의 베이스-에미터 전압(VBE)을 제 1 증폭기(C10) 및 제2 증폭기(C12)에 직접 입력하지 않고, 전압분배부(1)를 통해 전압분배하여 레벨을 낮춰 공급함으로써, 낮은 동작전압에서 동작하는 경우에도 제 1 증폭기(C10) 및 제2 증폭기(C12)의 증폭이득(gain)을 높게 유지할 수 있는 장점이 있다.
도 1은 본 발명의 일실시예에 따른 기준전압 발생회로의 구성을 도시한 블럭도이다.
도 2는 도 1의 회로도이다.

Claims (9)

  1. 제1 노드 및 제2 노드의 전압을 전압분배하는 전압분배부;
    상기 전압분배부의 출력신호를 입력받아 온도특성을 갖는 제1 전류를 생성하는 제1 전류생성부;
    상기 전압분배부의 출력신호를 입력받아 온도특성을 갖는 제2 전류를 생성하는 제2 전류생성부; 및
    상기 제1 전류 및 상기 제2 전류를 입력받아 기준전압을 생성하는 기준전압 생성부를 포함하는 기준전압 발생회로.
  2. 제 1 항에 있어서, 상기 전압분배부는
    상기 제1 노드와 제3 노드 사이에 연결된 제1 저항소자 및 상기 제3 노드와 접지단 사이에 연결된 제2 저항소자를 포함하는 제1 전압분배부; 및
    상기 제2 노드와 제4 노드 사이에 연결된 제3 저항소자 및 상기 제4 노드와 접지단 사이에 연결된 제4 저항소자를 포함하는 제2 전압분배부를 포함하는 기준전압 발생회로.
  3. 제 2 항에 있어서, 상기 제1 저항소자와 상기 제3 저항소자의 저항값이 동일 하고, 상기 제2 저항소자와 상기 제4 저항소자의 저항값이 동일한 기준전압 발생회로.
  4. 제 3 항에 있어서, 상기 제1 전류생성부는
    상기 제3 및 제4 노드의 전압을 입력받아 증폭하는 제1 증폭기;
    전원전압단과 상기 제1 노드 사이에 연결된 제1 PMOS 트랜지스터와 상기 전원전압단과 상기 제2 노드 사이에 연결된 제2 PMOS 트랜지스터를 포함하여 상기 증폭기의 출력신호에 응답하여 전류미러를 형성하는 제1 전류미러부;
    상기 제1 노드와 접지단 사이에 직렬로 연결된 제5 저항소자와 제1 BJT 트랜지스터;
    상기 제2 노드와 접지단 사이에 연결된 제2 BJT 트랜지스터; 및
    전원전압단과 제5 노드 사이에 연결되어 상기 증폭기의 출력신호에 응답하여 상기 제5 노드를 풀업구동하는 풀업소자를 포함하는 기준전압 발생회로.
  5. 제 4 항에 있어서, 상기 제2 BJT 트랜지스터는 상기 제1 BJT 트랜지스터 보다 N배 큰 사이즈로 설정되는 기준전압 발생회로.
  6. 제 4 항에 있어서, 상기 풀업소자는 상기 제1 및 제2 PMOS 트랜지스터보다 M배 큰 사이즈로 설정된 제3 PMOS 트랜지스터를 포함하는 기준전압 발생회로.
  7. 제 4 항에 있어서, 상기 제2 전류생성부는
    상기 제4 노드의 신호와 제6 노드의 신호를 입력받아 증폭하는 제2 증폭기;
    전원전압단과 상기 제6 노드 사이에 연결된 제3 PMOS 트랜지스터와 상기 전원전압단과 상기 제5 노드 사이에 연결된 제4 PMOS 트랜지스터를 포함하여 상기 증폭기의 출력신호에 응답하여 전류미러를 형성하는 제2 전류미러부; 및
    상기 제6 노드와 접지단 사이에 연결된 제6 저항소자를 포함하는 기준전압 발생회로.
  8. 제 7 항에 있어서, 상기 제4 PMOS 트랜지스터는 제3 PMOS 트랜지스터보다 K배 큰 사이즈로 설정되는 기준전압 발생회로.
  9. 제 7 항에 있어서, 상기 기준전압 생성부는 상기 제5 노드와 접지단 사이에 연결된 제7 저항소자를 포함하는 기준전압 발생회로.
KR1020070141037A 2007-12-28 2007-12-28 기준전압 발생회로 KR20090072812A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070141037A KR20090072812A (ko) 2007-12-28 2007-12-28 기준전압 발생회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070141037A KR20090072812A (ko) 2007-12-28 2007-12-28 기준전압 발생회로

Publications (1)

Publication Number Publication Date
KR20090072812A true KR20090072812A (ko) 2009-07-02

Family

ID=41329994

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070141037A KR20090072812A (ko) 2007-12-28 2007-12-28 기준전압 발생회로

Country Status (1)

Country Link
KR (1) KR20090072812A (ko)

Similar Documents

Publication Publication Date Title
TWI431881B (zh) Voltage regulator
JP5353548B2 (ja) バンドギャップレファレンス回路
JP2011022689A (ja) ローパスフィルタ回路、そのローパスフィルタ回路を使用した定電圧回路及び半導体装置
KR20100080958A (ko) 기준 바이어스 발생 회로
CN110192164B (zh) 基准电压生成电路
US20080284501A1 (en) Reference bias circuit for compensating for process variation
KR20100077271A (ko) 기준전압 발생회로
JP2016218535A (ja) レギュレータ用半導体集積回路
JP2017134743A (ja) レギュレータ回路
US7990207B2 (en) Constant voltage circuit, constant voltage supply system and constant voltage supply method
CN102385413A (zh) 低压带隙基准电压产生电路
CN111969965A (zh) 一种功率放大器的温度补偿电路及温度补偿方法
JP2013200767A (ja) バンドギャップリファレンス回路
US9152156B2 (en) Step-down regulator
CN103677037A (zh) 用于生成带隙基准电压的电路和方法
CN202257343U (zh) 低压带隙基准电压产生电路
JP5272467B2 (ja) 基準電圧発生回路およびリセット回路を内蔵した半導体集積回路
JP4374388B2 (ja) 電圧制御回路
CN110291486B (zh) 基准电压产生电路和方法
KR20090072812A (ko) 기준전압 발생회로
CN115903992A (zh) 电压生成电路及半导体装置
TW201418930A (zh) 能帶隙參考電壓電路與電子裝置
US9654074B2 (en) Variable gain amplifier circuit, controller of main amplifier and associated control method
JP2021096074A (ja) 温度モニタ回路
JP2008282313A (ja) 電源回路

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination