KR20090072194A - 씨모스(ｃｍｏｓ) 인버터 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 NMOS와 PMOS 트랜지스터의 게이트 전극을 공통으로 함과 동시에 트렌치 내부에 게이트 전극을 형성함으로써 전체적인 면적을 줄임과 동시에 공정을 단순화하도록 한 씨모스 인버터 소자 및 그 제조방법에 관한 것으로서, PMOS 영역과 NMOS 영역으로 정의된 반도체 기판과, 상기 PMOS 영역과 NMOS 영역 사이의 반도체 기판의 표면내에 소정깊이로 형성되는 트렌치와, 상기 트렌치 내부에 게이트 절연막을 개재하여 형성되는 게이트 전극과, 상기 게이트 전극을 포함한 반도체 기판의 전면에 형성되는 층간 절연막과, 및 상기 층간 절연막을 관통하여 상기 반도체 기판에 전기적으로 연결되는 금속배선을 포함하여 구성됨을 특징으로 한다.
씨모스, 인버터, 게이트 전극, 트렌치, 금속배선

Description

씨모스(ＣＭＯＳ) 인버터 소자 및 그 제조방법{A CMOS inverter and method of manufacuring the CMOS inverter}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 면적을 줄임과 동시에 공정을 단순화하도록 한 씨모스(CMOS) 인버터 소자 및 그 제조방법에 관한 것이다.
일반적으로 최대 대규모 집적회로(Very Large Scale Integrated circuit; VLSI)는 그 집적도가 비약적으로 향상되었기 때문에 집적회로 설계에 있어서는 자주 사용되는 표준적인 기능회로 블록을 표준 셀로 등록해 두고, 등록된 표준 셀을 이용하여 복잡한 논리회로를 설계하여 집적회로 전체의 레이아웃(layout) 설계를 실행하는 것이 보편적이다.
표준 셀은 낸드 게이트(NAND GATE) 회로 또는 노아 게이트(NOR GATE) 회로와 같은 논리(logic) 게이트의 조합으로 구성되지만, 그 논리 게이트의 기본 셀이 바로 인버터(inverter)이다. 이러한 인버터 중에서도 CMOS 인버터는 소비 전력이 작다는 이점을 가지고 있어 표준 셀에서는 CMOS 인버터가 기본 셀로서 널리 이용되고 있다.
도 1은 PMOS 트랜지스터(PMOS)와 NMOS 트랜지스터(NMOS)로 이루어지는 CMOS 인버터의 회로도로서, PMOS 및 NMOS 트랜지스터(PMOS, NMOS)의 각 게이트는 입력신호(Vin)를 공통으로 입력받고, 공통으로 접속된 PMOS 트랜지스터(PMOS)의 드레인 및 NMOS 트랜지스터(NMOS)의 드레인으로 입력신호(Vin)를 반전시킨 출력신호(Vout)를 출력한다.
도 1에 도시된 CMOS 인버터의 레이아웃을 도 2에 도시하였다. 도 2는 종래기술에 따른 CMOS 인버터의 평면 구조를 도시한 도면으로서, 전원전압 VDD를 공급하는 전원배선(11)은 PMOS 트랜지스터(PMOS)의 소스에 제 1 콘택(12)을 개재하여 접속되어 있고, 접지전압 VSS을 공급하는 접지배선((13)은 NMOS 트랜지스터(NMOS)의 소스에 제 2 콘택(14)을 개재하여 접속되어 있다.
CMOS 인버터로부터 출력신호(Vout)을 출력하는 출력신호선(15)은 PMOS 트랜지스터(PMOS)의 드레인에 제 3 콘택(16)을 개재하여 접속되어 있고, NMOS 트랜지스터(NMOS)의 드레인에 제 4 콘택(17)을 개재하여 접속되어 있다.
CMOS 인버터에 입력신호(Vin)을 입력하는 입력신호선(18)은 PMOS 트랜지스터(PMOS)의 게이트 전극(19)에 제 5 콘택(20)을 개재하여 접속되어 있고, NMOS 트랜지스터(NMOS)의 게이트 전극(21)에 제 6 콘택(22)을 개재하여 접속되어 있다.
그러나, 이러한 종래기술에 따른 CMOS 인버터는 PMOS 및 NMOS 트랜지스터를 각각 독립적으로 형성하기 위해 일정 면적이 필요하고, 또한 PMOS 및 NMOS 트랜지스터 간의 소자 분리를 위하여 추가로 STI(Shallow Trench Isolation) 공정을 통해 트렌치 구조를 갖는 소자 분리막을 형성함에 따라 그만큼 면적이 증대되어 전체 크기가 증가된다. 그리고, 입력신호가 입력되는 입력단으로 사용되어야 하는 PMOS 및 NMOS 트랜지스터의 게이트 전극을 공통으로 접속하기 위한 배선 공정이 추가로 요구된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로 NMOS와 PMOS 트랜지스터의 게이트 전극을 공통으로 함과 동시에 트렌치 내부에 게이트 전극을 형성함으로써 전체적인 면적을 줄임과 동시에 공정을 단순화하도록 한 씨모스 인버터 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 씨모스 인버터 소자는 PMOS 영역과 NMOS 영역으로 정의된 반도체 기판과, 상기 PMOS 영역과 NMOS 영역 사이의 반도체 기판의 표면내에 소정깊이로 형성되는 트렌치와, 상기 트렌치 내부에 게이트 절연막을 개재하여 형성되는 게이트 전극과, 상기 게이트 전극을 포함한 반도체 기판의 전면에 형성되는 층간 절연막과, 및 상기 층간 절연막을 관통하여 상기 반도체 기판에 전기적으로 연결되는 금속배선을 포함하여 구성됨을 특징으로 한다.
또한, 본 발명에 의한 씨모스 인버터 소자의 제조방법은 반도체 기판에 PMOS 영역과 NMOS 영역을 각각 정의하는 단계; 상기 PMOS 영역과 NMOS 영역 사이의 반도체 기판을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트렌치를 형성 하는 단계; 상기 트렌치 내부에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 반도체 기판의 전면에 층간 절연막을 형성하고 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 반도체 기판과 전기적으로 연결되는 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
본 발명에 의한 씨모스 인버터 소자 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 트렌치 구조를 이용하여 인버터 소자를 형성함으로써 금속배선이 반도체 기판의 표면에 형성됨으로 낮은 단가로 인버터 소자를 형성할 수 있다.
둘째, 트렌치 구조를 이용함으로써 전체적인 층의 높이를 줄임으로써 웨이퍼의 위치에 따른 두께를 줄일 수 있다.
셋째, 하나의 게이트 전극을 이용하여 PMOS 영역과 NMOS 영역에 동시에 입력단으로 이용함으로써 공정을 단순화함과 동시에 전체적인 면적을 줄일 수 있다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 제조 장치를 보다 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 씨모스 인버터 소자를 나타낸 레이아웃도이고, 도 4는 도 3의 Ⅳ-Ⅳ´선에 따른 씨모스 인버터 소자를 나타낸 단면도이다.
도 3 및 도 4에 도시된 바와 같이, PMOS 영역(102)과 NMOS 영역(103)으로 정의된 반도체 기판(101)과, 상기 PMOS 영역(102)과 NMOS 영역(103) 사이의 반도체 기판(101)의 표면내에 소정깊이로 형성되는 트렌치(104)와, 상기 트렌치(104) 내부에 게이트 절연막(105)을 개재하여 형성되는 게이트 전극(106)과, 상기 게이트 전극(106)을 포함한 반도체 기판(101)의 전면에 형성되는 층간 절연막(107)과, 상기 층간 절연막(107)을 관통하여 상기 반도체 기판(101)에 전기적으로 연결되는 금속배선(109)을 포함하여 이루어진다.
여기서, 상기 게이트 전극(106)은 상기 PMOS 영역(102)과 NMOS 영역(103)에 공통으로 이용되는 게이트로서 입력신호(Vin)가 연결되고, 상기 금속배선(109)은 전원단(Vdd) 및 접지단(Vout)과 함께 출력신호(Vout)가 출력된다.
한편, 상기 금속배선(109)은 상기 게이트 전극(106) 사이드에 콘택되어 형성된다.
도 5a 내지 도 5c는 본 발명에 의한 씨모스 인버터 소자의 제조방법을 나타낸 공정 레이아웃도 및 공정 단면도이다.
도 5a에 도시된 바와 같이, 반도체 기판(101)에 선택적으로 n형 불순물 이 온과 p형 불순물 이온을 주입하여 표면내에 일정한 간격을 갖는 PMOS 영역(102)과 NMOS 영역(103)을 각각 형성한다.
도 5b에 도시된 바와 같이, 상기 반도체 기판(101)상에 포토레지스트(도시되지 않음)를 도포한 후, 노광 및 현상 공정을 통해 상기 NMOS 영역(103)과 PMOS 영역(102) 사이의 반도체 기판(101)의 표면이 노출되도록 패터닝한다.
이어서, 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 노출된 반도체 기판(101)을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트렌치(104)를 형성한다.
이어서, 상기 포토레지스트를 제거하고 상기 트렌치(104)의 표면에 게이트 절연막(105)을 형성한다. 여기서, 상기 게이트 절연막(105)은 상기 반도체 기판(101)을 열산화하여 형성하거나 CVD 등의 방법으로 증착하여 형성한다.
이어서, 상기 트렌치(104)를 포함한 반도체 기판(101)의 전면에 폴리 실리콘막을 증착하고, 상기 반도체 기판(101)의 상부 표면을 앤드 포인트로 하여 전면에 CMP 공정을 실시하여 상기 트렌치(104)의 내부에 게이트 전극(106)을 형성한다.
여기서, 상기 게이트 전극(106)은 NMOS와 PMOS 트랜지스터의 공통으로 사용되는 게이트로서, 상기 게이트에 입력신호(Vin)를 입력받고 있다.
도 5c에 도시된 바와 같이, 상기 게이트 전극(106)을 포함한 반도체 기판(101)의 전면에 층간 절연막(107)을 형성한다.
이어서, 상기 반도체 기판(101)의 표면이 소정부분 노출되도록 상기 층간 절연막(107)을 선택적으로 제거하여 4개의 콘택홀(108)을 형성한다.
그리고 상기 콘택홀(108)을 포함한 반도체 기판(101)의 전면에 금속막을 증착하고, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 제거하여 입력신호(Vin)를 반전시킨 출력신호(Vout) 및 전원단(VDD)와 접지단(GND)의 금속배선(109)을 형성한다.
도 6a 내지 도 6d는 본 발명의 다른 실시예에 의한 씨모스 인버터 소자의 제조방법을 나타낸 레이아웃도이다.
도 6a에 도시된 바와 같이, 반도체 기판(도시되지 않음)을 선택적으로 제거하여 일정한 간격으로 표면으로부터 소정깊이를 갖는 PMOS 영역(202)과 NMOS 영역(203)을 각각 형성한다.
도 6b에 도시된 바와 같이, 상기 PMOS 영역(202)과 NMOS 영역(203)을 포함한 반도체 기판의 전면에 게이트 절연막(도시되지 않음)과 폴리 실리콘막을 차례로 형성하고, 포토 및 식각 공정을 통해 상기 폴리 실리콘막과 게이트 절연막을 선택적으로 제거하여 상기 PMOS 영역(202)과 NMOS 영역(203) 사이의 반도체 기판상에 게이트 전극(206)을 형성한다.
도 6c에 도시된 바와 같이, 상기 PMOS 영역(202)의 반도체 기판상에 콘택패턴(210)을 형성한다.
도 6d에 도시된 바와 같이, 상기 게이트 전극(206)을 포함한 반도체 기판의 전면에 층간 절연막을 형성하고 상기 반도체 기판 및 콘택패턴(210)의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성한다.
이어서, 상기 콘택홀을 포함한 반도체 기판의 전면에 금속막을 증착하고, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 제거하여 입력신호(Vin)를 반전시킨 출력신호(Vout) 및 전원단(VDD)와 접지단(GND)의 금속배선(209)을 형성한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
도 1은 PMOS 트랜지스터(PMOS)와 NMOS 트랜지스터(NMOS)로 이루어지는 CMOS 인버터의 회로도
도 2는 도 1에 도시된 CMOS 인버터의 레이아웃
도 3은 본 발명에 의한 씨모스 인버터 소자를 나타낸 레이아웃도
도 4는 도 3의 Ⅳ-Ⅳ'선에 따른 씨모스 인버터 소자를 나타낸 단면도
도 5a 내지 도 5c는 본 발명에 의한 씨모스 인버터 소자의 제조방법을 나타낸 공정 레이아웃도 및 공정 단면도
도 6a 내지 도 6d는 본 발명의 다른 실시예에 의한 씨모스 인버터 소자의 제조방법을 나타낸 공정 레이아웃도
*도면의 주요부분에 대한 부호의 설명*
101 : 반도체 기판 102 : PMOS 영역
103 : NMOS 영역 104 : 트렌치
105 : 게이트 절연막 106 : 게이트 전극
107 : 층간 절연막 108 : 콘택홀
109 : 금속배선

Claims (3)

  1. PMOS 영역과 NMOS 영역으로 정의된 반도체 기판과,
    상기 PMOS 영역과 NMOS 영역 사이의 반도체 기판의 표면내에 소정깊이로 형성되는 트렌치와,
    상기 트렌치 내부에 게이트 절연막을 개재하여 형성되는 게이트 전극과,
    상기 게이트 전극을 포함한 반도체 기판의 전면에 형성되는 층간 절연막과, 및
    상기 층간 절연막을 관통하여 상기 반도체 기판에 전기적으로 연결되는 금속배선을 포함하여 구성됨을 특징으로 하는 씨모스 인버터 소자.
  2. 제 1 항에 있어서, 상기 게이트 전극은 상기 PMOS 영역과 NMOS 영역에 공통으로 이용되는 게이트로서 입력신호(Vin)가 연결되고, 상기 금속배선은 전원단(Vdd) 및 접지단(Vout)과 함께 출력신호(Vout)가 출력되는 것을 특징으로 하는 씨모스 인버터 소자.
  3. 반도체 기판에 PMOS 영역과 NMOS 영역을 각각 정의하는 단계;
    상기 PMOS 영역과 NMOS 영역 사이의 반도체 기판을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트렌치를 형성하는 단계;
    상기 트렌치 내부에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단 계;
    상기 게이트 전극을 포함한 반도체 기판의 전면에 층간 절연막을 형성하고 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통해 상기 반도체 기판과 전기적으로 연결되는 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 씨모스 인버터 소자의 제조방법.
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