KR20090071385A - 전류 샘플링 방법 및 회로 - Google Patents

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Abstract

전류 샘플링 회로는 전류 샘플링 트랜지스터; 전류 샘플링 트랜지스터의 게이트와 소스 사이의 커패시터 배열; 및 전류 샘플링 트랜지스터의 게이트와 소스 사이의 피드백 루프에 제공되는 증폭기를 포함한다. 스위치는 회로가 커패시터 배열에서 샘플링되는 전류에서 상응하는 게이트-소 전압을 샘플링하도록 제어한다. 커패시터 배열은 첫 번째 샘플링 위상에서 게이트 소스 전압을 샘플링하기 위한 첫 번째 커패시터 회로; 및 두 번째 커패시터 회로를 포함하고, 첫 번째 및 두 번째 커패시터 회로들은 두 번째 샘플링 위상에서 게이트 소스 전압을 함께 샘플링하기 위해 정렬된다. 증폭기의 동작 포인트는 첫 번째 샘플링 위상에서 샘플링되는 게이트 소스 전압에 근거하여 첫 번째 및 두 번째 위상들 사이로 이동시켜진다.

Description

전류 샘플링 방법 및 회로{CURRENT SAMPLING METHOD AND CIRCUIT}
본 발명은 전류 샘플링 방법 및 회로에 관한 것으로서, 특히 그러나 배타적이지 않게, 전류 출력(current output)을 가지는 센서들(sensors)로부터의 출력 시그널들(output signals)을 포착하기 위한 것이다.
본 출원은 2007년 12월 26일자로 출원된 미국특허출원 제61/016,602호의 우선권을 주장하며, 그 내용의 전부가 이 출원에 통합되어 있다. 또한, 본 출원은 2008년 12월 17일자로 출원된 유럽특허출원 제081654293호의 우선권을 주장하며, 그 내용의 전부가 본 출원에 통합되어 있다.
많은 센싱 애플리케이션들(sensing applications)에서, 센싱 디바이스들(예를 들어, 다이오드들 또는 트랜지스터들)은 센싱 되는 파라미터에 의존하는 출력 전류를 발생시킨다. 전류 센서들이 사용되는 애플리케이션들의 범위는 엄청나며, 그리고 본 발명은 이러한 임의의 애플리케이션에 적용될 수 있다. 예를 들어, 센싱 되는 파라미터는 광 센서(photosensor)의 경우에는 광(light) 레벨일 수 있고, 온도 센서(temperature sensor)의 경우에는 온도(temperature) 레벨일 수 있다. 센서는 빛, 온도, 스트레인(strain) 또는 다른 힘들과 같은 물리적인 특성을 측정할 것 이다.
센서의 출력 전류는 종종 매우 작을 것이고, 그래서 그 시그널을 시그널의 품질, 특히 시그널 대 잡음비(signal to noise ratio)를 보존하기 위하여 센서에 가까운 더욱 강건한 형태로 변환시키기는 것은 중요하다. 전류의 샘플링은 시그널이 시간에 대하여 변하는 곳의 경우 또는 다수 센서들의 출력이 센서들의 배열의 경우 같이 서로 다중화(multiplexing)될 때 요구된다.
통상적인 전류 샘플링 회로들은, 특히 전류들이 매우 작을 때, 새로운 시그널들을 획득하는 데 느릴 수 있다.
도 1은 알려진 간단한 샘플링 회로(sampling circuit)를 보여준다. 샘플링 된 전류는 예를 들어 광 전류를 포함할 수도 있고, 전류 소스(current source)(10)에 의해 표현된다. 전류는 p-타입 드라이브 트랜지스터(p-type drive transistor) T1p를 통해 끌어당겨지고, p-타입 드라이브 트랜지스터 T1p은 그것의 소스(source)와 게이트(gate) 사이에 연결된 커패시터(capacitor) C1을 가진다. 그래서, 이 커패시터는 샘플링 된 전류에 상응하는 게이트-소스 전압을 저장한다.
회로는, 트랜지스터가 샘플링된 전류를 공급할 수 있도록 터닝(turning)시키기 위해, 트랜지스터 T1p의 게이트(gate)와 드레인(drain) 사이에서 첫 번째 스위치 S1(clk1 타이밍을 가짐)을 가진다. 두 번째 스위치 S2(clk2타이밍을 가짐)는 트랜지스터 T1p를 센서에 연결하고, 세 번째 스위치 S3(clk3 타이밍을 가짐)는 트랜지스터 T1p를 샘플링 회로의 출력에 연결한다.
도 2에 도시된 바와 같이, 샘플링 위상(sampling phase) S 동안, 스위치 S1 및 S2는 닫치고 스위치 S3는 열린다. 샘플링되기 위한 전류는, 이 예시에서는 광 전류(photocurrent), 트랜지스터 T1p를 통해 끌어당겨진다. T1p의 게이트(gate) 및 드레인(drain)에서 존재하는 전압은 광 전류와 동일한 T1p에서의 드레인 전류를 만드는 값에서 정착한다. 이 전압은 커패시터(capacitor) C1을 가로질러 저장된다. 홀딩 위상(holding phase) H동안 스위치 S1 및 S2는 열리고 스위치 S3는 닫친다. T1p의 게이트-소스(gate-source) 전압은 C1에 의해 유지되고 그러므로 샘플링된 광 전류는 회로의 출력에서 이용 가능하다.
전류를 샘플링하기 위해 요구되는 시간은 (C1+Cd)/gm1에 비례한다. 여기서, Cd는 센서(즉, 광 다이오드(photodiode))의 커패시턴스(capacitance)이고 gm1은 트랜지스터 T1p의 트랜스컨덕턴스(transconductance)이다. 전류가 작게 측정될 때, 트랜지스터 T1p는 서브-임계 지역(sub-threshold region)에서 동작할 것이다. 이 지역에서, gm1의 값은 드레인 전류 Id1에 비례한다. 그러므로, 샘플링되기 위한 전류가 낮을 때, 정착 시간(settling time)은 길어진다.
정착 시간(settling time)은 도 3에 도시된 회로를 이용하여 감소될 수가 있다.
p-타입 트랜지스터 T1p는 n-타입 트랜지스터 T1n에 의해 교체되고, 인버팅 증폭기(inverting amplifier) 20은 트랜지스터 T1n의 소스와 게이트 사이에서 연결된다. 스토리지 커패시터 C1은 소스와 게이트 사이에 다시 있고, n-타입 트랜지스터는 높은 전압 라인 VDD에 연결되는 드레인을 가진다. 이 배열에서, 정착 시간(settling time)은 (C1+Cd)/(A·gm1)에 새롭게 비례한다. 여기서, A는 인버팅 증 폭기 20의 게인(gain)이다. 이것은 T1n의 트랜스컨덕턴스(transconductance)의 유효한 값을 증가시킴으로써, 회로의 정착 시간을 감소시킨다.
스위치 S4(clk4 타이밍을 가짐)는 증폭기 피드백 루프(amplifier feedback loop)를 열거나 또는 닫고, 그리고 스위치 S5(clk5 타이밍을 가짐)는 증폭기를 리셋(reset) 시킬 수 있다.
도 4에 도시된 바와 같이, 샘플링 위상 S동안, 스위치 S2 및 S4 는 닫치고, 그때 S3 및 S5는 열리며, 그래서 T1n의 게이트는 소스에서 전압의 증폭된 버전을 본다. 광 전류와 동일한 드레인 전류를 만들기 위해 요구되는 T1n 의 게이트 소스 전압 Vgs은 C1을 가로질러 저장된다. 홀딩 위상(holding phase) H동안, 스위치 S4 및 S2는 열리고, 반면 S3 및 S5는 닫친다. T1n은 회로의 출력으로서 샘플링된 전류를 제공한다. 증폭기는 함께 연결된 입력 및 출력이 가진 임계값 주위에 앉고, 그래서 센서(이 예시에서는, 광 다이오(photodiode)의 캐소드(cathode))와 연관되는 전압 노드가 완전히 일정하게 유지된다는 것을 보장한다.
도 3의 커패시터 C1은, 샘플링 위상 S 동안, 인버팅 증폭기(inverting amplifier) 20의 입력 및 출력 사이에 연결된다. 밀러 효과(Miller effect) 때문에, C1의 유효 값은 증가되고, 이는 인버팅 증폭기 20이 입력 및 그라운드(ground) 사이의 동등한 커패시턴스(capacitance) A.C1을 보기 때문이다. (Due to the Miller effect, the effective value of C1 is increased, since the inverting amplifier 20 sees an equivalent capacitance A.C1 between its input and ground.) 이 동등한 커패시터는 Cd와 병렬이고 회로를 느리게 만드는 경향이 있다.
도 3의 회로는 또한 샘플링 될 필요가 있는 전류에 의해 제한된다. 전류는 스토리지 커패시터 C1에 만들어질 필요가 있는T1n 에 대한 게이트 소스 전압을 고정시킨다. 샘플링 될 때, 예를 들어 350pA, 게이트 소스 전압은 대략 700mV 이고, 이것은 인버팅 증폭기(inverting amplifier)의 특정 동작 포인트에 상응한다.
도 5는 샘플링 위상에서 T1n의 게이트 소스 전압인 Vout-Vin의 함수로서 인버팅 증폭기(inverting amplifier)의 게인(gain)에 대한 플롯(plot)을 보여준다. T1n의 게이트 소스 전압에 의해 앉혀지는 인버팅 증폭기의 동작 포인트는 게인이 (절대값에서) 최대값이 되는 지점에서의 전압과는 다르게 될 것이라는 것을 알 수 있다. 다시 말해, 증폭기 20은 최적의 동작 포인트에 바이어스(bias) 되지 않는다. 이것은 도 3에서 보여진 접근의 기본적인 제한 점을 보여준다.
발명에 따르면, 전류 샘플링 트랜지스터(current sampling transistor), 커패시터 배열(capacitor arrangement), 증폭기(amplifier) 및 스위치 배열(switch arrangement)을 포함하는 전류 샘플링 회로(current sampling circuit)를 제공한다. 커패시터 배열은, 샘플링되어야 할 전류에 상응하는 게이트-소스 전압을 저장하기 위해, 전류 샘플링 트랜지스터의 게이트와 소스 사이에 있다. 증폭기는 전류 샘플링 트랜지스터의 게이트와 소스 사이의 피드백 루프에서 제공된다. 스위치 배열은 회로가 커패시터 배열에서 샘플링되는 전류에 상응하는 게이트-소스 전압을 샘플링 하는 것을 제어한다. 커패시터 배열은 첫 번째 샘플링 위상에서 게이트 소스 전압을 샘플링하기 위한 첫 번째 커패시터 회로; 및 두 번째 커패시터 회로를 포함하고, 첫 번째 및 두 번째 커패시터 회로들은 두 번째 샘플링 위상에서 게이트 소스 전압을 함께 샘플링하기 배열된다. 스위치 배열은, 첫 번째 샘플링 위상에서 샘플링된 게이트 소스 전압에 근거하여, 첫 번째 및 두 번째 위상들 사이에서의 증폭기의 동작 포인트를 이동시키기 위해 실시 가능하다
이 배열은 조잡한 샘플링 위상을 제공하며, 특히 출력에서의 원하는 전압을 변화시킴으로써, 회로 내에서 사용되는 증폭기의 동작 조건을 변화시키기 위해 이용된다. 이것은 증폭기가 샘플링 위상에 대한 연속적이고 좋은 튜닝 시 더욱 효과적으로 동작할 수 있다는 것을 의미한다.
스위치 배열은, 만약 첫 번째 커패시터 회로가 첫 번째 위상에 대하여 전류 샘플링 트랜지스터의 소스와 게이트 사이에 연결되는지, 또는 첫 번째 및 두 번째 커패시터 회로들이 두 번째 위상에 대하여 전류 샘플링 트랜지스터의 소스와 게이트 사이에 있는지를 선택하기 위한 스위치를 포함한다. 그래서, 각 위상은 커패시터 배열의 커패시터들에 대하여 다른 회로 구성을 사용한다.
스위치 배열은, 첫 번째 위상에 대하여 증폭기의 출력을 전류 샘플링 트랜지스터의 게이트에 연결하기 위한 첫 번째 증폭기 출력 스위치; 및 증폭기의 출력을 두 번째 위상에서 첫 번째 및 두 번째 커패시터 회로들 사이의 접합점(junction)에 연결하기 위한 두 번째 증폭기 출력 스위치를 포함할 수 있다. 이런 식으로, 증폭기 출력에서의 원하는 전압은 증폭기 동작 조건들을 변화시키기 위해 변화될 수 있다.
리셋 위상은, 더 바람직하게는, 증폭기 입력 및 출력이 함께 연결되는 첫 번 째 및 두 번째 위상들 사이에서 제공된다.
첫 번째 및 두 번째 커패시터 회로들 중 하나는 첫 번째 및 두 번째 커패시터를 직렬로 포함할 수 있다. 첫 번째 및 두 번째 커패시터들 사이의 접합점을 샘플링 위상 동안 참조 전위에 연결함으로써, 전술한 밀러 효과는 피할 수 있다.
또한, 본 발명은 전류 샘플링 트랜지스터(current sampling transistor), 커패시터(capacitor), 증폭기(amplifier) 및 스위치 배열(switch arrangement)을 포함하는 전류 샘플링 회로(current sampling circuit)를 제공한다. 커패시터 배열은, 샘플링 되는 전류에 상응하는 게이트-소스 전압을 저장하기 위해, 전류 샘플링 트랜지스터의 게이트와 소스 사이에 있다. 증폭기는 전류 샘플링 트랜지스터의 게이트와 소스 사이에서의 피드백 루프에서 제공된다. 스위치 배열은 회로가 커패시터 배열에서 샘플링 되는 전류에 상응하는 게이트-소스 전압을 샘플링 하도록 제어한다. 커패시터 배열은 첫 번째 및 두 번째 커패시터를 직렬로 포함하고, 스위칭 배열은 첫 번째 및 두 번째 커패시터들 사이의 접합점을 참조 전위(reference potential)에 연결하기 위한 스위치를 포함한다. 이 전류 샘플링 회로는 밀러 효과를 극복한다. 본 발명의 전류 샘플링 회로는 센서 회로의 일 부분으로서 이용될 수 있으며, 센서 회로에서의 센서는 샘플링될 전류인 전류 출력을 가진다.
또한, 본 발명은 전류 샘플링 방법을 제공한다. 전류 샘플링 방법의 실시예는 뒤에서 기술된다. 첫 번째 샘플링 위상에서, 증폭기는 전류 샘플링 트랜지스터의 소스 전압을 증폭시키기 위해 이용되고, 증폭된 전압 게이트에 제공되며, 첫 번째 커패시터 회로에서 샘플링되는 전류에 상응하는 게이트 소스 전압은 샘플링되 고, 그리고 샘플링된 게이트 소스 전압은 증폭기의 동작 포인트를 이동시키기 위해 이용된다. 두 번째 샘플링 위상에서, 증폭기는 전류 샘플링 트랜지스터의 소스 전압을 증폭시키데 이용되고, 증폭된 전압은 게이트에 제공되며, 그리고 커패시터 배열에서 샘플링되는 전류에 상응하는 게이트 소스 전압은 샘플링된다. 커패시터 배열은 첫 번째 커패시터 회로 및 두 번째 커패시터 회로를 포함한다.
또한, 본 발명은 전류 샘플링 방법을 제공한다. 전류 샘플링 방법의 실시예는 뒤에서 기술된다. 샘플링 위상에서, 증폭기는 전류 샘플링 트랜지스터의 소스 전압을 증폭시키기 위해 이용되고, 증폭된 전압은 게이트에 공급되며, 그리고 커패시터 회로에서 샘플링되는 전류에 상응하는 게이트 소스 전압은 샘플링된다. 커패시터 회로는 첫 번째 및 두 번째 커패시터를 직렬로 포함하고, 여기서, 샘플링 동안, 첫 번째 및 두 번째 커패시터들 사이의 접합점은 참조 전압에 연결된다.
홀드 위상(hold phase)에서, 샘플링된 전류는 출력에 공급되고, 그리고 첫 번째 및 두 번째 커패시터들 사이의 접합점은 참조 전위로부터 격리된다.
이 방법들은 본 발명의 회로들의 이용에 대응한다. 샘플링 방법들은 시그널 센싱 방법의 일 부분으로서 이용될 수 있고, 시그널 센싱 방법에서 센서는 센싱 기능을 수행하기 위해 이용될 수 있으며, 그것에 의하여, 본 발명의 샘플링 방법들에 의해 샘플링되는 전류 출력을 발생시킨다.
그래서, 본 발명은 2개의 접근법을 제공하는 회로들 및 방법들을 제공한다. 첫 번째 접근법은 샘플링 위상 동안 존재하는 밀러 효과를 제거하는 방법이다. 이 방법은 밀러 효과에 의해 증가되는 커패시턴스(capacitance)를 2개의 직렬 커패시 터들로 쪼개는 것, 그리고 공통 터미널(common terminal)을 그라운드(ground)와 같은 참조 전위에 연결하는 것에 기초를 둔다.
두 번째 접근법은 2 단계 샘플링 접근법이다. 첫 번째 샘플링 위상에서, 조잡한 게이트 소스 전압 값이 커패시터를 가로질러 저장되고, 두 번째는 샘플링 위상에서의 인버팅 증폭기의 동작 포인트를 이동시키기 위해 이용된다. 이 방법에서, 두 번째 샘플링 위상 동안, 인버터 증폭기는 높은 게인 지역(high gain region) 주변에서 동작할 것이고, 그래서 트랜지스터 특징들의 변화에 더 짧은 샘플링 시간(sampling times)과 좋은 면역(good immunity)을 준다. 2개의 접근법들은 회로/방법에서 결합될 수 있다.
상세한 설명은 수반되는 도면을 참조하여 따라오는 실시예에서 기술된다.
본 발명은 상세한 설명은 따라오는 상세한 설명 및 수반되는 도면들을 참조함으로써 더 잘 이해될 수 있다.
따라오는 기술은 본 발명을 실행하는 심사 숙고한 모드이다. 이 기술은 본 발명의 일반적인 원리를 설명하기 위한 목적으로 행해지며, 제한적인 의미에서 받아들여지지 않아야 한다. 본 발명의 범위는 부가된 청구범위를 참조하여 결정된다.
동일한 참조 숫자는 구성들이 동일한 기능을 수행하는 다른 도면에서도 이용된다. 그러므로, 각 구성의 기능에 대한 기술은 반복되지 않는다.
본 발명은 전술한 2개의 문제점, 즉 밀러 효과 커패시턴스 이슈(Miller effect capacitance issue) 및 증폭기 동작 포인트 이슈(amplifier operating point issue)에 대한 해결방안을 제공한다. 센서 회로들은 이 이슈들을 하나하나 기술하는 아래에서 설명되고, 회로는 2개의 이슈들의 기술과 함께 설명된다.
도 6의 회로 및 관련된 타이밍 다이어그램은 밀러 효과를 설명한다. 특히, 도 3에서 회로의 정착 시간(settling time)이 도 6의 회로에서 감소될 수 있고, 도 6의 회로에서, 밀러 효과에 의해 증가되는 커패시턴스 C1은 2개의 커패시터들 C1a, C1b로 분리된다. 회로는 첫 번째 및 두 번째 커패시터 C1a, C1b 사이의 접합점을 참조 전위 VSS1에 연결시키기 위한 스위치 S4'를 포함한다. 스위치 S4'는 스위치 S4처럼 같은 시그널로 클락(clock) 된다. 그래서, 샘플링 위상 S 동안, 증폭기가 피드백 루프에 연결된 상태에서, 접합점은 고정된 전위에서 홀드(hold) 된다.
이 방식에서, 밀러 효과는 제거되고 회로의 정착 시간은 향상된다. 샘플링 위상 동안, C1a는 인버팅 증폭기의 출력에 의해 이끌어진 커패시터로서 보여지도록, 반면 C1b는 인버팅 증폭기의 입력 커패시턴스로서 보여지도록, C1a 및 C1b는 고정된 전위(예를 들어, 그라운드)에 연결되는 하나의 터미널을 가진다.
홀딩 위상 H 동안, C1a 및 C1b는 직렬로 연결되고, 그래서 C1a를 가로질러 저장되는 전압 및 C1b를 가로질러 저장되는 전압의 합은 샘플링된 전류를 공급하기 위하여 T1n에 대해 필요한 게이트 소스 전압을 형성한다.
도 6의 회로에서, 샘플링된 전류가 변화는 속도(rate)에 대하여 각별한 관리가 취해져야만 한다. 만약 전류가 매우 빠르게 변한다면, 샘플링된 전류는 타겟 전류 보다 아래로 잘 될 수 있고 회복하는 시간이 걸리고, 회로를 본질적으로 느리게 만들 것이다.
도 7의 회로 및 관련된 타이밍 다이어그램은 증폭기 동작 포인트 이슈(amplifier operating point issue)를 설명하고, 이중 샘플링 방법(double sampling method)을 실행한다.
타임라인(timeline)은 첫 번째 샘플링 위상(first sampling phase) Sa, 리셋 위상(reset phase) R1, 두 번째 샘플링 위상(second sampling phase) Sb 및 홀딩 위상(holding phase) H로 나뉘어진다.
회로는, 샘플링된 전류에 상응하는 게이트-소스 전압을 저장하기 위해, 전류 샘플링 트랜지스터 T1n의 게이트와 소스 사이의 직렬 커패시터 배열 C1, C2을 가진다. 회로는 첫 번째 샘플링 위상 Sa 에서의 첫 번째 커패시터 C1에서 샘플링되는 전류에 상응하는 게이트-소스 전압을 샘플링하기 위해 제어되고, 그리고 두 번째 샘플링 위상 Sb에서 직렬의 첫 번째 및 두 번째 커패시터들에서의 게이트-소스 전압을 샘플링하기 위해 제어된다.
첫 번째 샘플링 위상은 조잡한 샘플링 위상으로서 고려될 수 있고, 그리고 두 번째, 좋은 샘플링 위상을 위한 증폭기 20의 동작 포인트를 세팅 하기 위해 사용된다.
스위치 S6 (clk6 타이밍을 가짐)는 첫 번째 커패시터 C1이 (첫 번째 위상에 대한) 전류 샘플링 트랜지스터의 소스와 게이트 사이에 연결될지, 또는 첫 번째 및 두 번째 커패시터들 C1, C2이 (두 번째 위상에 대한) 전류 샘플링 트랜지스터의 소스와 게이트 사이에 직렬로 연결될지를 결정한다.
증폭기 20의 출력은, 첫 번째 위상을 위해 첫 번째 증폭기 출력 스위치 S4 (clk4 타이밍을 가짐)에 의해 게이트와, 두 번째 위상을 위해 두 번째 증폭기 출력 스위치 S7 (clk7 타이밍을 가짐)에 의해 첫 번째 및 두 번째 커패시터들 C1, C2사이의 접합점 중 하나에 연결된다. 이 방식에서, 커패시터 C1에서의 전압은 증폭기의 동작 포인트를 정의하기 위해 이용된다.
첫 번째 샘플링 위상 Sa 동안, 스위치들 S2, S4 and S6은 닫쳐지고, 반면 스위치들 S3, S5, S7는 열린다. 커패시터 C2는 그때 쇼트(short)되고, 반면 샘플링될 전류를 공급하기 위해 T1n이 필요로 하는 Vgs의 조잡한 값(coarse value)은 C1을 가로질려 만들어진다.
리셋 위상 R1 동안, 스위치 S5(clk5 타이밍을 가짐)는 닫친다. 이 스위치 S5는 증폭기 입력 및 출력을 함께 연결하고, 그리고 스위치 S4는 열리며, 그래서 증폭기는 리셋 되고, 피드백 기능을 제공하지 못한다.
이 리셋 위상 동안, 인버터 증폭기 20은 임계값 주위에서 바이어스(bias) 되고, 또한, T1n의 소스는 그때 증폭기 임계값으로 취해진다. 소스-게이트 커패시터 C1의 한 터미널이 높은 임피던스(impedance) 때문에, T1n의 게이트는 소스 전압에서의 이 변화를 따를 것이다. C2는, 두 터미널에서 인버팅 증폭기의 임계 전압을 가진 체로, 쇼트(short) 된 체로 유지된다.
두 번째 샘플링 위상 Sb 동안, 스위치 S6 및 S5는 열리고, 반면 스위치 S7은 닫친다. 증폭기 출력은 커패시터들 사이의 접합점에 연결되고, 2개의 커패시터들은 트랜지스터의 게이트와 소스 사이에 있다.
이 위상 동안, 커패시터 C1은 첫 번째 샘플링 위상 Sa로부터 저장되는 조잡 한 게이트 소스 전압 값 Vgs를 유지하고, T1n의 정확한 게이트 소스 전압을 달성하기 위해 필요로 되는 보정(correction)은 C2를 가로질러 만들어진다.
그래서, C1을 가로지는 조잡한 전압을 이용함으로써, 인버팅 증폭기의 동작 포인트는 높은 게인 지역(high gain region)을 향하여 이동된다.
리셋 위상 R1은 두 번째 샘플링 위상 Sb의 시작 시 T1n의 드레인 전류(drain current)의 스파이크(spikes)를 피하기 위해 필요하다. 이는, 스위치 S7이 닫치자마자, C1의 한 터미널이 T1n의 소스 전압의 증폭된 버전을 볼 것이기 때문에, 일어날 수 있고, C1을 통해 T1n의 게이트로 합쳐지고, 그래서 초기 여분의 전류를 일으킨다.
그때, 위상 R1은, 인버팅 증폭기의 리셋을 통해, 정확한 전압들이 C1 및 C2의 터미널들에서 셋업(set up) 되는 것을 보장한다.
홀딩 위상 H 동안, 스위치들 S3 및 S5는 닫치고, 스위치들 S2 및 S7는 열린다. 커패시터들 C1 및 C2는 그때 직렬로 연결되고, 그래서 그들의 각각을 가로질러 전압들의 총합, 즉 조잡한 값 및 좋은 보정의 총합은 회로의 출력에 정확한 샘플링된 전류를 공급하기 위해 필요한 T1n의 최종적인 게이트 소스 전압을 형성한다.
도 7에서의 이중 샘플링 회로(double sampling circuit)는 샘플링되어야 할 전류가 변하는 속도에 아주 독립적이다.
도 8은 도 7에 도시된 회로의 향상된 버전을 나타낸다. 이 회로에서, 싱글 샘플링 케이스(single sampling case)에 대하여 도 7와 관련하여 전술한 바와 같이, 샘플링 시간(sampling time)은 밀러 효과와 연관된 커패시턴스(도 7에서의 C2) 를 분리시킴으로써 더 감소된다.
도 8의 회로는 2개의 사전 충전 트랜지스터들(pre-charge transistors) P1, P2를 포함한다. 이들 이외에, 이 회로는, 커패시터 C2가 스위치 S8(clk8 타이밍을 가짐)을 통해 고정된 전위에 연결되는 접합점을 가지는 2개의 직렬 커패시터들 C2a, C2b로 대체된다는 점에서 단지, 도 7의 회로와는 다르다.
스위치 S8은 2개의 샘플링 위상들 Sa, Sb 및 리셋 위상(reset phase) R1 동안 닫치고, 그리고 그때 홀딩 위상(holding phase) 동안 열린다.
도 8의 회로에서, 트랜지스터들 P1, P2에 의해서, 사전 충전 위상(pre-charge phase)은 이용된다.
첫 번째 사전 충전 트랜지스터(first pre-charge transistor) P1은 트랜지스터 게이트와 높은 파워 라인 VDD 사이에 연결되고, 두 번째 사전 충전 트랜지스터(second pre-charge transistor) P2는 트랜지스터 드레인과 높은 파워 라인 사이에 연결된다. 이들은 스위치들로서 동작하고, 라인들 clk9 및 clk10에 의해 제어된다.
사전 충전 위상(pre-charge phase)에서, P1은 켜지고 P2는 꺼지며 스위치들 S2, S6, S8은 닫친다. P1은 T1n의 게이트를 높은 전압 레일 VDD까지 키우고, T1n의 소스는 인버팅 증폭기 바이어스의 임계값으로 취해지며, 그래서 C1, C2a 및C2b는 그들을 가로질러 대략 VDD/2를 가진다.
P2는 어떠한 부가적인 전류도 T1n을 가로질러 흐르지 않게 하기 위해 VDD로부터 T1n을 격리시킨다. 이 위상은, 다음 첫 번째 샘플링 위상 Sa 동안 T1n을 통한 초기 전류는, 사전 충전 시간(pre-charge time) 동안 C1을 가로질러 저장된 전압에 의해 주어지고, 샘플링되어야 할 광 전류(photocurrent)와 높게 비교된다. 이러한 조건 하에서, 회로는 광 전류의 변화에 매우 빨리 반응하고, 그래서 빠른 샘플링 시간을 준다. 모든 다른 위상들(Sa, R1, Sb 및 H) 동안, 파워 라인 VDD로의 연결이 기술된 모든 다른 회로에서처럼 기능적으로 동일하게 하기 위해서, P1은 오프(off)되고 P2는 온(on)된다.
이 회로는 센서 애플리케이션들(sensor applications)에서 특별히 중요하다, 예를 들어, 광 세기(light intensity), 온도 또는 DNS 교배(DNA hybridization)의 정도에 관계되는 센싱 하는 작은 전류들이 제 시간에 변할 수 있을 때 특히 그러하다.
본 발명은 광 센서 시그널을 처리하기 위한 디스플레이 디바이스들에서 이용될 수 있다. 광 센싱은 주변 광 레벨에 의존하여 디스플레이를 자동적으로 제어하기 위해 이용될 수 있고, 이러한 제어 방법들은 알려져 있다.
도시된 회로들은 단지 몇몇 예시들이다. 회로들에 도시된 스위치들은 물론 트랜지스터들로 실행될 수 있고, 그리고 만약 전류 샘플링 회로가 디스플레이와 같은 또 다른 디바이스의 회로 기판(substrate)에 집적된다면, 동일한 기술 디바이스들은 회로 기판에서의 다른 회로 엘리먼트들을 위한 스위치들로서 이용될 것이다. 도시된 회로들의 실행은 그러므로 당업자(those skilled in the art)에게는 루틴 한 것일 것이다.
본 발명이 예시에 의해 그리고 선호되는 실시예에 의해 기술되었을지라도, 본 발명은 개시된 실시예에만 제한되지는 않는다. 그와 반대로, 본 발명은 (당업자에게 명백한) 다양한 변형 및 유사한 배열을 커버하도록 의도된다. 그러므로, 부가된 청구항의 범위는 모든 이러한 변형 및 유사한 배열들을 포함하기 위해 가장 넓은 해석이 허용되어야 한다.
도 1은 첫 번째 알려진 전류 샘플링 회로를 나타낸 도면이고,
도 2는 도 1의 회로에 대한 타이밍 다이어그램이고,
도 3은 두 번째 알려진 전류 샘플링 회로를 나타낸 도면이고,
도 4는 도 3의 회로에 대한 타이밍 다이어그램이고,
도 5는 증폭기의 동작 포인트가 성능에 영향을 끼치는 것을 설명하기 위한 그래프이고,
도 6a는 본 발명에 따른 전류 샘플링 회로의 첫 번째 예시도,
도 6b는 도 6a의 회로에 대한 타이밍 다이어그램이고,
도 7a는 본 발명에 따른 전류 샘플링 회로의 두 번째 예시도,
도 7b는 도 7a의 회로에 대한 타이밍 다이어그램이고,
도 8a는 본 발명에 따른 전류 샘플링 회로의 세번째 예시도,
도 8b는 도 8a의 회로에 대한 타이밍 다이어그램이다.

Claims (10)

  1. 전류 샘플링 트랜지스터; 샘플링되는 전류에 상응하는 게이트-소스 전압을 저장하기 위한, 상기 전류 샘플링 트랜지스터의 게이트와 소스 사이의 커패시터 배열; 상기 전류 샘플링 트랜지스터의 게이트와 소스 사이의 피드백 루프에서 제공되는 증폭기; 및 상기 커패시터 배열에서 샘플링되는 전류에 상응하는 게이트-소스 전압을 샘플링하도록 회로를 제어하는 스위치 배열을 포함하되, 상기 커패시터 배열은 첫 번째 샘플링 위상에서 게이트 소스 전압을 샘플링하기 위한 첫 번째 커패시터 회로와, 두 번째 커패시터 회로를 포함하고, 첫 번째 및 두 번째 커패시터 회로들은 두 번째 샘플링 위상에서 게이트 소스 전압을 함께 샘플링하기 위해 배열되고, 상기 스위치 배열은 상기 증폭기의 동작 포인트를 첫 번째 샘플링 위상에서 샘플링 된 게이트 소스 전압에 근거한 첫 번째 및 두 번째 샘플링 위상들 사이로 이동시키기 위해 동작하는 전류 샘플링 회로; 및
    샘플링될 전류인 전류 출력을 갖는 센서
    를 포함하는 센서 회로.
  2. 제 1항에 있어서,
    상기 스위치 배열은,
    상기 첫 번째 샘플링 위상에 대하여 상기 증폭기의 출력을 상기 전류 샘플링 트랜지스터의 게이트를 연결하기 위한 첫 번째 증폭기 출력 스위치; 및 상기 두 번 째 샘플링 위상에서 증폭기의 출력을 첫 번째 및 두 번째 커패시터 회로들 사이의 접합점에 연결하기 위한 두 번째 증폭기 출력 스위치를 포함하고, 상기 스위치 배열은 상기 증폭기 입력 및 출력이 함께 연결되는 첫 번째 및 두 번째 샘플링 위상들 사이의 리셋 위상을 공급하기 위해 동작하는 센서 회로.
  3. 제 1항에 있어서,
    상기 스위치 배열은,
    상기 전류 샘플링 트랜지스터를 전류의 소스에 연결하기 위한 샘플링 스위치와, 상기 전류 샘플링 트랜지스터를 회로의 출력에 연결하기 위한 출력 스위치를 포함하는 센서 회로.
  4. 제 1항에 있어서,
    상기 첫 번째 및 두 번째 커패시터 회로 중 하나는 첫 번째 및 두 번째 커패시터를 직렬로 포함하고, 상기 스위칭 배열은 상기 첫 번째 및 두 번째 커패시터들 사이의 접합점을 참조 전위(reference potential)에 연결하기 위한 스위치를 포함하는 센서 회로.
  5. 전류 샘플링 트랜지스터; 샘플링도는 전류에 상응하는 게이트-소스 전압을 저장하기 위해, 상기 전류 샘플링 트랜지스터의 게이트와 소스 사이의 커패시터 배열; 상기 전류 샘플링 트랜지스터의 게이트와 소스 사이의 피드백 루프에서 제공되 는 증폭기; 및 회로가 상기 커패시터 배열에서 샘플링된 전류에 상응하는 게이트-소스 전압을 샘플링하도록 제어하는 스위치 배열을 포함하되, 상기 커패시터 배열은 첫 번째 및 두 번째 커패시터를 직렬로 포함하고, 상기 스위칭 배열은 상기 첫 번째 및 두 번째 커패시터들 사이의 접합점을 참조 전위(reference potential)에 연결하기 위한 스위치를 포함하는 전류 샘플링 회로; 및
    샘플링되어야 할 전류인 전류 출력을 갖는 센서
    를 포함하는 센서 회로.
  6. 센싱 기능을 수행하기 위해 센서를 이용하고, 그것에 의해 전류 출력을 발생시키는 단계;
    첫 번째 샘플링 위상에서, 증폭기를 이용하여 전류 샘플링 트랜지스터의 소스 전압을 증폭하고 증폭된 전압을 게이트에 공급하고, 첫 번째 커패시터 회로에서 샘플링된 전류에 상응하는 게이트 소스 전압을 샘플링하고, 그리고 증폭기의 동작 포인트를 이동시키기 위해 샘플링된 게이트 소스 전압을 이용하는 단계; 및
    두 번째 샘플링 위상에서, 증폭기를 이용하여 전류 샘플링 트랜지스터의 소스 전압을 증폭하고 증폭된 전압을 게이트에 공급하고, 그리고 상기 첫 번째 커패시터 회로 및 두 번째 커패시터 회로를 포함하는 커패시터 배열에서 샘플링된 전류에 상응하는 게이트 소스 전압을 샘플링하는 단계
    를 포함하는 시그널 센싱 방법.
  7. 제 6항에 있어서,
    상기 첫 번째 샘플링 위상에서, 상기 첫 번째 커패시터 회로를 상기 전류 샘플링 트랜지스터의 소스와 게이트 사이로 연결하고, 상기 증폭기의 출력을 상기 전류 샘플링 트랜지스터의 게이트에 연결하는 단계; 및
    상기 두 번째 샘플링 위상에서, 상기 첫 번째 및 두 번째 커패시터 회로들을 상기 전류 샘플링 트랜지스터의 소스와 게이트 사이에 연결하고, 상기 증폭기의 출력을 상기 첫 번째 및 두 번째 커패시터 회로들 사이의 접합점에 연결하는 단계
    를 포함하는 시그널 센싱 방법.
  8. 제 6항에 있어서,
    상기 증폭기 입력 및 출력이 함께 연결되는 상기 첫 번째 및 두 번째 샘플링 위상들 사이에 리셋 위상을 제공하는 단계를 포함하는 시그널 센싱 방법.
  9. 제 6항에 있어서,
    상기 전류 샘플링 트랜지스터를 샘플링 위상 동안에는 전류의 소스에 연결하고 홀드 위상 동안에는 회로의 출력에 연결하는 단계를 포함하는 시그널 센싱 방법.
  10. 센싱 기능을 수행하기 위해 센서를 이용하고, 그것에 의해 전류 출력을 발생시키는 단계;
    샘플링 위상에서, 증폭기를 이용하여 전류 샘플링 트랜지스터의 소스 전압을 증폭하고 증폭된 전압을 게이트에 공급하고, 그리고, 첫 번째 및 두 번째 커패시터를 직렬로 포함하는 커패시터 회로에서 샘플링된 전류에 상응하는 게이트 소스 전압을 샘플링하되, 상기 샘플링 위상 동안 상기 첫 번째 및 두 번째 커패시터들 사이의 접합점은 참조 전위에 연결되는 단계; 및
    홀드 위상에서, 출력으로서 샘플링된 전류를 제공하고, 그리고, 상기 첫 번째 및 두 번째 커패시터들 사이의 접합점을 상기 참조 전위로부터 격리시키는 단계
    를 포함하는 시그널 센싱 방법.
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