KR20090069362A - 반도체 소자의 층간 절연막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 하부층 위에 금속 배선을 형성한 후에 패터닝하는 단계와, 패터닝한 금속 배선 사이에 케미컬을 반응 가스보다 적게 투입하는 공정 조건을 통해 층간 절연막 하부영역을 형성하는 단계와, 층간 절연막 하부영역 상에 케미컬을 반응 가스와 동일하게 또는 더 많게 투입하는 공정 조건을 통해 층간 절연막 상부영역을 형성하는 단계를 포함하며, 금속 배선 사이를 매립하는 층간 절연막의 형성 중에 케미컬과 반응 가스의 비율을 가변적으로 조절해 불순물을 제어하여 고순도의 필름을 형성함으로써 소자의 수율과 신뢰성이 향상되는 이점이 있다.
층간 절연막, 컴프레시브 스트레스, 텐실 스트레스
Description
본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 소자에 형성된 금속 배선 사이를 매립하는 층간 절연막을 형성하는 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 소자의 크기는 작아지고, 금속배선의 피치(pitch)는 감소하게 되었다. 이러한 금속배선 피치의 감소에 따라 배선저항이 증가하고 인접 배선사이에 형성되는 정전용량이 증가되어, 원하는 소자 동작 속도를 얻을 수 없는 문제가 발생하게 되었다. 이를 해결할 수 있는 방법으로서 2층 이상의 다층 배선의 적용이 필요하게 되었는데, 이와 같은 다층 배선은 배선층과 절연층(층간 절연막)을 반도체 웨이퍼 위에 번갈아 겹쳐 쌓는 구조를 가진다. 이러한 다층 배선은 교차 배선을 가능하게 하여 회로설계의 자유도, 집적도 그리고 배선 길이를 단축하여 배선이 수반하는 속도의 지연 시간을 짧게 하여 소자 동작 속도를 향상시키는 장점을 가진다.
이와 같은 다층 배선 구조는 앞서 설명한 바와 같이 배선층과 절연층을 번갈 아 쌓아 올리는 것으로 층간 절연막 등의 절연막은 우수한 스텝 커버리지(step coverage), 저유전율, 일정 영역의 스트레스(stress)(-70 ∼ -170 Mpa), 평탄화 공정의 마진(margin)을 확보하기 위한 일정 두께 등의 여러 조건을 만족하여야 한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 공정도이다.
도 1a를 참조하면, 반도체 기판 또는 산화막 등의 하부층(11) 위에 금속 배선(12, 13, 14)을 형성한다. 금속 배선(12, 13, 14)은 알루미늄(Al)으로 형성된 금속층(13)과 티타늄막(Ti)/티타늄질화막(TiN)으로 형성된 하부 장벽금속층(12) 및 상부 장벽금속층(14)으로 구성한다. 이후, 금속층(13) 및 장벽금속층(12, 14)을 감광막 패턴을 이용하여 식각하여 금속 배선(12, 13, 14)을 패터닝한다.
도 1b를 참조하면, 패터닝에 의해 노출된 하부층(11)과 금속 배선(12, 13, 14) 상에 예로서 질화막을 증착하여 버퍼막(15)을 형성한다.
도 1c를 참조하면, 증착과 식각을 인시츄(in-situ)로 진행하는 고밀도 플라즈마 화학기상증착(High Density Plasma - CVD) 공정을 진행하여 층간 절연막(16)을 형성한다. 층간 절연막(16)은 증착 챔버 내에 케미컬(chemical)로는 TEOS(tetra-ethyl-orthosilicate)를 투입하고 반응 가스로는 산소(O2) 가스를 투입하여 케미컬과 반응 가스의 반응을 이용한 산화물(SiO2)이 사용된다.
도 2d를 참조하면, 층간 절연막(16)을 화학기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 평탄화시킨다.
앞서 설명한 바와 같이 층간 절연막은 케미컬로서 TEOS와 반응 가스로서 산소의 반응을 이용한 산화물이 주로 사용되는데, TEOS가 해리될 때 발생되는 C-H와 O의 화합물에 의해 생성 초기에 층간 절연막의 순도를 저하시키는 불량이 발생된다. 층간 절연막은 보통 금속 배선보다 3배 이상의 높이로 형성하여야 후속의 평탄화 공정에서 토폴로지 이슈(topology issue)가 발생하지 않는데, 층간 절연막의 증착 초기에는 작은 시드(seed) 결정으로 존재하다가 증착 두께가 증가할수록 크기가 커지면서 불량을 야기하는 것이다. 이러한 불량은 후속 평탄화 공정 진행 시에 층간 절연막을 손상시키고, 이 손상된 부위에 비아(via)를 형성하기 위해 도포되는 물질이 잔존하게 되어 품질 불량을 초래하는 문제점이 있다.
본 발명은 이와 같은 종래 기술의 문제점을 해결하기 위해 제안한 것으로서, 금속 배선 사이를 매립하는 층간 절연막의 형성 중에 케미컬과 반응 가스의 비율을 가변적으로 조절함으로써 고순도의 층간 절연막을 형성한다.
본 발명에 따른 반도체 소자의 층간 절연막 형성 방법은, 하부층 위에 금속 배선을 형성한 후에 패터닝하는 단계와, 상기 패터닝한 금속 배선 사이에 케미컬을 반응 가스보다 적게 투입하는 공정 조건을 통해 층간 절연막 하부영역을 형성하는 단계와, 상기 층간 절연막 하부영역 상에 상기 케미컬을 상기 반응 가스와 동일하 게 또는 더 많게 투입하는 공정 조건을 통해 층간 절연막 상부영역을 형성하는 단계를 포함한다.
본 발명에 의하면, 금속 배선 사이를 매립하는 층간 절연막의 형성 중에 케미컬과 반응 가스의 비율을 가변적으로 조절해 불순물을 제어하여 고순도의 필름을 형성함으로써 소자의 수율과 신뢰성이 향상되는 효과가 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
앞서 설명한 바와 같이 층간 절연막의 불량은 케미컬이 해리될 때 발생하는 불순물 화합물에 의해 발생하므로 증착 시에 적은 양의 케미컬을 사용하면 불순물 화합물의 양을 감소시켜 이로 인한 불량을 감소시킬 수 있다. 그런데 케미컬이 감소되면 층간 절연막의 특성 중의 하나인 스트레스가 컴프레시브(compressive)하게 변하게 되어 층간 절연막의 역할을 수행하지 못한다.
아래의 표 1은 층간 절연막을 10000Å의 두께로 형성할 때에 소자 불량이 발생되는 수가 "0"인 공정 조건에서 두께가 증가할수록 불량수가 증가하는 패턴을 보인 것이고, 표 2는 층간 절연막을 동일한 두께로 증착하는 조건에서 TEOS와 산소의 비율을 변경하였을 때 불량수의 변화 패턴을 보인 것이며, 표 3은 TEOS와 산소의 비율 변경에 따른 층간 절연막의 스트레스 변화 패턴을 보인 것이다.
| 두께(Å) | 불량수(개) |
| 10000 | 0 |
| 12000 | 5 |
| 14000 | 3 |
| 16000 | 10 |
| 18000 | 253 |
| 20000 | 318 |
| 두께(Å) | TEOS 량(sccm) | 산소 가스 량(sccm) | 불량수(개) |
| 18000 | 900 | 1000 | 8 |
| 950 | 7 | ||
| 1000 | 132 | ||
| 1050 | 308 |
| TEOS 량(sccm) | 산소 가스 량(sccm) | 스트레스(Mpa) |
| 900 | 1000 | -225 |
| 950 | -180 | |
| 1000 | -125 | |
| 1050 | -70 |
위 표 2 및 표 3에서 알 수 있는 바와 같이 TEOS 량을 줄이면 불량수는 감소하나 스트레스가 증가된다.
이에, 본 발명에서는 층간 절연막의 증착 초기에는 TEOS 량을 줄여 불량수를 줄이면서 증착 초기의 컴프레시브 스트레스 특성은 증착 후기에 TEOS 량을 증가시켜 텐실 스트레스(tensile stress) 특성으로 보상한다.
도 2는 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 흐름도이다.
도 2를 참조하면 본 발명에 의한 층간 절연막 형성 방법은, 반도체 기판 또는 산화막 등의 하부층 위에 금속 배선을 형성한 후에 패터닝하는 단계(S101)와, 금속 배선 및 노출된 하부층 위에 버퍼막을 형성하는 단계(S102)와, 버퍼막 상의 패터닝한 금속 배선 사이에 절연물질 케미컬을 반응 가스보다 적게 투입하는 공정 조건을 통해 층간 절연막을 1차로 증착하여 층간 절연막 하부영역을 형성하는 단계(S103)와, 층간 절연막 하부영역 상에 절연물질 케미컬을 반응 가스와 동일하게 또는 더 많게 투입하는 공정 조건을 통해 층간 절연막을 2차로 증착하여 층간 절연막 상부영역을 형성하는 단계(S104)와, 층간 절연막 하부영역과 층간 절연막 상부영역으로 이루어지는 층간 절연막을 평탄화하는 단계(S105)를 포함한다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 공정도이다.
도 3a를 참조하면, 반도체 기판 또는 산화막 등의 하부층(201) 위에 금속 배선(202, 203, 204)을 형성한다. 금속 배선(202, 203, 204)은 알루미늄(Al)으로 형성된 금속층(203)과 티타늄막(Ti)/티타늄질화막(TiN)으로 형성된 하부 장벽금속층(202) 및 상부 장벽금속층(204)으로 구성한다. 이후, 금속층(203) 및 장벽금속층(202, 204)을 감광막 패턴을 이용하여 식각하여 금속 배선(202, 203, 204)을 패터닝한다.
도 3b를 참조하면, 패터닝에 의해 노출된 하부층(201)과 금속 배선(202, 203, 204) 상에 예로서 질화막을 증착하여 버퍼막(205)을 형성한다. 버퍼막(205)은 후속의 열공정으로부터 금속 배선(202, 203, 204)을 보호하기 위한 것으로서, 설계에 따라서는 생략될 수도 있다.
도 3c를 참조하면, 증착과 식각을 인시츄로 진행하는 HDP-CVD 챔버 내에 버퍼막(205)까지 형성된 구조물을 인입하며, 챔버 내에 케미컬로는 TEOS를 투입하고 반응 가스로는 산소 가스를 투입하여 케미컬과 반응 가스의 반응을 이용한 산화물(SiO2)을 1차로 증착하여 층간 절연막 하부영역(206)을 형성한다. 여기서 산소 가스 량에 대한 TEOS 량의 비율을 0.85∼0.95의 범위로 투입하며, 후속의 층간 절연막 2차 증착을 포함하는 전체 증착(형성) 목표 두께를 기준으로 하여 20∼30% 범위 내의 두께로 증착한다. 바람직하기로 산소 가스 량에 대한 TEOS 량의 비율은 0.9이며, 층간 절연막 하부영역(206)은 전체 증착 목표 두께를 기준으로 하여 약 25% 내외의 두께이다.
도 3d를 참조하면, 층간 절연막 하부영역(206)이 형성된 상태에서 다시 HDP-CVD 챔버 내에 케미컬로서 TEOS와 반응 가스로서 산소 가스를 투입하되, 산소 가스 량에 대한 TEOS 량의 비율을 1.0∼1.5의 범위로 투입하여 케미컬과 반응 가스의 반응을 이용한 산화물(SiO2)을 2차로 전체 증착 목표 두께까지 증착하여 층간 절연막 상부영역(207)을 형성한다. 이로써, 목표하는 두께의 층간 절연막(206, 207)의 증착 공정이 완료된다. 여기서 산소 가스 량에 대한 TEOS 량의 비율의 보다 정확한 값은 아래의 수학식 1을 통해 결정한다.
여기서, R1은 층간 절연막 하부영역(206)을 형성할 때 산소 가스 량에 대한 TEOS 량의 비율이며, R2는 층간 절연막 상부영역(207)을 형성할 때 산소 가스 량에 대한 TEOS 량의 비율이며,T1은 층간 절연막 하부영역(206)의 두께이며, T2는 층간 절연막 상부영역(207)의 두께이며, Tt는 전체 증착 목표 두께(T1+T2)이다.
끝으로 도 3e를 참조하면, 층간 절연막(206, 207)을 화학기계적 연마(CMP) 공정으로 평탄화한다.
이와 같이 본 발명에 의하면 금속 배선 사이를 매립하는 층간 절연막의 형성 중에 케미컬과 반응 가스의 비율을 가변적으로 조절하여 불순물을 제어함으로써 본 발명에 의한 층간 절연막의 증착 초기에 나타나는 컴프레시브 스트레스를 증착 후기에 텐실 스트레스로 보상하여 층간 절연막에 요구되는 스트레스 영역을 충족시킬 수 있다.
한편, 앞서 설명한 실시예에서는 바람직한 실시예에 따라 절연막을 총 2차에 걸쳐 증착하는 경우를 예로서 설명하였으나, 그 이상의 횟수로 세분하여 실시할 수도 있다.
지금까지 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 층간 절연막 형성 공정을 설명하기 위한 공정도,
도 2는 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 흐름도,
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 공정도.
<도면의 주요 부분에 대한 부호의 설명>
202 : 하부 장벽금속층 203 : 금속층
204 : 상부 장벽금속층 206 : 층간 절연막 하부영역
207 : 층간 절연막 상부영역
Claims (5)
- 하부층 위에 금속 배선을 형성한 후에 패터닝하는 단계와,상기 패터닝한 금속 배선 사이에 케미컬을 반응 가스보다 적게 투입하는 공정 조건을 통해 층간 절연막 하부영역을 형성하는 단계와,상기 층간 절연막 하부영역 상에 상기 케미컬을 상기 반응 가스와 동일하게 또는 더 많게 투입하는 공정 조건을 통해 층간 절연막 상부영역을 형성하는 단계를 포함하는 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서,상기 하부영역을 형성하는 단계 또는 상기 상부영역을 형성하는 단계는, 증착 챔버 내에 상기 케미컬로는 TEOS(tetra-ethyl-orthosilicate)를 투입하고 상기 반응 가스로는 산소(O2) 가스를 투입하는반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서,상기 하부영역을 형성하는 단계는, 증착 챔버 내에 투입하는 상기 반응 가스 량에 대한 상기 케미컬 량의 비율을 0.85∼0.95의 범위로 투입하는반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서,상기 하부영역을 형성하는 단계는, 상기 층간 절연막 상부영역을 포함하는 전체 형성 목표 두께를 기준으로 하여 20∼30% 범위 내의 두께로 형성하는반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서,상기 상부영역을 형성하는 단계는, 증착 챔버 내에 투입하는 상기 반응 가스 량에 대한 상기 케미컬 량의 비율을 1.0∼1.5의 범위로 투입하는반도체 소자의 층간 절연막 형성 방법.
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09223737A (ja) * | 1996-02-16 | 1997-08-26 | Nec Corp | 半導体装置の製造方法 |
| KR0144228B1 (ko) * | 1995-03-04 | 1998-08-17 | 김주용 | 다층 금속배선의 층간 절연막 형성 방법 |
| JP2001077104A (ja) * | 1999-09-07 | 2001-03-23 | Miyazaki Oki Electric Co Ltd | 半導体装置の層間絶縁膜の形成方法 |
| KR20050029733A (ko) * | 2003-09-22 | 2005-03-28 | 주식회사 하이닉스반도체 | 반도체 소자의 비트라인 갭-필 방법 |
| KR20060073118A (ko) * | 2004-12-24 | 2006-06-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 층간절연막 형성 방법 |
-
2007
- 2007-12-26 KR KR1020070137002A patent/KR20090069362A/ko not_active Application Discontinuation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0144228B1 (ko) * | 1995-03-04 | 1998-08-17 | 김주용 | 다층 금속배선의 층간 절연막 형성 방법 |
| JPH09223737A (ja) * | 1996-02-16 | 1997-08-26 | Nec Corp | 半導体装置の製造方法 |
| JP2001077104A (ja) * | 1999-09-07 | 2001-03-23 | Miyazaki Oki Electric Co Ltd | 半導体装置の層間絶縁膜の形成方法 |
| KR20050029733A (ko) * | 2003-09-22 | 2005-03-28 | 주식회사 하이닉스반도체 | 반도체 소자의 비트라인 갭-필 방법 |
| KR20060073118A (ko) * | 2004-12-24 | 2006-06-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 층간절연막 형성 방법 |
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