KR20090066129A - 반도체 소자의 금속 배선 제조 방법 - Google Patents

반도체 소자의 금속 배선 제조 방법 Download PDF

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Abstract

본 발명은 이중 다마신 공정을 이용하여 금속 배선을 제조한다는 것으로, 이를 위하여 본 발명은, 콘택홀을 형성한 후 이를 매립하는 희생막을 형성하고, 이후에 트렌치를 형성하는 이중 다마신 공정을 이용하여 금속 배선을 제조하는 종래 방법과는 달리, 하부 금속 배선과 제 1 층간 절연막이 형성된 반도체 기판 상에 캡핑막, 제 2 층간 절연막, 식각 정지막, 제 3 층간 절연막 및 희생막을 순차 형성한 후에, 희생막과 제 3 층간 절연막을 식각 정지막이 드러나도록 패터닝하여 트렌치를 형성하고, 콘택 영역을 정의하는 포토레지스트 패턴에 따라 식각 정지막을 패터닝하며, 그 상부를 블랭킷 건식 식각하여 트렌치 및 콘택 영역을 형성하며, 콘택 영역의 캡핑막을 하부 금속 배선이 드러나도록 식각한 후에 금속 물질을 매립하고, 그 상부를 평탄화하여 상부 금속 배선을 형성함으로써, 희생막의 형성 후에 이중 다마신 공정과 블랭킷 건식 식각 공정을 통해 다층 금속 배선을 효과적으로 형성할 수 있는 것이다.
이중 다마신 공정(Dual Damascene Process), 금속 배선

Description

반도체 소자의 금속 배선 제조 방법{METAL LINE FABRICATION METHOD OF A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 금속 배선 제조 방법에 관한 것으로, 더욱 상세하게는 이중 다마신 공정(Dual Damascene Process)을 이용하여 금속 배선을 제조하는데 적합한 반도체 소자의 금속 배선 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 다마신(Damascene) 공정을 이용하여 금속 배선을 제조하는 과정은, 제 1 층간 절연막의 일부분을 식각, 제거하여 콘택홀을 형성한 후, 형성된 콘택홀 내에 전도성 물질을 매립시켜 플러그를 형성하고, 상부에 제 2 층간 절연막을 형성하며, 제 2 층간 절연막을 식각하여 플러그를 노출시킨 후에 이러한 영역에 플러그와 콘택되는 금속 배선을 형성하게 된다.
이러한 금속 배선 형성 방법에서 자기 정렬 콘택(self aligned contact) 방식을 이용하여 하부 소자를 금속 배선층에 접촉하는 콘택홀을 형성하고, 콘택홀 및 금속 배선용 트렌치를 동시에 매립하여 플러그 및 금속 배선층을 형성하는 방법을 이중 다마신 공정(Dual Damascene Process)이라고 한다.
그리고, 이중 다마신 공정은 반도체 소자의 제조 공정이 단축되어 비용을 감 소시킬 수 있으며, 플러그 및 금속 배선 트렌치의 노출 시 발생되는 패턴의 오정렬로 인한 오류를 감소시킬 수 있는 효과가 있다.
이에 따라, 집적도가 증가하는 반도체 소자를 제조함에 있어서 소자와 소자간의 공정 마진이 극도로 줄어듬에 따라 전도층 간의 단락이 발생하여 전기적 특성이 악화되는 문제점을 방지하기 위해 다마신 공정을 이용한 금속 배선 형성 방법이 많이 사용되고 있는 실정이다.
도 1a 내지 도 1g는 종래 방법에 따라 이중 다마신 공정을 이용하여 금속 배선을 제조하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 종래 방법에 따른 금속 배선 제조 방법을 설명한다.
도 1a를 참조하면, 금속 배선 구조와 같은 하부 소자를 포함하는 반도체 기판(100) 상부에 제 1 금속 배선(102)과 제 1 층간 절연막(104)을 형성한 후에, 그 상부에 제 1 실리콘 질화막(106), 제 2 층간 절연막(108), 제 2 실리콘 질화막(110) 및 제 3 층간 절연막(112)을 순차적으로 형성한다. 여기에서, 제 1 실리콘 질화막(106)은 이후에 형성될 콘택 플러그와 제 1 금속 배선(102) 계면의 구리(Cu) 확산 현상을 억제하기 위한 캡핑막(capping layer)을 의미한다.
그리고, 제 3 층간 절연막(112)의 상부에 콘택 영역을 정의하는 포토레지스트 패턴을 형성한 후, 이러한 포토레지스트 패턴에 따라 제 3 층간 절연막(112), 제 2 실리콘 질화막(110) 및 제 2 층간 절연막(108)을 식각한 후에, 포토레지스트 패턴을 애싱 공정(ashing process)을 통해 제거하여 도 1b에 도시한 바와 같이 콘택 영역(114)을 형성한다.
다음에, 콘택홀(114)이 매립되도록 노볼락(novolac)을 증착한 후에, 그 상부를 제 3 층간 절연막(112)이 드러나도록 평탄화하여 도 1c에 도시한 바와 같이 콘택 영역(114)에 희생막(116)을 형성한다.
이어서, 제 3 층간 절연막(112)과 희생막(116)의 상부에 트렌치 영역을 정의하는 포토레지스트 패턴(118)을 형성한 후에, 이러한 포토레지스트 패턴(118)에 따라 제 3 층간 절연막(112)을 식각하여 도 1d에 도시한 바와 같이 제 2 실리콘 질화막(110)이 드러나는 트렌치(120)를 형성한다. 이 때, 희생막(116)은 식각되지 않고 트렌치 영역에서 돌출되게 된다.
그리고, 트렌치(120)를 형성하기 위해 형성된 포토레지스트 패턴(118)과 희생막(116)을 제거하여 도 1e에 도시한 바와 같이 콘택홀(114a)과 트렌치(120)를 형성한다.
또한, 도 1f에 도시한 바와 같이 콘택홀(114a) 하부의 제 1 실리콘 질화막(106)을 식각한 후에, 콘택홀(114a)과 트렌치(120)에 금속 물질을 증착한 후, 그 상부를 평탄화하여 도 1g에 도시한 바와 같이 제 1 금속 배선(102)과 연결되는 제 2 금속 배선(122)을 형성한다. 여기에서, 제 2 금속 배선(122)은 콘택 플러그와 금속 배선을 포함한다.
하지만, 종래에 이중 다마신 공정을 이용하여 금속 배선을 제조하는 경우 트렌치(120)의 형성 이전에 캡핑막인 제 1 실리콘 질화막(106)이 손상을 입어 그 하부의 제 1 금속 배선(102) 표면의 산화가 촉진되어 치명적인 부식 현상(corrosion) 및 보이드(void)가 발생하여 소자 동작 시 커런트 패스(current pass)로 인한 EM/SM(ElectroMigration/StressMigration) 특성이 저하되어 초기 오류(initial failure)가 발생하는 문제점이 있었다.
즉, 콘택 영역(114)을 형성한 후에 희생막(116) 형성 시 낮은 유전 상수를 갖는 제 2 층간 절연막(108)에서 디 개싱(de-gassing)으로 인한 가스 응축(gas condensation)에 따라 노볼락 매립에 불량이 발생하게 되고, 이는 트렌치(120) 형성 시 캡핑막인 제 1 실리콘 질화막(106)이 제거되는 요인으로 작용하여 제 1 금속 배선(102)이 노출됨으로써, 산화가 촉진되는 문제점이 있었고, 트렌치(120) 형성 이후에 희생막(116)이 전부 제거되지 않고 잔류하게 될 경우 제 1 금속 배선(102)과 제 2 금속 배선(122)이 연결되지 않는 문제점이 있었다.
이에 따라, 본 발명은 층간 절연막 상부에 희생막을 형성한 후에 트렌치 영역과 비아 영역을 순차 형성하고, 그 상부를 블랭킷 식각을 통해 희생막을 제거하여 하부 금속 배선과 연결되는 상부 금속 배선을 제조함으로써, 치명적인 부식 현상 및 보이드 발생을 미연에 방지할 수 있는 반도체 소자의 금속 배선 제조 방법을 제공하고자 한다.
본 발명은, 이중 다마신 공정을 이용하여 반도체 소자의 금속 배선을 제조하는 방법으로서, 하부 금속 배선과 제 1 층간 절연막을 포함하는 반도체 기판 상부에 캡핑막, 제 2 층간 절연막, 식각 정지막, 제 3 층간 절연막, 희생막을 순차 형성하는 단계; 상기 희생막과 상기 제 3 층간 절연막을 패터닝하여 트렌치를 형성하는 단계; 상기 트렌치 형성 후 상기 식각 정지막을 패터닝하여 콘택 영역을 정의하는 단계; 상기 콘택 영역이 정의된 상기 반도체 기판의 상부면을 블랭킷 건식 식각하는 단계; 상기 블랭킷 건식 식각에 따라 드러나는 상기 캡핑막을 식각하여 콘택홀을 형성하는 단계 및 상기 트렌치와 상기 콘택홀을 금속 물질로 매립한 후 평탄화하여 상부 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 제조 방법을 제공한다.
본 발명은, 콘택홀을 형성한 후 이를 매립하는 희생막을 형성하고, 이후에 트렌치를 형성하는 이중 다마신 공정을 이용하여 금속 배선을 제조하는 종래 방법과는 달리, 하부 금속 배선과 제 1 층간 절연막이 형성된 반도체 기판 상에 캡핑막, 제 2 층간 절연막, 식각 정지막, 제 3 층간 절연막 및 희생막을 순차 형성한 후에, 희생막과 제 3 층간 절연막을 식각 정지막이 드러나도록 패터닝하여 트렌치를 형성하고, 콘택 영역을 정의하는 포토레지스트 패턴에 따라 식각 정지막을 패터닝하며, 그 상부를 블랭킷 건식 식각하여 트렌치 및 콘택 영역을 형성하며, 콘택 영역의 캡핑막을 하부 금속 배선이 드러나도록 식각한 후에 금속 물질을 매립하고, 그 상부를 평탄화하여 상부 금속 배선을 형성함으로써, 희생막의 형성 후에 이중 다마신 공정과 블랭킷 건식 식각 공정을 통해 치명적인 부식 현상 및 보이드 발생을 미연에 방지하여 다층 금속 배선을 효과적으로 형성할 수 있다.
본 발명의 기술요지는, 하부 금속 배선과 제 1 층간 절연막이 형성된 반도체 기판 상에 캡핑막, 제 2 층간 절연막, 식각 정지막, 제 3 층간 절연막 및 희생막을 순차 형성하고, 트렌치를 형성한 후에 콘택 영역을 정의하는 포토레지스트 패턴에 따라 식각 정지막을 패터닝하며, 그 상부를 블랭킷 건식 식각하여 트렌치 및 콘택 영역을 형성하며, 콘택 영역의 캡핑막을 하부 금속 배선이 드러나도록 식각한 후에 금속 물질을 매립하고, 그 상부를 평탄화하여 상부 금속 배선을 형성한다는 것이며, 이러한 기술적 수단을 통해 종래 기술에서의 문제점을 해결할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
도 2a 내지 도 2f는 본 발명의 일 실시 예에 따라 이중 다마신 공정을 이용하여 금속 배선을 제조하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 본 발명의 일 실시 예에 따른 금속 배선 제조 방법에 대해 설명한다.
먼저, 금속 배선 구조와 같은 하부 소자를 포함하는 반도체 기판(200) 상부에 금속 물질(예를 들면, 구리(Cu) 등)을 증착한 후, 포토리소그래피 공정(예를 들면, 포토레지스트 도포, 노광, 현상 등)을 통해 금속 물질을 패터닝하여 하부 금속 배선(102)을 형성한 후에, 그 상부에 화학적 기상 증착(CVD : Chemical Vapor Deposition) 공정을 통해 TEOS(Tetra Ethyl Ortho Silicate), USG(Undoped Silcate Glass), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass) 등의 절연 물질을 증착한 후, 그 상부를 화학적 기계적 평탄화 공정(CMP : Chemical Mechanical Polishing) 등으로 평탄화하여 제 1 층간 절연막(IMD : Inter-Metal Dielectric layer, 204)을 형성한다.
그리고, 도 2a에 도시한 바와 같이 하부 금속 배선(202)과 제 1 층간 절연막(204)의 상부에 캡핑막(206), 제 2 층간 절연막(108), 식각 정지막(210), 제 3 층간 절연막(212) 및 희생막(214)을 순차 증착한다. 여기에서, 캡핑막(206), 식각 정지막(210) 및 희생막(214)은 예를 들면, SiN 등의 실리콘 질화막으로 형성할 수 있으며, 제 2 층간 절연막(108) 및 제 3 층간 절연막(212)은 예를 들면, TEOS, USG, BPSG, PSG 등의 절연물질로 형성할 수 있다.
다음에, 희생막(214)의 상부에 소정의 포토레지스트를 도포한 후에 포토리소그래피 공정(예를 들면, 노광, 현상 등)을 통해 패터닝하여 트렌치 영역을 정의하는 포토레지스트 패턴을 형성한 후, 이러한 포토레지스트 패턴에 따라 희생막(214) 및 제 3 층간 절연막(212)을 식각 정지막(210)이 드러나도록 건식 식각하여 도 2b에 도시한 바와 같이 트렌치(216)를 형성한다.
이어서, 트렌치(216)가 형성된 반도체 기판(200) 상부에 소정의 포토레지스트를 도포한 후에, 포토리소그래피 공정(예를 들면, 노광, 현상 등)을 통해 패터닝하여 콘택 영역(220)을 정의하는 포토레지스트 패턴(218)을 형성하고, 이러한 포토 레지스트 패턴(218)에 따라 식각 정지막(210)을 건식 식각하여 도 2c에 도시한 바와 같이 제 2 층간 절연막(208)을 노출시킨다. 이 후에, N2, O2 등을 이용한 애싱 공정을 통해 포토레지스트 패턴(218)을 제거한다.
그리고, 콘택 영역(220)이 정의된 반도체 기판(200) 상부면에 대해 블랭킷(blanket) 건식 식각을 수행하여 도 2d에 도시한 바와 같이 희생막(214)을 제거함과 동시에 트렌치(216) 영역의 제 2 층간 절연막(208)이 드러나도록 식각 정지막(210)을 식각하며, 이러한 건식 식각에 따라 희생막(214)과 식각 정지막(210)과 제 2 층간 절연막(208)의 식각 선택비에 따라 콘택 영역(220)의 제 2 층간 절연막(208)이 동시에 식각된다.
다음에, 콘택 영역(220)의 하부에 노출된 캡핑막(206)을 하부 금속 배선(202)이 드러나도록 건식 식각하여 도 2e에 도시한 바와 같이 콘택홀(220a)을 형성한다.
이어서, 반도체 기판(200)의 상부에 형성된 콘택홀(220a)과 트렌치(216)를 매립하도록 물리적 기상 증착(PVD : Physical Vapor Deposition) 공정을 통해 금속 물질(예를 들면, 구리(Cu) 등)을 증착한 후, 그 상부를 제 3 층간 절연막(212)이 드러나도록 화학적 기계적 연마 공정(CMP) 등을 이용하여 평탄화함으로써, 도 2f에 도시한 바와 같은 상부 금속 배선(222)을 형성한다. 여기에서, 상부 금속 배선(222)은 콘택 플러그와 금속 배선이 포함되는 구조를 의미한다.
따라서, 하부 금속 배선과 제 1 층간 절연막이 형성된 반도체 기판 상에 캡 핑막, 제 2 층간 절연막, 식각 정지막, 제 3 층간 절연막 및 희생막을 순차 형성한 후에, 희생막과 제 3 층간 절연막을 식각 정지막이 드러나도록 패터닝하여 트렌치를 형성하고, 콘택 영역을 정의하는 포토레지스트 패턴에 따라 식각 정지막을 패터닝하며, 그 상부를 블랭킷 건식 식각하여 트렌치 및 콘택 영역을 형성하며, 콘택 영역의 캡핑막을 하부 금속 배선이 드러나도록 식각한 후에 금속 물질을 매립하고, 그 상부를 평탄화하여 상부 금속 배선을 형성함으로써, 이중 다마신 공정을 이용하여 반도체 소자의 금속 배선을 효과적으로 형성할 수 있다.
이상의 설명에서는 본 발명의 바람직한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.
도 1a 내지 도 1g는 종래 방법에 따라 이중 다마신 공정을 이용하여 금속 배선을 제조하는 과정을 나타내는 공정 순서도,
도 2a 내지 도 2f는 본 발명의 일 실시 예에 따라 이중 다마신 공정을 이용하여 금속 배선을 제조하는 과정을 나타내는 공정 순서도.

Claims (5)

  1. 이중 다마신 공정을 이용하여 반도체 소자의 금속 배선을 제조하는 방법으로서,
    하부 금속 배선과 제 1 층간 절연막을 포함하는 반도체 기판 상부에 캡핑막, 제 2 층간 절연막, 식각 정지막, 제 3 층간 절연막, 희생막을 순차 형성하는 단계;
    상기 희생막과 상기 제 3 층간 절연막을 패터닝하여 트렌치를 형성하는 단계;
    상기 트렌치 형성 후 상기 식각 정지막을 패터닝하여 콘택 영역을 정의하는 단계;
    상기 콘택 영역이 정의된 상기 반도체 기판의 상부면을 블랭킷 건식 식각하는 단계;
    상기 블랭킷 건식 식각에 따라 드러나는 상기 캡핑막을 식각하여 콘택홀을 형성하는 단계 및
    상기 트렌치와 상기 콘택홀을 금속 물질로 매립한 후 평탄화하여 상부 금속 배선을 형성하는 단계
    를 포함하는 반도체 소자의 금속 배선 제조 방법.
  2. 제 1 항에 있어서,
    상기 금속 배선 제조 방법은, 상기 블랭킷 건식 식각을 통해 상기 희생막이 제거됨과 동시에 상기 트렌치에 따라 드러나는 상기 식각 정지막이 제거되며, 상기 희생막과 상기 식각 정지막과 상기 제 2 층간 절연막의 식각 선택비에 따라 상기 콘택 영역의 상기 제 2 층간 절연막이 제거되는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 캡핑막, 식각 정지막 또는 희생막은, 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  4. 제 3 항에 있어서,
    상기 실리콘 질화막은, SiN인 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 1 층간 절연막, 제 2 층간 절연막 또는 제 3 층간 절연막은, TEOS, USG, BPSG, PSG 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 제조 방법.
KR1020070133753A 2007-12-18 2007-12-18 반도체 소자의 금속 배선 제조 방법 KR20090066129A (ko)

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