KR20090060367A - 반도체 구조 준비 방법, 반도체 구조 실장 방법, 반도체 발광 구조 및 반도체 발광 장치 - Google Patents

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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
필립스 루미리즈 라이팅 캄파니 엘엘씨
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Abstract

캐리어(70)에 실장하기 위한 반도체 구조(30)를 준비하기 위한 프로세스가 개시된다. 이 프로세스는 지지 재료가 반도체 구조에 형성된 표면들에 의해 정의되는 보이드를 실질적으로 채우게 하는 단계 및 반도체 구조가 캐리어에 실장될 때 지지 재료가 반도체 구조를 지지하도록 충분히 응고되게 하는 단계를 포함한다.
Figure P1020097008731
반도체 장치, 반도체 발광 구조, 실장, 캐리어, 지지 재료, 보이드

Description

반도체 구조 준비 방법, 반도체 구조 실장 방법, 반도체 발광 구조 및 반도체 발광 장치{PROCESS FOR PREPARING A SEMICONDUCTOR STRUCTURE FOR MOUNTING AND MOUNTED OPTO-ELECTRONIC SEMICONDUCTOR STRUCTURE}
본 발명은 일반적으로 반도체 디바이스에 관한 것으로서, 구체적으로는 반도체 발광 구조를 실장하는 처리에 관한 것이다.
발광 다이오드(LED)와 같은 반도체 발광 디바이스들은 효율적인 광원을 제공하며, 백열 전구 및 형광등보다 견고하다. LED 기술 및 처리에 있어서의 진보는 예를 들어 상업용 및 주거용 조명 응용에 있어서 LED의 전통적인 광원에 대한 대체물로서의 이용을 도와왔다.
반도체 구조들을 실장할 때, 언더필(underfill) 재료를 이용하여 반도체 구조와 캐리어 사이의 갭을 언더필링(underfilling)하는 것이 일반 실무이다. 언더필 재료는 약한 내부 또는 응집 본드들을 갖는 에폭시와 같은 재료일 수 있으며, 따라서 다른 표면들, 특히 높은 표면 에너지를 가진 표면들을 적시는 경향이 강하다. 반도체 실장 표면들에 사용되는 여러 재료는 언더필 재료에 비해 높은 표면 에너지를 가지며, 이는 언더필 재료가 갭 내로 유입되게 하며, 이는 모세관 인력에 의해 촉진된다. 이어서, 언더필 재료는 경화될 수 있고, 따라서 디바이스에 대해 향상된 구조적 완전성을 제공한다.
모세관 언더필링 방법들을 이용하여 보이드(void)들을 가진 반도체 구조들을 언더필링하려고 시도할 때, 특히 구조가 트렌치들 또는 비아들을 갖는 경우에, 문제가 발생할 수 있다. 여러 언더필 재료는 보이드 내로 완전히 유입될 만큼 충분히 낮은 점도를 갖지 못하며, 따라서 그 안에 소정의 채워지지 않은 갭들을 남기게 된다. 이러한 재료들은 또한 디바이스의 측벽들과 같은 의도하지 않은 영역들을 채우는 경향이 있다. 일부 사례에서, 언더필 필릿(fillet)은 예를 들어 기판의 제거와 같은 추가 처리를 용이하게 하기 위해 디바이스의 측벽들로부터 제거되어야 할 수 있다.
<발명의 요약>
본 발명의 일 양태에 따르면, 캐리어에 실장하기 위한 반도체 구조를 준비하기 위한 프로세스가 제공된다. 상기 프로세스는 지지 재료가 반도체 구조 내에 형성된 표면들에 의해 정의되는 보이드를 실질적으로 채우게 하는 단계; 및 상기 반도체 구조가 상기 캐리어에 실장될 때 상기 지지 재료가 상기 반도체 구조를 지지하도록 충분히 응고되게 하는 단계를 포함한다.
상기 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계는 응고시에 상기 반도체 구조의 동작 온도보다 높은 유리 전이 온도를 갖는 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계를 포함할 수 있다.
상기 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계는 응고시에 적어도 195℃의 유리 전이 온도를 갖는 지지 재료가 상기 보이드를 실질적으로 채 우게 하는 단계를 포함할 수 있다.
상기 지지 재료가 상기 보이드를 채우게 하는 단계는 상기 지지 재료가 상기 보이드를 적어도 부분적으로 오버필링(overfilling)하게 하는 단계를 포함하고, 상기 방법은 상기 지지 재료의 외면이 상기 반도체 구조의 외면과 실질적으로 동일 평면을 이루도록 상기 반도체 구조를 평탄화하는 단계를 더 포함한다.
상기 평탄화 단계는 상기 반도체 구조 및 상기 지지 재료의 외면들을 랩핑(lapping)하는 단계, 상기 반도체 구조 및 상기 지지 재료의 외면들을 폴리싱(polishing)하는 단계 및 상기 반도체 구조 및 상기 지지 재료의 외면들을 플라즈마 에칭하는 단계 중 적어도 하나를 포함한다.
상기 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계는 상기 지지 재료가 반도체 웨이퍼 상에 위치하는 복수의 반도체 구조 내의 보이드들을 실질적으로 채우게 하는 단계를 포함한다.
상기 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계는 상기 지지 재료가 상기 반도체 구조의 영역들 사이에 형성된 비아(via)를 실질적으로 채우게 하는 단계-상기 비아는 상기 반도체 구조의 영역들에 대한 전기적 접속을 용이하게 함-, 및 상기 지지 재료가 상기 반도체 구조 내에 형성된 절연 트렌치를 실질적으로 채우게 하는 단계-상기 절연 트렌치는 상기 반도체 구조의 부분들을 전기적으로 절연하여 그에 대한 전기적 접속을 용이하게 함- 중 적어도 하나를 포함할 수 있다.
상기 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계는 상기 반도 체 구조 상에 상기 지지 재료를 스핀 코팅하는 단계를 포함할 수 있다.
상기 프로세스는 상기 지지 재료를 경화시키는 단계를 포함할 수 있다.
상기 경화 단계는 상기 지지 재료 내의 용매가 증발하게 하여 상기 지지 재료를 적어도 부분적으로 응고시키는 단계, 및 상기 지지 재료를 적어도 부분적으로 응고시키기에 충분한 온도로 상기 반도체 구조를 가열하는 단계 중 적어도 하나를 포함할 수 있다.
상기 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계는 패시베이션(passivation) 층으로서 더 작용하는 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계를 포함할 수 있고, 상기 패시베이션 층은 후속 처리 동안 상기 반도체 구조의 오염을 방지할 수 있다.
상기 반도체 구조는 제1 파장의 광을 방출하도록 구성될 수 있고, 상기 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계는 상기 제1 파장의 광에 대한 노출에 의한 열화에 저항하는 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계를 포함할 수 있다.
상기 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계는 폴리이미드 재료, 벤조사이클로부텐 재료, 폴리이미드 및 에폭시를 포함하는 재료 및 폴리이미드 및 규소 수지(silicone)를 포함하는 재료 중 적어도 하나를 포함하는 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계를 포함할 수 있다.
본 발명의 다른 양태에 따르면, 반도체 구조를 실장하기 위한 프로세스로서, 상기 프로세스를 포함하고, 상기 응고된 지지 재료가 상기 반도체 구조를 더 지지 하는 것을 가능하게 하기 위하여 상기 응고된 지지 재료가 상기 캐리어의 일부 위에 위치하도록 상기 반도체 구조를 상기 캐리어에 실장하는 단계를 더 포함한다.
상기 반도체 구조는 상기 반도체 구조가 형성되는 기판을 포함할 수 있고, 상기 프로세스는 상기 반도체 구조를 상기 캐리어에 실장한 후에 상기 기판을 제거하는 단계를 포함할 수 있다.
상기 반도체 구조는 상기 기판에 대한 상기 반도체 구조의 반대편에 위치하는 실장면을 포함할 수 있으며, 상기 실장 단계는 상기 실장면과 상기 캐리어 사이에 복수의 이격된 금속 본딩 부재를 삽입하는 단계를 포함할 수 있고, 상기 금속 본딩 부재들은 상기 반도체 구조를 상기 캐리어에 본딩할 수 있다.
상기 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계는 응고시에 상기 금속 본딩 부재들의 열팽창 계수와 충분히 유사한 열팽창 계수를 갖는 지지 재료가 상기 보이드를 실질적으로 채우게 하여, 상기 반도체 구조의 온도가 변할 때 상기 반도체 구조 내의 열 유발(thermal induced) 스트레스들이 최소화되게 하는 단계를 포함할 수 있다.
상기 복수의 금속 본딩 부재를 삽입하는 단계는 상기 실장면 상에 상기 본딩 부재들을 형성하는 단계를 포함할 수 있으며, 상기 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계는 상기 지지 재료가 상기 금속 본딩 부재들 사이의 공간들을 실질적으로 채우게 하는 단계를 더 포함할 수 있다.
상기 복수의 금속 본딩 부재를 삽입하는 단계는 상기 캐리어 상에 상기 본딩 부재들을 형성하는 단계를 포함할 수 있으며, 상기 프로세스는 지지 재료가 상기 금속 본딩 부재들 사이의 공간들을 실질적으로 채우게 하는 단계, 및 상기 반도체 구조가 상기 캐리어에 실장될 때 상기 지지 재료가 상기 반도체 구조를 지지하도록 충분히 응고되게 하는 단계를 더 포함할 수 있다.
상기 복수의 금속 본딩 부재들을 형성하는 단계는 금을 포함하는 복수의 본딩 부재를 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 양태에 따르면, 반도체 발광 구조가 제공된다. 상기 구조는 제1 도전형의 반도체 재료, 제2 도전형의 반도체 재료, 및 상기 제1 도전형의 반도체 재료와 상기 제2 도전형의 반도체 재료 사이에 위치하는 발광 영역을 포함한다. 상기 구조는 상기 반도체 구조 내의 적어도 하나의 보이드-상기 보이드는 상기 반도체 구조 내에 형성된 표면들에 의해 정의됨-, 및 상기 보이드 내의 지지 재료를 더 포함하고, 상기 지지 재료는 상기 반도체 재료가 상기 캐리어에 실장될 때 상기 반도체 구조를 지지하도록 충분히 응고되며, 상기 반도체 발광 구조의 동작 온도보다 높은 유리 전이 온도를 갖는다.
본 발명의 또 다른 양태에 따르면, 상기 반도체 구조를 포함하고, 캐리어를 더 포함하며, 상기 반도체 구조는 상기 응고된 지지 재료가 상기 반도체 구조를 더 지지하는 것을 가능하게 하기 위해 상기 응고된 지지 재료가 상기 캐리어의 일부 상에 위치하도록 상기 캐리어에 실장되는 반도체 발광 장치가 제공된다.
본 발명의 다른 양태들 및 특징들은 첨부 도면들과 관련하여 발명의 특정 실시예들에 대한 아래의 설명을 검토할 때 이 분야의 통상의 기술자들에게 명백해질 것이다.
발명의 실시예들을 도시하는 도면들에서,
도 1은 본 발명의 제1 실시예에 따른 반도체 구조의 개략 평면도.
도 2는 라인 2-2를 따라 취한 도 1의 반도체 구조의 개략 단면도.
도 3은 도 2에 도시된 반도체 구조의 추가 개략 단면도.
도 4는 도 3에 도시된 반도체 발광 장치를 실장하기 위한 캐리어의 개략 단면도.
도 5는 도 4에 도시된 캐리어에 실장된 도 3의 반도체 구조를 포함하는 반도체 발광 장치의 개략 단면도.
도 6은 본 발명의 대안 실시예에 따른 반도체 구조의 개략 단면도.
도 7은 도 6에 도시된 반도체 구조를 실장하기 위한 캐리어의 개략 단면도.
도 8 및 9는 본 발명의 일 실시예에 따른 반도체 구조의 처리를 나타내는 개략 단면도들.
도 1 및 2를 참조하면, 본 발명의 일 실시예에 따른 프로세스에 의한 실장을 위해 준비된 반도체 발광 구조가 일반적으로 30으로 도시되어 있다. 반도체 구조(30)는 도 1에 평면도로, 그리고 도 2에 단면도로 도시되어 있다.
도 2를 참조하면, 반도체 구조(30)는 에피텍셜 구조(32)를 포함한다. 에피텍셜 구조(32)는 기판(34) 상에 성장된 n형 영역(36)을 포함한다. 에피텍셜 구조(32)는 n형 영역(36) 상에 성장된 발광 영역(38), 및 발광 영역(38) 상에 성장된 p형 영역(40)을 더 포함한다. 일반적으로, n형 영역(36), p형 영역(40) 및 발광 영역(38)은 각각 상이한 조성 및 도펀트 농도의 복수의 층을 포함할 수 있다. 일 실시예에서, 처리 후에 기판(34)을 제거하는 것이 요구되는 경우, 에피텍셜 구조(32)로부터의 기판의 릴리스를 용이하게 하기 위해, n형 영역은 n형 영역과 기판 사이에 위치하는 릴리스 층(도시되지 않음)을 포함할 수 있다.
에피텍셜 구조(32)는 p형 영역(40) 상에 피착된 복수의 접속층(42)을 더 포함한다. 접속층들(42)은 n형 영역(36) 및 p형 영역(40)에 대한 전기적 접속을 제공할 수 있다. 접속층들(42)은 p 금속층(44)을 포함하며, p 금속층은 일반적으로 반사율이 큰 금속을 포함하고, p형 영역(40)과 전기적으로 접촉한다. 접속층들(42)은 p 금속층(44) 위에 피착된 옵션인 가드(guard) 금속층(46)을 더 포함한다. 가드 금속층(46)은 예를 들어 p 금속층(44)이 은을 포함할 때 사용될 수 있는데, 이 경우에 가드 금속층은 은이 에피텍셜 구조(32)의 다른 부분들로 이동하는 것을 방지하기 위해 포함된다. 가드 금속층(46)은 p 금속층(44)과 전기적으로 접촉한다.
접속층들(42)은 가드 금속층(46) 위에 피착되어 그와 전기적으로 접촉하는 하나 이상의 p 전극 금속층(48)을 더 포함한다.
에피텍셜 구조(32)는 하나 이상의 보이드(50)를 더 포함한다. 보이드들(50)은 예를 들어 n형 영역(36)에 대한 전기적 접속을 제공하기 위한 하나 이상의 비아(53)를 포함할 수 있다. 도시된 실시예에서, 비아(53)는 p형 영역(40), 발광 영역(38)을 통해 n형 영역(36) 내로 연장한다. 비아(53)는 측벽면들(54) 및 바닥 벽면(58)에 의해 정의된다.
에피텍셜 구조(32)는 또한 가드 금속층들(46) 및 비아들(53)의 측벽면들(54) 위에 피착된 유전체 층(52)을 포함한다. 에피텍셜 구조(32)는 또한 유전체 층(52) 및 비아(53)의 바닥 벽면(58) 위에 피착된 n 전극 금속층(56)을 포함한다. 비아(53)의 바닥 벽면(58)에 위치하는 n 전극층(56)은 n형 영역(36)과 전기적으로 접촉하며, 그에 대한 전기적 접속을 제공한다. 유전체 층(52)은 p 전극(48), 가드 금속층(46) 및 p형 영역(40)으로부터 n 전극들(56)을 전기적으로 절연한다.
보이드들(50)은 n 전극들(56)로부터 p 전극(48)을 전기적으로 절연할 수 있는 트렌치(51)를 더 포함할 수 있다. 도 1을 참조하면, 트렌치(51)는 4개의 비아(53)를 더 포함하는 반도체 구조(30)를 가로질러 연장한다. (트렌치(51) 및 비아들(53)을 포함하는) 보이드들(50)은 반도체 구조를 약하게 하여, 구조가 실장 및/또는 동작 동안 손상되기 쉽게 한다.
도 3을 참조하면, 지지 재료(110)가 보이드들(50)을 충분히 채운다. 지지 재료(110)는 실장 및/또는 동작 동안에 반도체 구조(30)를 지지하도록 충분히 응고된다. 일 실시예에서, 지지 재료(110)는 반도체 발광 구조(30)의 동작 온도보다 높은 유리 전이 온도를 가지며, 따라서 지지 재료는 반도체 구조가 발광하도록 동작하고 있을 때 반도체 구조를 지지하도록 충분한 강도를 유지한다.
도 4를 참조하면, (도 3에 도시된) 반도체 구조를 실장하기 위한 캐리어의 제1 실시예가 일반적으로 70으로 도시되어 있다. 캐리어(70)는 알루미늄 아질산염 세라믹 또는 알루미늄 세라믹 재료일 수 있는 충분히 단단한 베이스(72)를 포함한다. 캐리어(70)는 베이스(72) 상에 피착된 복수의 전기 접촉 영역(74)을 더 포함한다. 이 실시예에서는, 전기 접촉 영역들(74) 상에 복수의 이격된 금속 본딩 부재(76)가 피착된다. 전기 접촉 영역들(74) 및 금속 본딩 부재들(76)은 예컨대 금 또는 금/티타늄 합금을 포함할 수 있다.
도 4에 도시된 실시예에서, 금속 본딩 부재들(76) 간의 공간들(78)은 지지 재료(80)로 채워진다. 지지 재료(80)는 금속 본딩 부재들(76)의 외면(82)에 대해 d1의 양만큼 약간 리세스(recess)되어 있다. 지지 재료(80)의 리세싱은 실장 동안에 지지 재료를 압축하거나 지지 재료가 공간들(78)의 밖으로 흐르게 하지 않으면서 금속 본딩 부재들(76)의 소정의 변형을 가능하게 한다.
도 5를 참조하면, 반도체 구조(30)가 캐리어(70)에 실장되는 것이 도시되어 있다. n 전극들(56) 및 p 전극들(48)은 반도체 구조(30)를 캐리어(70)에 실장하기 위한 실장면들로서 작용한다. 도 5에 도시된 실시예는 일반적으로 "플립-칩 실장"으로 지칭되는데, 이는 반도체 구조(30)가 뒤집혀져서 에피텍셜 구조(32)가 캐리어(70)를 향하도록 실장되기 때문이다(플립-칩 실장에서, 금속 본딩 부재들(76)은 일반적으로 범프들 또는 스터드 범프들(stud bumps)로서 지칭된다). 지지 재료(110, 80)는 도 5에 도시된 바와 같이 실장될 때 반도체 구조(30)를 지지하도록 충분히 응고된다. 지지 재료(80)는 또한 캐리어(80)의 일부 위에 위치하여, 지지 재료가 반도체 구조(30)를 더 지지하는 것을 가능하게 한다.
전기 접촉 영역들(74)은 구조에 여기 신호를 제공하기 위한 p 전극(48) 및 n 전극들(56)에 대한 전기적 접속을 용이하게 한다. 순방향 바이어스 전압이 인가될 때(즉, p 전극(48)이 n 전극(56)보다 더 양성(positive)일 때), p형 영역(40), 발광 영역(38) 및 n형 영역(36)을 통해 순방향 바이어스 전류가 흐르며, 발광 영역에서 광자들이 생성된다. 광자들은 모든 방향으로 입사하며, 반사 p 금속층(44) 상에 입사되는 광자들은 p형 영역(40), 발광 영역(38) 및 n형 영역(36)을 통해 다시 반사되어, 기판(34)을 통해 방출된다.
일부 실시예에서, 기판(34)은 에피텍셜 구조(32)의 굴절률과 근접 매칭되지 않는 굴절률을 가질 수 있으며, 이 경우에는 기판(34)을 통한 광 결합이 나빠질 수 있다. 그러한 경우에는, 반도체 구조(30)를 캐리어(70)에 실장한 후에 기판(34)을 제거하는 것이 바람직할 수 있다. 기판(34)이 반도체 구조(30)로부터 후속 제거되는 실시예들에서, p 금속층(44)으로부터 반사되는 광자들 및 n형 영역(36) 상에 직접 입사되는 다른 광자들은 n형 영역을 통과하여, 그로부터 광으로서 방출된다.
도 6을 참조하면, 본 발명의 대안 실시예에 따른 반도체 구조가 일반적으로 90으로 도시되어 있다. 반도체 구조(90)는 도 3에 도시된 반도체 구조(30)를 포함하며, n 전극들(56) 및 p 전극(48) 상에 피착된 복수의 금속 본딩 부재(92)를 더 포함한다. n 전극들(56) 및 p 전극(48)은 금속 본딩 부재들(92)에 대한 실장면들로서 작용한다. 도시된 실시예에서, 지지 재료(96)가 보이드들(50) 및 금속 본딩 부재들(92) 사이의 공간(94)을 채운다. 지지 재료(96)는 금속 본딩 부재들(92)의 외면(98)에 대해 d2의 양만큼 리세스된다. 지지 재료(96)의 리세싱은 반도체 구조(90)를 실장할 때 금속 본딩 부재들(92)의 소정의 변형을 가능하게 한다.
도 7을 참조하면, (도 6에 도시된) 반도체 구조(90)를 실장하기 위한 캐리어가 일반적으로 100으로 도시되어 있다. 캐리어(100)는 베이스(102) 및 반도체 구조(90)를 실장하기 위한 실장면들로서 작용하는 복수의 전기 전도 영역(104)을 포함한다. 반도체 구조(90)는 뒤집혀져서 캐리어(100)에 실장되어, 도 5에 도시된 것과 유사한 반도체 발광 디바이스를 제공한다.
일 실시예에서, 선택된 지지 재료(110, 80 또는 96)는 반도체 구조가 반도체 발광 장치로서 동작하고 있을 때 반도체 구조의 동작 온도 위의 유리 전이 온도를 갖는 재료이다. 재료의 유리 전이 온도 이하에서는 재료의 분자들이 비교적 낮은 이동도를 가지며, 따라서 재료는 그의 유리 전이 온도 아래에서 충분히 단단한 상태가 된다. 예컨대, 185℃의 영역에서 정상 동작 접합 온도를 갖는 반도체 발광 장치에서, 적절한 지지 재료는 195℃ 이상의 유리 전이 온도를 가질 수 있다.
금속 본딩 부재들(76 또는 92)의 열팽창 계수와 충분히 유사한 열팽창 계수를 갖는 지지 재료를 선택하는 것도 바람직할 수 있다. 열팽창 계수들의 근사적인 매칭은 반도체 접합의 온도가 변할 때 열 유발 스트레스들을 줄이며, 따라서 예를 들어 균열로 인한 반도체 발광 장치의 결정적인 고장을 잠재적으로 피할 수 있다.
일부 실시예에서, 선택된 지지 재료는 패시베이션 층으로도 작용하여, 후속 처리 단계 동안 반도체 구조의 오염을 방지할 수 있다. 예컨대, 패시베이션 층은 광전 화학 에칭 프로세스들 동안에 사용되는 화학 약품들로부터 반도체 구조를 보호할 수 있다.
또한, 지지 재료를 선택할 때, 반도체 발광 장치에서 생성된 광의 파장들에 대한 노출에 의한 열화에 저항하는 재료를 선택하는 것도 바람직할 수 있다. 예를 들어, 소정의 재료들은 자외선에서 특히 열화되기 쉬우며, 반도체 발광 디바이스의 파장이 자외선 범위 내인 경우, 자외선 응용들에서 사용하기에 적합한 지지 재료가 선택될 수 있다.
적절한 지지 재료들의 예는, 일반적으로 3000℃ 이상의 유리 전이 온도를 가지며, 높은 온도에서 에폭시 및/또는 규소 수지 언더필들보다 안정적인 폴리이미드 재료를 포함한다. 적절한 재료들의 다른 예는 벤조사이클로부텐 재료를 포함할 수 있다. 지지 재료는 또한 폴리이미드 및 에폭시 또는 폴리이미드 및 규소 수지를 포함하는 하이브리드 재료를 포함할 수 있다.
본 발명의 일 양태에 따른 실장용 반도체 구조를 준비하기 위한 프로세스가 도 2, 도 8 및 도 9를 참조하여 설명된다. 도 2를 참조하면, 반도체 구조(30)는 일반적으로 기판(34) 상의 에피텍셜 구조(32)의 에피텍셜 성장에 의해 제조된다. 반도체 구조(30)는 보이드들(50)을 정의하는 표면들(예컨대, 비아들(53)의 측벽면들(54) 및 바닥 벽면(58))을 형성한 후에 도 2에 도시되어 있다. 도 2에 도시된 반도체 구조(30)는 적어도 초기에는 처리 동안 구조를 지지하고 균열 등의 방지를 돕는 기판(34)에 의해 지지된다.
도 8을 참조하면, 이어서 반도체 구조(30) 위에 지지 재료(110)가 피착된다. 도시된 실시예에서, 지지 재료(110)는 보이드들(50)을 오버필링하며, 에피텍셜 구조(32)의 상면(112)의 적어도 일부를 커버한다. 지지 재료(110)는 복수의 반도체 구조(30)를 포함하는 웨이퍼(도시되지 않음)를 스핀 코팅함으로써 피착될 수 있다. 스핀 코팅은 유체 지지 재료(110)를 충분한 양 이상으로 피착한 후에 웨이퍼를 회전시켜, 유체가 웨이퍼 위에 얇은 코팅을 형성하게 하는 단계를 포함한다. 코팅이 예를 들어 용매들의 증발을 통해 충분히 경화된 때까지 회전은 계속된다. 이어서, 반도체 구조(30)를 지지하도록 지지 재료를 충분히 응고시키기 위해 웨이퍼를 오븐에 구워서 지지 재료 경화 온도 이상으로 온도를 상승시킴으로써 지지 재료가 더 경화될 수 있다.
도 9를 참조하면, 도시된 실시예에서, 웨이퍼를 평탄화함으로써 프로세스가 계속된다. 평탄화는 웨이퍼를 랩핑하여 여분의 지지 재료(110)를 벗겨내는 것과 같은 기계적 프로세스 단계들을 포함할 수 있다. 일 실시예에서, 랩핑은 n 전극층(56) 및 p 전극(48)의 일부를 제거하여 충분히 편평한 실장면을 제공할 수 있다.
랩핑 프로세스는 일반적으로 랩핑된 표면들을 거칠게 하며, 일 실시예에서는 랩핑에 이어서, 랩핑으로 인한 소정의 표면 거칠기를 제거하고 실장 프로세스를 위해 실장면들을 더 개선하기 위한 폴리싱 프로세스가 더 수행될 수 있다.
대안으로 또는 추가로, 랩핑 및/또는 폴리싱에 이어서, 상면(112)의 일부를 제거하여 실장을 위해 깨끗한 면을 노출시키기 위한 에치 프로세스가 수행될 수 있다. 에치 프로세스는 플라즈마 에치 프로세스일 수 있다. 일반적으로, 플라즈마 에치 프로세스는 웨이퍼를 충분히 평탄화하여 실장을 용이하게 하기 위해 기계적인 프로세스와 연계하여 수행된다. 기계적인 프로세스 단계들은 반도체 구조(30)를 실장할 때 플라즈마 에치 단독일 때보다 향상된 본딩 신뢰성을 제공한다.
도 9의 결과적인 평탄화된 반도체 구조는 추가 처리를 위해 준비된 것을 도시하고 있다. 추가 처리는 예컨대 도 4에 도시된 것과 같은 캐리어에 대한 실장을 포함할 수 있으며, 기판 제거 프로세스를 포함할 수 있다. 기판 제거는 예를 들어 레이저 분리에 의해 수행될 수 있으며, 2005년 6월 9일자로 출원된 "Method of Removing the Growth Substrate of a Semiconductor Light Emitting Device"라는 제목의 일반 양도된 미국 특허 출원 11/149,679에 더 상세히 설명되어 있으며, 상기 특허 출원은 본 명세서에 참고로 반영되어 있다.
이롭게도, 도 9에 도시된 반도체 구조(30)는 지지 재료(110)에 의해 지지되며, 에피텍셜 구조(32)는 실장 후에 에피텍셜 구조 손상의 실질적인 위험 없이 기판(34)으로부터 분리될 수 있다.
도 4를 다시 참조하면, 캐리어(70)는 지지 재료(80)를 캐리어 상에 스핀 코팅한 후에 지지 재료가 응고되게 함으로써 구조(30)와 유사한 방식으로 처리될 수 있다. 일 실시예에서, 반도체 구조(30)는 열초음파 본딩 프로세스를 이용하여 캐리어(70)에 본딩된다. 열초음파 본딩은 가열 중에 기판(30 및 캐리어(70)에 초음파 진동을 가하여 본딩을 향상시키는 것을 포함한다. 금속 본딩 부재들(76)은 실장 동안의 본딩력 하에 약간 변형될 수 있다. 따라서, 이 실시예에서, 지지 재료(80)는 금속 본딩 부재들(76)의 외면(82) 아래로 약간 리세스되도록 스핀 코팅될 수 있다.
도 6을 참조하면, 도시된 대안 실시예에서, 지지 재료(96)는 금속 본딩 부재들(92)의 외면(98) 아래로 지지 재료를 리세싱하는 것을 포함하는, 캐리어(70)와 관련하여 설명된 것과 매우 유사한 방식으로 피착될 수 있다.
도 2를 다시 참조하면, 다른 실시예들에서, n형 영역(36) 및 p형 영역(40)은 위치가 바뀔 수 있으며, 따라서 p형 영역이 기판(34) 위에 에피텍셜 성장될 수 있다. 일반적으로, 반도체 발광 구조들은 제1 도전형의 반도체 재료 영역 및 제2 도전형의 반도체 재료 영역을 포함하며, 제1 도전형의 영역은 일반적으로 n형 또는 p형 반도체 재료 중 하나를 포함하고, 제2 도전형의 영역은 n형 또는 p형 반도체 재료 중 다른 하나를 포함한다.
본 발명의 특정 실시예들이 설명되고 도시되었지만, 이러한 실시예들은 첨부된 청구범위에 따라 해석되는 바와 같은 본 발명을 한정하는 것이 아니라, 단지 본 발명을 예시하는 것으로 간주되어야 한다.

Claims (22)

  1. 캐리어에 실장하기 위한 반도체 구조를 준비하기 위한 방법으로서,
    지지 재료가 상기 반도체 구조 내에 형성된 표면들에 의해 정의되는 보이드를 실질적으로 채우게 하는 단계; 및
    상기 반도체 구조가 상기 캐리어에 실장될 때 상기 지지 재료가 상기 반도체 구조를 지지하도록 충분히 응고되게 하는 단계
    를 포함하는 반도체 구조 준비 방법.
  2. 제1항에 있어서, 상기 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계는 응고시에 상기 반도체 구조의 동작 온도보다 높은 유리 전이 온도를 갖는 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계를 포함하는 반도체 구조 준비 방법.
  3. 제2항에 있어서, 상기 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계는 응고시에 적어도 195℃의 유리 전이 온도를 갖는 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계를 포함하는 반도체 구조 준비 방법.
  4. 제1항에 있어서, 상기 지지 재료가 상기 보이드를 채우게 하는 단계는 상기 지지 재료가 상기 보이드를 적어도 부분적으로 오버필링(overfilling)하게 하는 단 계를 포함하고, 상기 방법은 상기 지지 재료의 외면이 상기 반도체 구조의 외면과 실질적으로 동일 평면을 이루도록 상기 반도체 구조를 평탄화하는 단계를 더 포함하는 반도체 구조 준비 방법.
  5. 제4항에 있어서, 상기 평탄화 단계는 상기 반도체 구조 및 상기 지지 재료의 외면들을 랩핑(lapping)하는 단계, 상기 반도체 구조 및 상기 지지 재료의 외면들을 폴리싱(polishing)하는 단계, 및 상기 반도체 구조 및 상기 지지 재료의 외면들을 플라즈마 에칭하는 단계 중 적어도 하나를 포함하는 반도체 구조 준비 방법.
  6. 제1항에 있어서, 상기 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계는 상기 지지 재료가 반도체 웨이퍼 상에 위치하는 복수의 반도체 구조 내의 보이드들을 실질적으로 채우게 하는 단계를 포함하는 반도체 구조 준비 방법.
  7. 제1항에 있어서, 상기 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계는 상기 지지 재료가 상기 반도체 구조의 영역들 사이에 형성된 비아(via)를 실질적으로 채우게 하는 단계-상기 비아는 상기 반도체 구조의 영역들에 대한 전기적 접속을 용이하게 함-, 및 상기 지지 재료가 상기 반도체 구조 내에 형성된 절연 트렌치를 실질적으로 채우게 하는 단계-상기 절연 트렌치는 상기 반도체 구조의 부분들을 전기적으로 절연하여 그에 대한 전기적 접속을 용이하게 함- 중 적어도 하나를 포함하는 반도체 구조 준비 방법.
  8. 제1항에 있어서, 상기 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계는 상기 반도체 구조 상에 상기 지지 재료를 스핀 코팅하는 단계를 포함하는 반도체 구조 준비 방법.
  9. 제8항에 있어서, 상기 프로세스는 상기 지지 재료를 경화시키는 단계를 더 포함하는 반도체 구조 준비 방법.
  10. 제9항에 있어서, 상기 경화 단계는 상기 지지 재료 내의 용매가 증발하게 하여 상기 지지 재료를 적어도 부분적으로 응고시키는 단계, 및 상기 지지 재료를 적어도 부분적으로 응고시키기에 충분한 온도로 상기 반도체 구조를 가열하는 단계 중 적어도 하나를 포함하는 반도체 구조 준비 방법.
  11. 제1항에 있어서, 상기 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계는 패시베이션(passivation) 층으로서 더 작용하는 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계를 포함하고, 상기 패시베이션 층은 후속 처리 동안 상기 반도체 구조의 오염을 방지할 수 있는 반도체 구조 준비 방법.
  12. 제1항에 있어서, 상기 반도체 구조는 제1 파장의 광을 방출하도록 구성되고, 상기 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계는 상기 제1 파장의 광에 대한 노출에 의한 열화에 저항하는 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계를 포함하는 반도체 구조 준비 방법.
  13. 제1항에 있어서, 상기 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계는 폴리이미드 재료; 벤조사이클로부텐 재료; 폴리이미드 및 에폭시를 포함하는 재료; 및 폴리이미드 및 규소 수지(silicone)를 포함하는 재료 중 적어도 하나를 포함하는 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계를 포함하는 반도체 구조 준비 방법.
  14. 반도체 구조를 실장하기 위한 방법으로서,
    제1항의 방법을 포함하고,
    상기 응고된 지지 재료가 상기 반도체 구조를 더 지지하는 것을 가능하게 하기 위하여 상기 응고된 지지 재료가 상기 캐리어의 일부 위에 위치하도록 상기 반도체 구조를 상기 캐리어에 실장하는 단계
    를 더 포함하는 반도체 구조 실장 방법.
  15. 제14항에 있어서, 상기 반도체 구조는 상기 반도체 구조가 형성된 기판을 포함하고, 상기 방법은 상기 반도체 구조를 상기 캐리어에 실장한 후에 상기 기판을 제거하는 단계를 더 포함하는 반도체 구조 실장 방법.
  16. 제14항에 있어서, 상기 반도체 구조는 상기 기판에 대해 상기 반도체 구조의 반대편에 위치하는 실장면을 포함하며, 상기 실장 단계는 상기 실장면과 상기 캐리어 사이에 복수의 이격된 금속 본딩 부재를 삽입하는 단계를 포함하고, 상기 금속 본딩 부재들은 상기 반도체 구조를 상기 캐리어에 본딩할 수 있는 반도체 구조 실장 방법.
  17. 제16항에 있어서, 상기 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계는 응고시에 상기 금속 본딩 부재들의 열팽창 계수와 충분히 유사한 열팽창 계수를 갖는 지지 재료가 상기 보이드를 실질적으로 채우게 하여, 상기 반도체 구조의 온도가 변할 때 상기 반도체 구조 내의 열 유발(thermal induced) 스트레스들이 최소화되게 하는 단계를 포함하는 반도체 구조 실장 방법.
  18. 제16항에 있어서, 상기 복수의 금속 본딩 부재를 삽입하는 단계는 상기 실장면 상에 상기 본딩 부재들을 형성하는 단계를 포함하며, 상기 지지 재료가 상기 보이드를 실질적으로 채우게 하는 단계는 상기 지지 재료가 상기 금속 본딩 부재들 사이의 공간들을 실질적으로 채우게 하는 단계를 더 포함하는 반도체 구조 실장 방법.
  19. 제16항에 있어서, 상기 복수의 금속 본딩 부재를 삽입하는 단계는 상기 캐리어 상에 상기 본딩 부재들을 형성하는 단계를 포함하며, 상기 방법은 지지 재료가 상기 금속 본딩 부재들 사이의 공간들을 실질적으로 채우게 하는 단계, 및 상기 반도체 구조가 상기 캐리어에 실장될 때 상기 지지 재료가 상기 반도체 구조를 지지하도록 충분히 응고되게 하는 단계를 더 포함하는 반도체 구조 실장 방법.
  20. 제16항에 있어서, 상기 복수의 금속 본딩 부재들을 형성하는 단계는 금을 포함하는 복수의 본딩 부재를 형성하는 단계를 포함하는 반도체 구조 실장 방법.
  21. 반도체 발광 구조로서,
    제1 도전형의 반도체 재료, 제2 도전형의 반도체 재료, 및 상기 제1 도전형의 반도체 재료와 상기 제2 도전형의 반도체 재료 사이에 위치하는 발광 영역;
    상기 반도체 구조 내의 적어도 하나의 보이드-상기 보이드는 상기 반도체 구조 내에 형성된 표면들에 의해 정의됨-; 및
    상기 보이드 내의 지지 재료
    를 포함하고,
    상기 지지 재료는 상기 반도체 재료가 상기 캐리어에 실장될 때 상기 반도체 구조를 지지하도록 충분히 응고되며, 상기 반도체 발광 구조의 동작 온도보다 높은 유리 전이 온도를 갖는 반도체 발광 구조.
  22. 반도체 발광 장치로서,
    제21항의 상기 반도체 구조를 포함하고,
    캐리어를 더 포함하며,
    상기 반도체 구조는, 상기 응고된 지지 재료가 상기 반도체 구조를 더 지지하는 것을 가능하게 하기 위해 상기 응고된 지지 재료가 상기 캐리어의 일부 상에 위치하도록 상기 캐리어에 실장되는 반도체 발광 장치.
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