KR20090058989A - 박막 트랜지스터 및 그 제조방법 - Google Patents

박막 트랜지스터 및 그 제조방법 Download PDF

Info

Publication number
KR20090058989A
KR20090058989A KR1020070125812A KR20070125812A KR20090058989A KR 20090058989 A KR20090058989 A KR 20090058989A KR 1020070125812 A KR1020070125812 A KR 1020070125812A KR 20070125812 A KR20070125812 A KR 20070125812A KR 20090058989 A KR20090058989 A KR 20090058989A
Authority
KR
South Korea
Prior art keywords
electrode
forming
active pattern
thin film
film transistor
Prior art date
Application number
KR1020070125812A
Other languages
English (en)
Other versions
KR101331905B1 (ko
Inventor
김주한
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020070125812A priority Critical patent/KR101331905B1/ko
Publication of KR20090058989A publication Critical patent/KR20090058989A/ko
Application granted granted Critical
Publication of KR101331905B1 publication Critical patent/KR101331905B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136204—Arrangements to prevent high voltage or static electricity failures
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer

Abstract

본 발명의 박막 트랜지스터 및 그 제조방법은 액티브패턴의 백채널(back channel) 상부에 보호전극을 형성하여 외부 전기장을 차단함으로써 누설전류(leakage current)를 감소시키는 동시에 액정표시패널 전체에 걸쳐 누설전류의 편차를 감소시켜 화상 품위를 개선하기 위한 것으로, 기판 위에 게이트전극, 액티브패턴, 소오스/드레인전극 및 화소전극을 형성하는 단계; 및 상기 액티브패턴 상부에 보호전극을 형성하는 단계를 포함하며, 상기 보호전극은 공통전극에 접속하여 공통전압을 인가 받아 상기 액티브패턴의 백채널을 외부의 전기장으로부터 차단하는 것을 특징으로 한다.
액티브패턴, 백채널, 보호전극, 누설전류, 박막 트랜지스터

Description

박막 트랜지스터 및 그 제조방법{THIN FILM TRANSISTOR AND METHOD OF FABRICATING THE SAME}
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 누설전류를 감소시켜 화상 품위를 개선한 박막 트랜지스터 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
상기 액정표시장치는 크게 컬러필터(color filter) 기판과 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
상기 액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 박막 트랜지스터(Thin Film Transistor; TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.
이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명한다.
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도이다.
도면에 도시된 바와 같이, 상기 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(liquid crystal layer)(30)으로 구성된다.
상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터(7)로 구성된 컬러필터(C)와 상기 서브-컬러필터(7) 사이를 구분하고 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.
또한, 상기 어레이 기판(10)은 종횡으로 배열되어 복수개의 화소영역(P)을 정의하는 복수개의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이터라인(17)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(T) 및 상기 화소영역(P) 위에 형성된 화소전극(18)으로 이루어져 있다.
이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 화상표시 영역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정표 시패널을 구성하며, 상기 컬러필터 기판(5)과 어레이 기판(10)의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.
이하, 상기 액정표시장치의 스위칭소자를 구성하는 박막 트랜지스터를 도면을 참조하여 상세히 설명한다.
도 2는 일반적인 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도 및 일부 확대도이다.
도면에 도시된 바와 같이, 박막 트랜지스터는 절연기판(10) 위에 형성되어 게이트라인(미도시)에 연결된 게이트전극(21), 데이터라인(미도시)에 연결된 소오스전극(22) 및 화소전극(18)에 연결된 드레인전극(23)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(21)에 공급되는 게이트 전압에 의해 상기 소오스전극(22)과 드레인전극(23) 간에 전도채널(conductive channel)을 형성하는 액티브패턴(24)을 포함한다.
이때, 상기 액티브패턴(24) 위에는 상기 액티브패턴(24)과 소오스/드레인전극(22, 23) 사이를 오믹-콘택(ohmic contact)시키는 오믹-콘택층(25n)이 형성되어 있으며, 상기 드레인전극(23)은 상기 제 2 절연막(15b)에 형성된 콘택홀(40)을 통해 상기 화소전극(18)에 전기적으로 접속하게 된다.
참고로, 도면부호 15a는 게이트전극(21) 위에 형성되어 상기 게이트전극(21)과 소오스/드레인전극(22, 23) 사이를 절연시키는 제 1 절연막을 나타낸다.
이와 같이 구성된 일반적인 박막 트랜지스터는 크게 메인 채널(main channel)(A)을 가지는 제 1 MOS(Metal-Oxide-Semiconductor)와 백채널(back channel)(B)을 가지는 제 2 MOS로 모델링(modeling)할 수 있다.
이때, 상기 일반적인 박막 트랜지스터의 화소전극은 도 3에 도시된 바와 같이, 상부 컬러필터 기판의 공통전극(Vcom)과 함께 액정커패시터(Clc)를 구성하게 된다.
그리고, 표시소자로 액정을 사용할 때는 다음 어드레스(address)까지 액정의 구동전압을 유지하기 위한 스토리지 커패시터(Cst)가 상기 액정커패시터(Clc)에 연결된다. 또한, 전술한 바와 같이 상기 박막 트랜지스터의 게이트전극은 게이트라인에 연결되고 소오스전극은 데이터라인에 연결되며, 드레인전극은 화소전극에 전기적으로 접속되어 박막 트랜지스터 어레이의 등가회로를 구성하게 된다.
여기서, 상기 일반적인 박막 트랜지스터의 경우에는 상기 공통전극(Vcom) 및 게이트, 데이터 및 화소 전압의 전기장에 의해 제 2 MOS의 백채널(B)에 게이트 전압(Vi)이 유도되게 되는데, 이 전압(Vi)에 의해 박막 트랜지스터에 누설전류가 발생하게 되며, 상기 전압(Vi)은 액정표시패널의 신호에 따라 변하게 되어 상기 누설전류의 양도 상기 액정표시패널의 신호에 따라 변하게 된다.
도 4는 상기 도 2에 도시된 박막 트랜지스터의 전기적 특성을 나타내는 그래프로써, 비정질 실리콘 박막을 액티브층으로 사용하고 있는 5마스크 백채널 에치(Back Channel Etch; BCE) 구조의 박막 트랜지스터의 전기적 특성을 나타내고 있다.
이때, 그래프는 게이트전압에 대한 박막 트랜지스터의 드레인 전류를 측정한 결과를 예를 들어 나타내고 있으며, 상기 게이트전압과 드레인 전류에 대한 단위는 각각 V와 A이다.
도면에 도시된 바와 같이, 게이트전압이 증가하면 박막 트랜지스터에 채널이 형성되어 온-상태가 되고, 게이트전압이 감소하면 박막 트랜지스터가 오프-상태가 되게된다. 하지만, 과도한 리버스 바이어스(reverse bias)는 박막 트랜지스터에 누설전류를 발생시켜 오프-상태에서도 전류가 흐르게 된다.
이러한 오프-상태에서의 누설전류로 인해 잔상, 크로스토크(cross talk) 및 얼룩 등 액정표시패널의 화상 품위에 문제가 발생하게 된다.
상기 리버스 게이트 바이어스에 의한 누설전류의 발생은 백채널 에치 구조에서의 n+ 비정질 실리콘 박막의 식각에 의한 백채널 표면의 손상이 주원인이며, 상기 백채널 표면의 손상에 의해 백채널 내에 누설전류의 패스(pass)가 되는 결함 상태(defect state)가 형성되게 된다. 이 외에도 전술한 바와 같이 백채널이 외부로 노출됨에 따라 외부 전기장에 의해 상기 백채널이 활성화되어 누설전류가 증가하게 된다.
이러한 누설전류의 양을 감소시키기 위해 상기 백채널을 보호하는 에치-스타퍼(etch stopper) 구조를 채택하는 경우도 있으나, 한번의 포토리소그래피(photolithography)공정이 추가되어, 원가가 상승하는 동시에 제조공정이 복잡해지게 된다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 액티브패턴의 백채널 상부에 보호전극을 형성하여 누설전류를 감소시키는 한편 액정표시패널 전체에 걸쳐 누설전류의 편차를 감소시킨 박막 트랜지스터 및 그 제조방법을 제공하는데 목적이 있다.
본 발명의 다른 목적은 마스크공정의 추가 없이 상기의 보호전극을 형성할 수 있는 박막 트랜지스터의 제조방법을 제공하는데 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 박막 트랜지스터는 기판 위에 형성된 게이트전극, 액티브패턴, 소오스/드레인전극 및 화소전극; 및 상기 액티브패턴 상부에 형성되며, 공통전극에 접속하여 공통전압을 인가 받아 상기 액티브패턴의 백채널을 외부의 전기장으로부터 차단하는 보호전극을 포함한다.
본 발명의 박막 트랜지스터의 제조방법은 기판 위에 게이트전극을 형성하는 단계; 상기 게이트전극 위에 제 1 절연막을 형성하는 단계; 상기 게이트전극 상부에 액티브패턴을 형성하는 단계; 상기 액티브패턴 상부에 상기 액티브패턴의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계; 상기 기판 위에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막의 일부 영역을 제거하 여 상기 드레인전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하며, 상기 액티브패턴 상부에 보호전극을 형성하는 단계를 포함하되, 상기 보호전극은 공통전극에 접속하여 공통전압을 인가 받아 상기 액티브패턴의 백채널을 외부의 전기장으로부터 차단하는 것을 특징으로 한다.
또한, 본 발명의 박막 트랜지스터의 다른 제조방법은 기판 위에 게이트전극, 액티브패턴, 소오스/드레인전극 및 화소전극을 형성하는 단계; 및 상기 액티브패턴 상부에 보호전극을 형성하는 단계를 포함하며, 상기 보호전극은 공통전극에 접속하여 공통전압을 인가 받아 상기 액티브패턴의 백채널을 외부의 전기장으로부터 차단하는 것을 특징으로 한다.
본 발명의 액정표시장치의 제조방법은 제 1 기판 위에 게이트전극과 게이트라인을 형성하는 단계; 상기 제 1 기판 위에 제 1 절연막을 형성하는 단계; 상기 게이트전극 상부에 액티브패턴을 형성하는 단계; 상기 액티브패턴 상부에 상기 액티브패턴의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하며, 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 형성하는 단계; 상기 화소영역 내에 교대로 배치되어 횡전계를 발생시키는 공통전극과 화소전극을 형성하는 단계; 상기 액티브패턴 상부에 보호전극을 형성하는 단계; 및 상기 제 1 기판과 제 2 기판을 대향하여 합착하는 단계를 포함하며, 상기 보호전극은 상기 공통전극에 접속하여 공통전압을 인가 받아 상기 액티브패턴의 백채널을 외부의 전기장으로부터 차단하는 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 및 그 제조방법은 액티브패턴의 백채널 상부에 보호전극을 형성시켜 상기 백채널 박막 트랜지스터의 게이트전극의 역할을 하도록 함으로써 누설전류를 감소시킬 수 있게 된다. 그 결과 박막 트랜지스터의 전기적인 특성을 향상시킬 수 있게 된다.
또한, 추가적으로 액정표시패널 전체에 걸쳐 상기 누설전류의 편차를 감소시킴으로써 액정표시패널의 화상 품위를 개선하는 효과를 제공한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 박막 트랜지스터 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.
도 5는 본 발명의 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도 및 일부 확대도이다.
도면에 도시된 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터는 절연기판(110) 위에 형성되어 게이트라인(미도시)에 연결된 게이트전극(121), 데이터라인(미도시)에 연결된 소오스전극(122) 및 화소전극(118)에 연결된 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 상기 소오스전극(122)과 드레인전극(123) 간에 전도채널을 형성하는 액티브패턴(124)을 포함한다.
이때, 상기 액티브패턴(124) 위에는 상기 액티브패턴(124)과 소오스/드레인전극(122, 123) 사이를 오믹-콘택시키는 오믹-콘택층(125n)이 형성되어 있으며, 상 기 드레인전극(123)은 상기 제 2 절연막(115b)에 형성된 콘택홀(140)을 통해 상기 화소전극(118)에 전기적으로 접속하게 된다.
또한, 본 발명의 실시예에 따른 박막 트랜지스터는 상기 액티브패턴(124)의 백채널(B') 상부에 소정의 보호전극(119)이 형성되어 있으며, 상기 보호전극(119)은 상기 액티브패턴(124)의 백채널(B')을 외부의 전기장으로부터 차단하는 역할을 하게 된다.
즉, 상기 보호전극(119)은 상기 액티브패턴(124)의 백채널(B') 상부에 형성되어 공통전극 및 게이트, 데이터 및 화소 전압의 전기장에 의해 발생하는 누설전류를 감소시키는 한편 백채널(B') 박막 트랜지스터의 게이트전극 역할을 하게 함으로써, 액정표시패널 전체에 걸쳐 누설전류의 편차를 줄여 화상 품위를 개선할 수 있게된다.
이와 같이 상기 본 발명의 실시예에 따른 보호전극(119)에는 소정의 전압이 인가되어 백채널(B') 박막 트랜지스터의 게이트전극 역할을 하게 하는데, 상기 인가되는 전압은 백채널(B') 전류를 최소화하는 전압으로, 일례로 상기 보호전극(119)에 공통전극의 공통전압을 인가할 수도 있다.
참고로, 도면부호 115a는 게이트전극(121) 위에 형성되어 상기 게이트전극(121)과 소오스/드레인전극(122, 123) 사이를 절연시키는 제 1 절연막을 나타낸다.
여기서, 상기 본 발명의 실시예에 따른 박막 트랜지스터는 크게 메인 채널(A')을 가지는 제 1 MOS와 백채널(B')을 가지는 제 2 MOS로 모델링 할 수 있다.
이와 같이 구성된 상기 본 발명의 실시예에 따른 박막 트랜지스터의 화소전극은 도 6에 도시된 바와 같이, 상부 컬러필터 기판의 공통전극(Vcom)과 함께 액정커패시터(Clc)를 구성하게 된다.
그리고, 표시소자로 액정을 사용할 때는 다음 어드레스까지 액정의 구동전압을 유지하기 위한 스토리지 커패시터(Cst)가 상기 액정커패시터(Clc)에 연결된다. 또한, 전술한 바와 같이 상기 박막 트랜지스터의 게이트전극은 게이트라인에 연결되고 소오스전극은 데이터라인에 연결되며, 드레인전극은 화소전극에 전기적으로 접속되어 박막 트랜지스터 어레이의 등가회로를 구성하게 된다.
이때, 상기 본 발명의 실시예에 따른 박막 트랜지스터의 경우에는 상기 제 2 MOS의 백채널(B')에 게이트전압으로 공통전극(Vcom)의 공통전압이 인가되게 되는데, 이에 따라 액정표시패널 내 누설전류의 편차를 감소시켜 화상 품위를 개선할 수 있게 된다.
도 7은 상기 도 5에 도시된 본 발명의 실시예에 따른 박막 트랜지스터에 있어서, 백채널 박막 트랜지스터의 전기적 특성을 나타내는 그래프이다.
즉, 상기 도 7은 메인 채널의 박막 트랜지스터의 게이트전극에 -5V를 인가한 상태에서 백채널 박막 트랜지스터의 게이트전극, 즉 보호전극에 전압을 순차적으로 인가하여 드레인전류를 측정한 그래프로써, 도면에 도시된 바와 같이 상기 보호전극에 0~10V 사이의 전압을 인가할 때 오프전류가 최소로 측정되게 된다.
이때, 상기 메인 채널의 박막 트랜지스터의 게이트전극에 -5V의 전압을 인가하는 이유는 전술한 도 4에 도시된 박막 트랜지스터의 전기적 특성에 나타난 바와 같이 상기 -5V의 게이트 전압이 로우 게이트 전압에 상당하기 때문이다.
도 8은 상기 도 5에 도시된 본 발명의 실시예에 따른 박막 트랜지스터의 전기적 특성을 나타내는 그래프이다.
이때, 그래프는 게이트전압에 대한 박막 트랜지스터의 드레인 전류를 측정한 결과를 예를 들어 나타내고 있으며, 상기 게이트전압과 드레인 전류에 대한 단위는 각각 V와 A이다. 또한, 채워진 삼각형은 본 발명의 실시예에 따른 박막 트랜지스터의 전기적 특성을 나타내며, 빈 삼각형은 전술한 일반적인 박막 트랜지스터에 대한 전기적 특성을 나타내고 있다.
이와 같은 오프전류가 최소로 되는 0~10V 사이의 전압을 보호전극에 인가한 상태에서 박막 트랜지스터의 전기적 특성을 측정하게 되면, 도면에 도시된 바와 같이 오프전류, 즉 누설전류가 일반적인 박막 트랜지스터의 오프전류에 비해 감소된 것을 알 수 있다.
구체적으로, 박막 트랜지스터의 구동에 문제가 되는 로우 게이트 전압(~5V) 부근에서 본 발명의 실시예에 따른 박막 트랜지스터의 오프전류가 상기 일반적인 박막 트랜지스터의 오프전류에 비해 약 4x10-13 정도 감소한 것을 알 수 있다.
이와 같은 누설전류의 감소로 인해 잔상, 크로스토크 및 얼룩 등 누설전류에 기인한 불량을 방지할 수 있어 액정표시패널의 화상 품위가 개선되는 효과를 얻게 된다.
이하, 액티브패턴의 백채널 상부에 보호전극이 형성된 본 발명의 실시예에 따른 박막 트랜지스터를 구비한 액정표시장치 및 그 제조방법을 도면을 참조하여 상세히 설명한다.
도 9는 본 발명의 실시예에 따른 횡전계(In Plane Switching; IPS)방식 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도로써, 전술한 본 발명의 실시예에 따른 박막 트랜지스터를 포함하는 하나의 화소를 나타내고 있다.
실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 하나의 화소를 나타내고 있다.
이때, 본 실시예는 횡전계방식의 액정표시장치를 예를 들어 설명하고 있으나 본 발명이 이에 한정되는 것은 아니며, 본 발명은 트위스티드 네마틱(Twisted Nematic; TN)방식의 액정표시장치에도 적용될 수 있다.
도면에 도시된 바와 같이, 본 발명의 실시예에 따른 어레이 기판(110)에는 상기 어레이 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있다. 또한, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 횡전계를 발생시켜 액정(미도시)을 구동시키는 공통전극(108)과 화소전극(118)이 교대로 형성되어 있다.
상기 박막 트랜지스터는 상기 게이트라인(116)에 연결된 게이트전극(121), 상기 데이터라인(117)에 연결된 소오스전극(122) 및 화소전극라인(118l)을 거쳐 상기 화소전극(118)에 전기적으로 접속된 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 상기 소오스전극(122)과 드레인전극(123) 간에 전도채널을 형성하는 액티브패턴(미도시)을 포함한다.
상기 소오스전극(122)의 일부는 일방향으로 연장되어 상기 데이터라인(117)의 일부를 구성하며, 상기 드레인전극(123)의 일부는 화소영역 쪽으로 연장되어 제 2 절연막(미도시)에 형성된 제 1 콘택홀(140a)을 통해 상기 화소전극라인(118l)과 상기 화소전극(118)에 전기적으로 접속하게 된다.
전술한 바와 같이 상기 화소영역 내에는 횡전계를 발생시키기 위한 다수개의 공통전극(108)과 화소전극(118)이 교대로 배치되어 있다.
이때, 상기 화소전극(118)의 일측은 상기 게이트라인(116)에 대해 평행한 방향으로 배치된 상기 화소전극라인(118l)에 연결되게 되며, 상기 화소전극라인(118l) 하부에는 상기 게이트라인(116)에 대해 평행한 방향으로 배치되어 상기 화소전극라인(118l)의 일부와 중첩하는 공통라인(108l)이 형성되어 있다.
상기 공통라인(108l)은 상기 화소영역 가장자리에서 상기 데이터라인(117)에 대해 평행한 방향으로 배치된 제 1 연결라인(108a)에 연결되게 되며, 상기 제 1 연결라인(108a)은 상기 화소영역 상단에서 상기 게이트라인(116)에 대해 평행한 방향으로 배치된 제 2 연결라인(108b)에 연결되게 된다. 또한, 상기 공통전극(108)의 일측은 제 1 절연막(미도시)과 상기 제 2 절연막에 형성된 제 3 콘택홀(140c)을 통해 제 3 연결라인(108c)에 연결되게 된다.
이때, 본 발명의 실시예에 따른 박막 트랜지스터는 외부 전기장을 차단하기 위해 상기 액티브패턴 상부에 보호전극(119)이 형성되게 되며, 상기 보호전극(119)은 상기 제 1 절연막과 상기 제 2 절연막에 형성된 제 2 콘택홀(140b)을 통해 상기 공통라인(108l)에 전기적으로 접속되어 공통전압을 인가 받게된다.
전술한 바와 같이, 상기 화소전극라인(118l)의 일부는 상기 제 1 절연막과 제 2 절연막을 사이에 두고 그 하부의 공통라인(108l)의 일부와 중첩되어 스토리지 커패시터(storage capacitor)를 형성하게 된다. 상기 스토리지 커패시터(Cst)는 액정 커패시터에 인가된 전압을 다음 신호가 들어올 때까지 일정하게 유지시키는 역할을 한다. 이러한 스토리지 커패시터는 신호 유지 이외에도 계조(gray scale) 표시의 안정과 플리커(flicker) 및 잔상(afterimage) 감소 등의 효과를 가진다.
이때, 도 9에 도시된 바와 같이, 본 발명의 실시예에 따른 공통전극(108)과 화소전극(118) 및 데이터라인(117)이 꺾임 구조를 가지는 경우에는 액정분자가 2방향으로 배열되어 2-도메인(domain)을 형성함으로써 모노-도메인에 비해 시야각이 더욱 향상되게 된다. 다만, 본 발명이 상기 2-도메인 구조의 횡전계방식 액정표시장치에 한정되는 것은 아니며 본 발명은 2-도메인 이상의 멀티-도메인(multi-domain) 구조의 횡전계방식 액정표시장치에 적용 가능하다. 참고로, 상기 2-도메인 이상의 멀티-도메인을 형성하는 IPS 구조를 S-IPS(Super-IPS) 구조라 한다.
또한, 이와 같이 상기 공통전극(108)과 화소전극(118) 및 데이터라인(117)을 꺾임 구조로 형성하여 액정분자의 구동방향이 대칭성을 가지는 멀티-도메인 구조를 형성하게 되면 액정의 복굴절(birefringence) 특성에 의한 이상 광을 서로 상쇄시켜 줌으로써 색전이(color shift) 현상을 최소화할 수 있다.
여기서, 본 발명의 실시예에 따른 횡전계방식 액정표시장치는 하프-톤 마스크 또는 회절마스크(이하, 하프-톤 마스크를 지칭하는 경우에는 회절마스크를 포함하는 것으로 한다)를 이용하여 한번의 마스크공정으로 액티브패턴과 소오스/드레인전극 및 데이터라인을 형성함으로써 총 4번의 마스크공정으로 어레이 기판을 제작할 수 있게 된다.
또한, 전술한 바와 같이 본 발명의 실시예에 따른 횡전계방식 액정표시장치는 액티브패턴 상부에 보호전극을 형성하고 이를 공통라인에 전기적으로 접속시켜 공통전압을 인가함으로써 누설전류를 감소시키는 한편 누설전류의 편차를 감소시키게 되며, 이때 상기 보호전극은 상기 공통전극과 화소전극을 형성할 때 함께 형성함으로써 마스크공정이 추가되지 않게 되는데, 이를 다음의 횡전계방식 액정표시장치의 제조방법을 통해 상세히 설명한다.
도 10a 내지 도 10d는 도 9에 도시된 어레이 기판의 IXa-IXa'선 및 IXb-IXb'선에 따른 제조공정을 순차적으로 나타내는 단면도이며, 도 11a 내지 도 11d는 도 9에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도이다.
도 10a 및 도 11a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 어레이 기판(110)에 게이트전극(121), 게이트라인(116), 제 1 연결라인(108a), 제 2 연결라인(108b) 및 공통라인(108l)을 형성한다.
이때, 상기 제 1 연결라인(108a)은 데이터라인에 대해 실질적으로 평행한 방향으로 화소영역의 좌우에 형성되며, 상기 제 2 연결라인(108b) 및 공통라인(108l)은 상기 게이트라인(116)에 대해 실질적으로 평행한 방향으로 화소영역 상, 하단에 형성되게 된다. 이때, 상기 제 1 연결라인(108a)의 일측은 상기 공통라인(108l)에 연결되며, 상기 제 1 연결라인(108a)의 다른 일측은 상기 제 2 연결라인(108b)에 연결되게 된다.
이때, 상기 게이트전극(121), 게이트라인(116), 제 1 연결라인(108a), 제 2 연결라인(108b) 및 공통라인(108l)은 제 1 도전막을 상기 어레이 기판(110) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.
여기서, 상기 제 1 도전막으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 1 도전막은 상기 저저항 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수 있다.
다음으로, 도 10b 및 도 11b에 도시된 바와 같이, 상기 게이트전극(121), 게이트라인(116), 제 1 연결라인(108a), 제 2 연결라인(108b) 및 공통라인(108l)이 형성된 어레이 기판(110) 전면에 제 1 절연막(115a), 비정질 실리콘 박막, n+ 비정질 실리콘 박막 및 제 2 도전막을 형성한 후, 포토리소그래피공정(제 2 마스크공정)을 통해 선택적으로 제거함으로써 상기 게이트전극(121) 상부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(124)을 형성하며, 상기 제 2 도전막으로 이루어지며 상기 액티브패턴(124)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(122, 123)을 형성한다.
또한, 상기 제 2 마스크공정을 통해 상기 어레이 기판(110)의 데이터라인 영역에 상기 제 2 도전막으로 이루어진 데이터라인(117)을 형성하게 된다.
이때, 상기 액티브패턴(124) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 소오스/드레인전극(122, 123)과 동일한 형태로 패터닝된 오믹-콘택층(125n)이 형성되게 된다.
또한, 상기 데이터라인(117) 하부에는 각각 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막으로 이루어지며 상기 데이터라인(117)과 동일한 형태로 패터닝된 제 1 비정질 실리콘 박막패턴(120')과 제 2 n+ 비정질 실리콘 박막패턴(125")이 형성되게 된다.
여기서, 본 발명의 실시예에 따른 상기 액티브패턴(124)과 소오스/드레인전극(122, 123) 및 데이터라인(117)은 하프-톤 마스크를 이용하여 한번의 마스크공정(제 2 마스크공정)으로 동시에 형성하게 되는데, 이하 도면을 참조하여 상기 제 2 마스크공정을 상세히 설명한다.
도 12a 내지 도 12g는 도 10b 및 도 11b에 도시된 어레이 기판에 있어서, 본 발명의 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도이다.
도 12a에 도시된 바와 같이, 상기 게이트전극(121), 게이트라인(116), 제 1 연결라인(108a), 제 2 연결라인(108b) 및 공통라인(108l)이 형성된 어레이 기판(110) 전면에 제 1 절연막(115a), 비정질 실리콘 박막(120), n+ 비정질 실리콘 박막(125) 및 제 2 도전막(130)을 형성한다.
이때, 상기 제 2 도전막(130)은 소오스전극과 드레인전극 및 데이터라인을 구성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질로 이루어질 수 있다.
그리고, 도 12b에 도시된 바와 같이, 상기 어레이 기판(110) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(170)을 형성한 후, 본 발명의 실시예에 따른 하프-톤 마스크(180)를 통해 상기 감광막(170)에 선택적으로 광을 조사한다.
이때, 상기 하프-톤 마스크(180)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키고 일부는 차단하는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 하프-톤 마스크(180)를 투과한 광만이 상기 감광막(170)에 조사되게 된다.
이어서, 상기 하프-톤 마스크(180)를 통해 노광된 상기 감광막(170)을 현상하고 나면, 도 12c에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(170a) 내지 제 4 감광막패턴(170d)이 남아있게 되고, 모든 광이 투과된 제 1 투과영역(I)에는 상기 감광막이 완전히 제거되어 상기 제 2 도전막(130) 표면이 노출되게 된다.
이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(170a) 내지 제 3 감광막패턴(170c)은 제 2 투과영역(II)을 통해 형성된 제 4 감광막패턴(170d)보다 두껍게 형성된다. 또한, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 상기 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용하여도 무방하다.
다음으로, 도 12d에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(170a) 내지 제 4 감광막패턴(170d)을 마스크로 하여, 그 하부에 형성된 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 제 2 도전막을 선택적으로 제거하게 되면, 상기 게이트전극(121) 상부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(124)이 형성되며, 상기 어레이 기판(110)의 데이터라인 영역에 상기 제 2 도전막으로 이루어진 데이터라인(117)이 형성되게 된다.
이때, 상기 액티브패턴(124) 상부에는 각각 상기 n+ 비정질 실리콘 박막과 제 2 도전막으로 이루어지며 상기 액티브패턴(124)과 동일한 형태로 패터닝된 제 1 n+ 비정질 실리콘 박막패턴(125')과 제 2 도전막패턴(130')이 형성되게 된다.
또한, 상기 데이터라인(117) 하부에는 각각 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막으로 이루어지며 상기 데이터라인(117)과 동일한 형태로 패터닝된 제 1 비정질 실리콘 박막패턴(120')과 제 2 n+ 비정질 실리콘 박막패턴(125")이 형성되게 된다.
이후, 상기 제 1 감광막패턴(170a) 내지 제 4 감광막패턴(170d)의 일부를 제거하는 애싱(ahing)공정을 진행하게 되면, 도 12e에 도시된 바와 같이, 상기 제 2 투과영역(II)의 제 4 감광막패턴이 완전히 제거되게 된다.
이때, 상기 제 1 감광막패턴 내지 제 3 감광막패턴은 상기 제 4 감광막패턴의 두께만큼이 제거된 제 5 감광막패턴(170a') 내지 제 7 감광막패턴(170c')으로 상기 차단영역(III)에 대응하는 소오스전극영역과 드레인전극영역 및 상기 데이터라인(117) 상부에만 남아있게 된다.
이후, 도 12f에 도시된 바와 같이, 상기 남아있는 제 5 감광막패턴(170a') 내지 제 7 감광막패턴(170c')을 마스크로 하여 상기 제 1 n+ 비정질 실리콘 박막패턴과 제 2 도전막패턴의 일부를 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 제 2 도전막으로 이루어진 소오스전극(122)과 드레인전극(123)을 형성한다.
이때, 상기 액티브패턴(124) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 액티브패턴(124)의 소오스/드레인영역과 상기 소오스/드레인전극(122, 123) 사이를 오믹-콘택시키는 오믹-콘택층(125n)이 형성되게 된다.
이와 같이 본 발명의 실시예는 하프-톤 마스크를 이용함으로써 상기 액티브패턴(124)과 소오스/드레인전극(122, 123) 및 데이터라인(117)을 한번의 마스크공정을 통해 형성할 수 있게 된다.
이후, 도 10c 및 도 11c에 도시된 바와 같이, 상기 액티브패턴(124)과 소오스/드레인전극(122, 123) 및 데이터라인(117)이 형성된 어레이 기판(110) 전면에 제 2 절연막(115b)을 형성한다.
이때, 상기 제 2 절연막(115b)은 실리콘질화막과 같은 무기절연막이나 포토아크릴과 같은 유기절연막으로 이루어질 수 있으며, 또한 상기 제 2 절연막(115b)은 상기 무기절연막과 유기절연막이 적층된 다층 구조로 이루어질 수도 있다.
그리고, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 제 2 절연막(115b)의 일부 영역을 선택적으로 제거함으로써 상기 드레인전극(123)의 일부를 노출시키는 제 1 콘택홀(140a)을 형성한다.
또한, 상기 제 3 마스크공정을 이용하여 상기 제 1 절연막(115a)과 제 2 절연막(115b)의 일부 영역을 선택적으로 제거함으로써 상기 공통라인(108l)의 일부를 노출시키는 제 2 콘택홀(140b)과 상기 제 2 연결라인(108b)의 일부를 노출시키는 제 3 콘택홀(140c)을 형성한다.
다음으로, 도 10d 및 도 11d에 도시된 바와 같이, 상기 제 1 콘택홀(140a) 내지 제 3 콘택홀(140c)이 형성된 어레이 기판(110) 전면에 투명한 도전물질로 이루어진 제 3 도전막을 형성한 후, 포토리소그래피공정(제 4 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 제 1 콘택홀(140a)을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극라인(118l)을 형성한다.
또한, 상기 제 4 마스크공정을 통해 상기 제 3 도전막을 선택적으로 제거함으로써 상기 화소영역 내에 교대로 배치되어 횡전계를 발생시키는 다수개의 공통전극(108)과 화소전극(118)을 형성하며, 상기 제 2 콘택홀(140b) 및 제 3 콘택홀(140c)을 통해 각각 상기 공통라인(108l) 및 제 2 연결라인(108b)에 전기적으로 접속하는 보호전극(119) 및 제 3 연결라인(108c)을 형성하게 된다.
이때, 상기 화소전극(118)의 일측은 상기 화소전극라인(118l)에 연결되며, 상기 공통전극(108)의 일측은 상기 제 3 연결라인(108c)에 연결되게 된다.
또한, 상기 화소전극라인(118l)은 그 하부의 공통라인(108l)의 일부와 중첩되어 상기 제 1 절연막(115a)과 제 2 절연막(115b)을 사이에 두고 스토리지 커패시터(Cst)를 구성하게 된다.
여기서, 본 발명의 실시예에 따른 상기 보호전극(119)은 박막 트랜지스터의 액티브패턴(124) 상부에 위치하여 백채널을 외부의 전기장으로부터 차단시키는 한편 상기 제 2 콘택홀(140b)을 통해 상기 공통라인(108l)에 전기적으로 접속하여 공통전압을 인가 받음으로써 박막 트랜지스터의 누설전류를 감소시키는 역할을 하게된다. 또한, 이와 같이 상기 보호전극(119)이 백채널 박막 트랜지스터의 게이트전극 역할을 함으로써 액정표시패널 내 오프전류의 편차를 줄여 화상 품위를 개선할 수 있게 된다.
이와 같이 구성된 상기 본 발명의 실시예의 어레이 기판은 화상표시 영역의 외곽에 형성된 실런트에 의해 컬러필터 기판과 대향하여 합착되게 되는데, 이때 상기 컬러필터 기판에는 상기 박막 트랜지스터와 게이트라인 및 데이터라인으로 빛이 새는 것을 방지하는 블랙매트릭스와 적, 녹 및 청색의 컬러를 구현하기 위한 컬러필터가 형성되어 있다.
이때, 상기 컬러필터 기판과 어레이 기판의 합착은 상기 컬러필터 기판 또는 어레이 기판에 형성된 합착키를 통해 이루어진다.
전술한 바와 같이 상기 본 발명의 실시예는 액티브패턴으로 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 상기 액티브패턴으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터에도 적용된다.
또한, 본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자(Organic Light Emitting Diodes; OLED)가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도.
도 2는 일반적인 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도 및 일부 확대도.
도 3은 상기 도 2에 도시된 박막 트랜지스터에 있어서, 하나의 화소에 대한 등가회로를 나타내는 도면.
도 4는 상기 도 2에 도시된 박막 트랜지스터의 전기적 특성을 나타내는 그래프.
도 5는 본 발명의 실시예에 따른 박막 트랜지스터의 구조를 개략적으로 나타내는 단면도 및 일부 확대도.
도 6은 도 5에 도시된 본 발명의 실시예에 따른 박막 트랜지스터에 있어서, 하나의 화소에 대한 등가회로를 나타내는 도면.
도 7은 상기 도 5에 도시된 본 발명의 실시예에 따른 박막 트랜지스터에 있어서, 백채널 박막 트랜지스터의 전기적 특성을 나타내는 그래프.
도 8은 상기 도 5에 도시된 본 발명의 실시예에 따른 박막 트랜지스터의 전기적 특성을 나타내는 그래프.
도 9는 본 발명의 실시예에 따른 횡전계방식 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.
도 10a 내지 도 10d는 도 9에 도시된 어레이 기판의 IXa-IXa'선 및 IXb-IXb'선에 따른 제조공정을 순차적으로 나타내는 단면도.
도 11a 내지 도 11d는 도 9에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도.
도 12a 내지 도 12g는 도 10b 및 도 11b에 도시된 어레이 기판에 있어서, 본 발명의 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도.
** 도면의 주요부분에 대한 부호의 설명 **
110 : 어레이 기판 116 : 게이트라인
117 : 데이터라인 118 : 화소전극
119 : 보호전극 121 : 게이트전극
122 : 소오스전극 123 : 드레인전극
124 : 액티브패턴

Claims (15)

  1. 기판 위에 게이트전극을 형성하는 단계;
    상기 게이트전극 위에 제 1 절연막을 형성하는 단계;
    상기 게이트전극 상부에 액티브패턴을 형성하는 단계;
    상기 액티브패턴 상부에 상기 액티브패턴의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하는 단계;
    상기 기판 위에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막의 일부 영역을 제거하여 상기 드레인전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하며, 상기 액티브패턴 상부에 보호전극을 형성하는 단계를 포함하되, 상기 보호전극은 공통전극에 접속하여 공통전압을 인가 받아 상기 액티브패턴의 백채널을 외부의 전기장으로부터 차단하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 보호전극은 상기 화소전극을 구성하는 투명한 도전물질로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  3. 기판 위에 게이트전극, 액티브패턴, 소오스/드레인전극 및 화소전극을 형성하는 단계; 및
    상기 액티브패턴 상부에 보호전극을 형성하는 단계를 포함하며, 상기 보호전극은 공통전극에 접속하여 공통전압을 인가 받아 상기 액티브패턴의 백채널을 외부의 전기장으로부터 차단하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  4. 제 2 항에 있어서, 상기 보호전극은 상기 화소전극을 구성하는 투명한 도전물질로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  5. 제 2 항에 있어서, 상기 보호전극과 화소전극은 동일한 마스크공정을 통해 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  6. 기판 위에 형성된 게이트전극, 액티브패턴, 소오스/드레인전극 및 화소전극; 및
    상기 액티브패턴 상부에 형성되며, 공통전극에 접속하여 공통전압을 인가 받아 상기 액티브패턴의 백채널을 외부의 전기장으로부터 차단하는 보호전극을 포함하는 박막 트랜지스터.
  7. 제 6 항에 있어서, 상기 보호전극은 상기 화소전극을 구성하는 투명한 도전물질로 이루어진 것을 특징으로 하는 박막 트랜지스터.
  8. 제 6 항에 있어서, 상기 보호전극에는 0.01~10V 사이의 공통전압이 인가되는 것을 특징으로 하는 박막 트랜지스터.
  9. 제 1 기판 위에 게이트전극과 게이트라인을 형성하는 단계;
    상기 제 1 기판 위에 제 1 절연막을 형성하는 단계;
    상기 게이트전극 상부에 액티브패턴을 형성하는 단계;
    상기 액티브패턴 상부에 상기 액티브패턴의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극을 형성하며, 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 형성하는 단계;
    상기 화소영역 내에 교대로 배치되어 횡전계를 발생시키는 공통전극과 화소전극을 형성하는 단계;
    상기 액티브패턴 상부에 보호전극을 형성하는 단계; 및
    상기 제 1 기판과 제 2 기판을 대향하여 합착하는 단계를 포함하며, 상기 보호전극은 상기 공통전극에 접속하여 공통전압을 인가 받아 상기 액티브패턴의 백채널을 외부의 전기장으로부터 차단하는 것을 특징으로 하는 액정표시장치의 제조방법.
  10. 제 9 항에 있어서, 상기 보호전극은 상기 화소전극을 구성하는 투명한 도전물질로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  11. 제 9 항에 있어서, 상기 보호전극과 화소전극은 동일한 마스크공정을 통해 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  12. 제 9 항에 있어서, 상기 제 1 기판 위에 공통전압을 인가하는 공통라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 소오스전극과 드레인전극 및 데이터라인이 형성된 제 1 기판 위에 제 2 절연막을 형성하는 단계; 및
    상기 제 2 절연막의 일부 영역을 제거하여 상기 드레인전극의 일부를 노출시키는 제 1 콘택홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  14. 제 13 항에 있어서, 상기 제 2 절연막의 일부 영역을 제거하여 상기 공통라인의 일부를 노출시키는 제 2 콘택홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  15. 제 14 항에 있어서, 상기 보호전극은 상기 제 2 콘택홀을 통해 상기 공통라인과 전기적으로 접속하도록 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
KR1020070125812A 2007-12-05 2007-12-05 박막 트랜지스터 및 그 제조방법 KR101331905B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070125812A KR101331905B1 (ko) 2007-12-05 2007-12-05 박막 트랜지스터 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070125812A KR101331905B1 (ko) 2007-12-05 2007-12-05 박막 트랜지스터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20090058989A true KR20090058989A (ko) 2009-06-10
KR101331905B1 KR101331905B1 (ko) 2013-11-22

Family

ID=40989274

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070125812A KR101331905B1 (ko) 2007-12-05 2007-12-05 박막 트랜지스터 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101331905B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9110318B2 (en) 2012-11-13 2015-08-18 Samsung Electronics Co., Ltd. Driving device of display apparatus and method of manufacturing the driving device
US9219156B2 (en) 2013-11-15 2015-12-22 Samsung Display Co., Ltd. Display substrate and method of manufacturing the same
DE102013112610B4 (de) 2012-12-13 2022-10-27 Lg Display Co., Ltd. Anzeigevorrichtung mit integriertem Berührungssensor

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100218697B1 (ko) * 1996-09-23 1999-09-01 구자홍 액정표시소자
TW396289B (en) * 1996-10-29 2000-07-01 Nippon Electric Co Liquid crystal display device
JP3125872B2 (ja) * 1998-09-14 2001-01-22 日本電気株式会社 アクティブマトリクス型液晶表示装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9110318B2 (en) 2012-11-13 2015-08-18 Samsung Electronics Co., Ltd. Driving device of display apparatus and method of manufacturing the driving device
DE102013112610B4 (de) 2012-12-13 2022-10-27 Lg Display Co., Ltd. Anzeigevorrichtung mit integriertem Berührungssensor
US9219156B2 (en) 2013-11-15 2015-12-22 Samsung Display Co., Ltd. Display substrate and method of manufacturing the same

Also Published As

Publication number Publication date
KR101331905B1 (ko) 2013-11-22

Similar Documents

Publication Publication Date Title
US6791633B2 (en) Liquid crystal display and manufacturing method of same
US7791680B2 (en) Display apparatus having an impurity adsorption electrode disposed in a display area
US8319903B2 (en) In-plane switching mode liquid crystal display having at least one common line underneath a respective common electrode to overlap the common electrode
US8519396B2 (en) Array substrate for in-plane switching mode liquid crystal display device and fabricating method thereof
KR101421166B1 (ko) 액정표시장치의 제조방법
US7316944B2 (en) Fabricating method of a liquid crystal display device
KR101320494B1 (ko) 수평전계방식 액정표시장치 및 그 제조방법
US20050286003A1 (en) Liquid crystal display device and method of fabricating the same
US8169580B2 (en) Viewing angle-controllable liquid crystal display device and fabrication method thereof
KR101331905B1 (ko) 박막 트랜지스터 및 그 제조방법
KR101350260B1 (ko) 횡전계방식 액정표시장치 및 그 제조방법
KR20070047861A (ko) 표시 기판과, 이를 구비한 액정표시패널 및 표시 장치
KR20120015162A (ko) 액정표시장치 및 그 제조방법
KR101393366B1 (ko) 액정표시장치와 액정표시장치의 제조방법
KR20070002779A (ko) 액정 표시패널 및 그 제조방법
JP4593161B2 (ja) 液晶表示装置
KR20090053609A (ko) 횡전계방식 액정표시장치 및 그 제조방법
KR20110012111A (ko) 횡전계방식 액정표시장치의 제조방법
KR101697587B1 (ko) 횡전계방식 액정표시장치 및 그 제조방법
KR20090053610A (ko) 횡전계방식 액정표시장치 및 그 제조방법
KR20080062852A (ko) 수평 전계형 액정표시장치 및 그 제조방법
KR101594863B1 (ko) 시야각 제어가 가능한 액정표시장치 및 그 제조방법
US9128313B2 (en) Method of manufacturing liquid crystal display
KR20110012113A (ko) 액정표시장치 및 그 제조방법
KR20110012512A (ko) 횡전계방식 액정표시장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161012

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20171016

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20181015

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20191015

Year of fee payment: 7