KR20090056124A - 듀얼 프로세서 제어 장치의 고장 안전 구조 - Google Patents

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Abstract

두 프로세서 간의 공통 메모리를 이용하여 상대편 프로세서의 동작 상태는 물론이고 내부의 여러 태스크의 상태를 개별적으로 감시할 수 있는 고장 안전 구조를 갖는 듀얼 프로세서 제어 장치의 고장 안정 구조가 제공된다. 듀얼 프로세서 제어 장치는 2개의 프로세서를 포함한다. 공통 메모리는 상기 2개의 프로세서 사이에 접속되어, 상기 2개의 프로세서의 동작 상태를 검지하고 상기 2개의 프로세서 중의 적어도 하나가 고장을 발생한 경우, 고장 복귀 신호를 발생하여 고장된 프로세서를 정상 상태로 회복시킨다.
듀얼 프로세서, 공통 메모리

Description

듀얼 프로세서 제어 장치의 고장 안전 구조{Fail safe architecture of dual processor controller}
본 발명은 듀얼 프로세서에 관한 것으로, 더욱 상세하게는 두 개의 프로세서로 구성된 제어 장치에 있어서 공통 메모리를 이용하여 상호 감시 방식의 고장 안전 동작을 수행하는 듀얼 프로세서 제어 장치의 고장 안전 구조에 관한 것이다.
간단한 시스템의 제어를 위해서는 하나의 프로세서로 모든 기능을 수행하지만, 다수의 복잡한 기능을 위해서는 사용자 인터페이스를 담당하는 저속의 8비트 프로세서와 신호처리 및 제어 등의 주요 기능을 담당하는 고속의 프로세서를 같이 사용하는 것이 일반적이다. 이와 같이 두 개의 프로세서로 구성되는 제어 장치의 경우 공통 메모리 (Common Memory)를 설치하여 각자의 정보를 교환한다.
시스템의 신뢰성을 향상시킬 목적으로 많이 사용되고 있는 방법으로 핫 스탠바이(Hot Standby)를 이용한 이중화 기법과 N-모듈화 기법(N-Modular Redundancy)의 다수결(Majority Voting)을 이용한 다중화 기법 등이 있다. 그러나 이런 다중화 방법은 제어 시스템의 복잡도가 증대되어 소형의 간단한 시스템에는 적합하지 않다.
단일 프로세서 시스템에서 많이 사용되는 고장 안전(Fail Safe) 기법으로 제어장치의 하트비트(Heartbeat) 신호를 이용하는 방법과 워치독 타이머(Watchdog Timer)를 사용하는 방법이 있다. 두 방법 모두 시스템의 고장으로부터의 복귀를 위해서 사용되는 기법으로 일정 기간 동안 모듈이 응답하지 않을 경우에 전체 시스템을 재 기동시키는 방식으로 고장 안전을 구현한다.
두 개의 프로세서로 구성된 시스템의 경우 고장 안전(Fail Safe) 시스템을 구성하기 위해서 기존에 많이 사용되는 워치독 타이머를 두 개의 프로세서에 각각 적용하는 방식이 가능하지만, 이 경우 워치독 타이머를 위한 별도의 하드웨어가 각각 필요하며 하나의 프로세서가 문제가 있어서 초기화되더라도 다른 프로세서가 그 상태를 파악하기 곤란한 문제점이 있다.
도 1은 단일 프로세서를 가지는 시스템의 기존 방식의 워치독 타이머 구성을 나타낸다. 일정 시간 내 응답성이 최우선 시 되는 실시간 제어 시스템에서 워치독 타이머(110)는 정해진 시간 내에 프로세서인 CPU(120)의 워치독 클리어(Clear) 신호가 없는 경우, 프로세서가 제대로 동작하지 못하는 것으로 판단하여 프로세서 리셋 신호를 발생시키는 방식으로 시스템을 고장으로부터 복구시킨다.
이러한 워치독 타이머 방식은 구조가 간단하고, 동작이 명료하여 광범위하게 사용되며 프로세서 내부에 기본 하드웨어로 포함되어 있기도 한다.
워치독 타이머를 기본으로 포함하고 있지 못한 저가 프로세서의 경우 별도의 워치독 타이머 회로를 설치해 주어야 한다. 두 개의 프로세서로 구성된 제어장치의 경우 각각 워치독 타이머를 설치하여야 한다. 별도 구성된 워치독 타이머는 각각의 프로세서의 고장을 검지하여 프로세서를 고장으로부터 복귀시키지만 상대편 프로세서는 시스템의 고장 여부의 판별을 위하여 별도의 구조를 필요로 한다.
또한 기존의 워치독 타이머는 전체 시스템이 정지되는 중대한 고장일 경우 문제없이 작동하나, 프로세서 내의 지역적인 태스크 문제시에는 고장을 검출하지 못하는 경우도 있다. 또한 워치독 리셋이 요청되어 시스템 복구를 하는 경우 하나의 태스크 고장에 의해서 문제가 없는 다른 모든 태스크들도 같이 초기화 과정을 거쳐야 하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 발명한 것으로서, 두 프로세서 간의 공통 메모리를 이용하여 상대편 프로세서의 동작 상태는 물론이고 내부의 여러 태스크의 상태를 개별적으로 감시할 수 있는 듀얼 프로세서 제어 장치의 고장 안전 구조를 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위하여, 본 발명에 따른 듀얼 프로세서 제어 장치의 고장 안전 구조는 2개의 프로세서; 및 상기 2개의 프로세서 사이에 접속되어, 상기 2개의 프로세서의 동작 상태를 검지하고 상기 2개의 프로세서 중의 적어도 하나가 고장을 발생한 경우, 고장 복귀 신호를 발생하여 고장된 프로세서를 정상 상태로 회복시키는 공통 메모리를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 2개 프로세서 각각은 상대편 프로세서의 동작 상태를 점검하고 상기 상대편 프로세서의 내부 태스크의 정상 동작 여부를 판별하여 인터럽트 신호를 발생시키고 그 이후에 지정된 태스크 복구 시간의 경과 후 상기 상대편 프로세서에 리셋 신호를 출력하는 상태 감시자; 상대편 상태 감시자의 인터럽트 신호를 받아서 자기 프로세서 내부의 고장난 태스크 만을 복구시켜주는 태스크 복구 인터럽트 서비스 루틴; 프로세서 자신의 여러 태스크 상태를 각각 감시하여 태스크의 상태를 상기 공통 메모리에 저장하여 상대편 감시자에게 자신의 동작 상태를 표시하는 태스크 감시자를 포함한다.
더욱 바람직하게는, 상기 공통 메모리는 상기 2개 프로세서 각각의 내부 태스크 상태를 저장하여 각 태스크 별 동작 상태를 개별적으로 점검한다. 가장 바람직하게는, 상기 공통 메모리는 상기 2개의 프로세서의 기본적인 데이터 교환을 위한 메모리 영역을 각각 가지며 두 프로세서 각각 태스크의 오동작 여부를 판별할 수 있는 태스크 동작 상태 레지스터를 포함한다.
별도의 하드웨어 추가 없이 기설치의 공통 메모리와 두 프로세서 사이의 각각 두 개의 신호선으로 고장 안전 시스템을 구축하여 편이성과 안정성을 동시에 확보하였다.
이러한 두 개의 프로세서로 구성된 시스템을 위한 새로운 고장 안전 구조는 기존의 데이터 통신용으로 사용되어지는 공통 메모리를 이용하므로 각각의 워치독 타이머를 설치하는 등 별도의 하드웨어가 필요 없어 제작비용의 절감과 시스템 고장 확률을 낮추는 효과가 있다.
프로세서 내의 단일 태스크의 고장으로 인한 문제 발생시에 상대편 프로세서의 감시에 의해 프로세서 리셋에 의한 전체 시스템 고장 복구 방식을 제공함과 동시에 문제가 있는 태스크 자체의 고장복구를 할 수 있는 기회를 더 줌으로써 시스템의 가용성을 높이는 효과가 있다.
위와 동일한 이유로 복구에 시간이 오래 걸리는 전체 시스템 리셋 방식 이전에 문제가 있는 태스크만 선택적으로 짧은 시간에 복구함으로서, 복구에 의한 시스템 제어 성능의 순간적인 악화를 방지하는 효과가 있다.
본 발명의 실시예에 따른 공통 메모리를 이용한 듀얼 프로세서 제어장치의 고장 안전 구조를 첨부도면을 참조하여 상세하게 설명한다.
도 2는 본 발명의 실시예에 따른 공통 메모리를 이용한 듀얼 프로세서 제어장치의 고장 안전 구조를 나타낸 블록도이다.
본 발명의 실시예에 따른 공통 메모리를 이용한 듀얼 프로세서 제어장치의 고장 안전 구조는 2개의 프로세서 및 공통 메모리(30)를 포함한다.
공통 메모리(30)는 상기 2개의 프로세서 사이에 접속되어, 상기 2개의 프로세서의 동작 상태를 검지하고 상기 2개의 프로세서 중의 적어도 하나가 고장을 발생한 경우, 고장 복귀 신호를 발생하여 고장난 프로세서를 정상 상태로 회복시킨다.
두 개의 프로세서는 일반적으로 사용자 인터페이스를 담당하는 저속의 마이크로 콘트롤 유니트(Micro Control Unit; 이하 'MCU'라 함, 10)와 고속의 신호 처리, 계측, 제어 등을 담당하는 디지털 신호 처리장치(Digital Signal Processor, 이하 'DSP'라 함, 20)로 구성된다. 두 개의 프로세서인 MCU(10) 및 DSP(20)는 각각 어드레스 버스(41 및 43)와 데이터 버스(42 및 44)를 통해서 공통 메모리(30)와 연결되어 프로세서 사이의 데이터를 공유한다. 이와 동시에 공유 메모리(30)에는 각 프로세서의 상태를 점검할 수 있는 레지스터(Register)를 구성하여 상대편 프로세서의 상태를 감시한다. 각각의 프로세서는 상대편을 제어하기 위한 2개의 신호선 (인터럽트, 리셋)을 가지고 고장으로 부터의 복귀 명령을 전달한다.
도 3은 도 2에 도시된 두 프로세서 중 하나인 MCU(10)의 내부 구성을 나타내는 상세도이다.
MCU(10)는 상태 감시자인 DSP 감시자(16), 태스크 복구 인터럽트 서비스 루틴(Interrupt Service Routine, 이하 'ISR'이라 함, 17), 및 태스크 감시자(15)를 포함한다.
DSP 감시자(16)는 상대편 프로세서인 DSP(20)의 동작 상태를 점검하고 DSP(20)의 내부 태스크의 정상 동작 여부를 판별하여 인터럽트 신호를 발생시키고 그 이후에 지정된 태스크 복구 시간의 경과 후 DSP(20)에 리셋 신호를 출력한다. ;
태스크 복구 ISR(17)는 상대편 상태 감시자인 MCU 감시자(27)의 인터럽트 신호를 받아서 자기 프로세서 내부의 고장난 태스크 만을 복구시켜 준다.
태스크 감시자(15)는 프로세서 자신의 여러 태스크 상태를 각각 감시하여 태스크의 상태를 상기 공통 메모리에 저장하여 상대 감시자에게 자신의 동작 상태를 표시한다.
MCU(10)는 본연의 임무를 위한 여러 태스크(11, 12, 및 13)를 수행 중이다. 각각의 태스크는 정해진 시간 내에 태스크 상태 레지스터(14)에 자기 태스크에 해당하는 비트(Bit)를 설정한다. 태스크 감시자(15)는 주기적으로 공통 메모리(30)에 태스크 상태 레지스터를 복사한다. DSP 감시자(16)는 공통 메모리(30)를 점검하여 지정된 시간에 상대편(DSP)의 태스크 상태 레지스터가 설정되어 있지 않으면 MCU 인터럽트 신호(45)를 DSP(20)에 인가하여 인터럽트 요청을 한다. 또한 DSP 감시자(16)가 인터럽트 신호를 인가한 후 태스크 복구를 위해 정해진 시간 동안에 DSP 태스크 상태가 변화가 없을 경우 MCU 리셋 신호를 인가하여 DSP(20)를 초기화시킨다. 태스크 복구 ISR(17)은 상대편인 DSP(20)의 인터럽트 요청 신호(47)에 의해서 동작되며 즉시 태스크 상태 레지스터의 내용을 확인하여 문제가 있는 태스크를 파악하며 해당 태스크를 초기화시킨다.
도 4는 도 2에 도시된 두 프로세서 중 하나인 DSP(20)의 내부 구성을 나타내는 상세도이다. DSP(20)의 고장 안전 동작 원리는 MCU(10)와 동일하며 내부 구조도 동일하다.
DSP(20)는 상태 감시자인 MCU 감시자(27), 태스크 복구 ISR(26), 및 태스크 감시자(25)를 포함한다.
DSP 감시자(27)는 상대편 프로세서인 MCU(10)의 동작 상태를 점검하고 MCU(20)의 내부 태스크의 정상 동작 여부를 판별하여 인터럽트 신호를 발생시키고 그 이후에 지정된 태스크 복구 시간의 경과 후 MCU(10)에 리셋 신호를 출력한다.
ISR(26)는 상대편 상태 감시자인 MCU 감시자(27)의 인터럽트 신호를 받아서 자기 프로세서 내부의 고장난 태스크 만을 복구시켜 준다.
태스크 감시자(25)는 프로세서 자신의 여러 태스크 상태를 각각 감시하여 태스크의 상태를 상기 공통 메모리(30)에 저장하여 상대 감시자에게 자신의 동작 상태를 표시한다.
도 5는 공통 메모리(30)의 내부 메모리 맵(Memory Map)을 나타낸다. 공통 메모리(30)는 MCU(10)의 데이터를 DSP(20)와 공유하기 위한 MCU 데이터 영역(31)과 DSP(20)의 데이터를 MCU(10)와 공유하기 위한 DSP 데이터 영역(32)을 포함한다. 그 리고 MCU(10)의 태스크 상태를 나타내기 위한 MCU 태스크 상태 레지스터의 복사본 (MCU TSR, 33)과 DSP의 태스크 상태를 나타내기 위한 DSP 태스크 상태 레지스터의 복사본 (DSP TSR, 34)를 포함한다.
각 프로세서의 상호 감시자는 지정된 기간 이내에 태스크 상태의 변화가 없는 경우 상대 프로세서에 인터럽트 신호를 인가하여 문제가 있는 태스크를 초기화 시키도록 명령하고, 지정된 복구 시간 이내에 상대 프로세서의 태스크가 정상을 회복하지 못하는 경우 상대 프로세서에 리셋 신호를 인가하여 시스템을 고장으로부터 복구시킨다. 이러한 새로운 고장 안전 구조를 통해서 전체 시스템의 고장으로부터의 복구 시간을 단축하였고 문제가 없는 태스크를 자주 초기화시키는 번거로움을 없애서 시스템의 안정성을 높였다.
본 발명에 따른 듀얼 프로세서 제어 장치의 고장 안전 구조는 듀얼 프로세서가 이용되는 분야에 적용될 수 있다.
도 1은 단일 프로세서를 가지는 시스템의 기존 방식의 워치독 타이머 구성을 나타낸다.
도 2은 본 발명의 실시예에 따른 듀얼 프로세서 제어 장치의 고장 안전 구조의 구성을 나타낸 블록도이다.
도 3은 도 2에 도시된 두 개의 프로세서 중 하나인 MCU 내부의 어플리케이션 태스크와 태스크 상태 레지스터의 관계를 도식화한 도면이다.
도 4는 도 2에 도시된 두 개의 프로세서 중 하나인 DSP 내부의 어플리케이션 태스크와 태스크 상태 레지스터의 관계를 도식화한 도면이다.
도 5는 도 2에 도시된 공통 메모리의 상세도이다.
도 6은 도 2 및 도 5에 도시된 공통 메모리를 이용한 고장 안전 구조의 실시 예를 나타낸 도면이다.
<도면 주요 부분에 대한 부호의 설명>
10: MCU
11, 12, 13: MCU의 태스크
14: MCU의 태스크 상태 레지스터
15: MCU의 태스트 감시자
16: DSP 감시자
17: MCU의 태스크 복구 ISR
20: DSP
21, 22, 23: DSP의 태스크
24: DSP의 태스크 상태 레지스터
25: DSP의 태스크 감시자
26: MCU 감시자
27: DSP의 태스크 복구 ISR
30: 공통 메모리 (Common Memory)
31: MCU 전송 데이터 영역
32: DSP 전송 데이터 영역
33: MCU 태스크 상태 레지스터
34: DSP 태스크 상태 레지스터
41,43: 어드레스 버스
42,44: 데이타 버스
45: DSP 인터럽트 신호
46: MCU의 DSP 리셋 신호
47: DSP의 MCU 인터럽트 신호
48: DSP의 MCU 리셋 신호

Claims (5)

  1. 2개의 프로세서; 및
    상기 2개의 프로세서 사이에 접속되어, 상기 2개의 프로세서의 동작 상태를 검지하고 상기 2개의 프로세서 중의 적어도 하나에 고장이 발생한 경우, 고장 복귀 신호를 발생하여 고장된 프로세서를 정상 상태로 회복시키는 공통 메모리를 포함하는 듀얼 프로세서 제어 장치의 고장 안전 구조.
  2. 제1 항에 있어서, 상기 2개 프로세서 각각은 상대편 프로세서의 동작 상태를 점검하고 상기 상대편 프로세서의 내부 태스크의 정상 동작 여부를 판별하여 인터럽트 신호를 발생시키고 그 이후에 지정된 태스크 복구 시간의 경과 후 상기 상대편 프로세서에 리셋 신호를 출력하는 상태 감시자;
    상대편 상태 감시자의 인터럽트 신호를 받아서 자기 프로세서 내부의 고장난 태스크 만을 복구시켜주는 태스크 복구 인터럽트 서비스 루틴;
    프로세서 자신의 여러 태스크 상태를 각각 감시하여 태스크의 상태를 상기 공통 메모리에 저장하여 상대편 감시자에게 자신의 동작 상태를 표시하는 태스크 감시자를 포함하는 듀얼 프로세서 제어 장치의 고장 안전 구조.
  3. 제1 항에 있어서, 상기 2개 프로세서 중 하나는 사용자 인터페이스를 담당하는 마이크로 콘트롤 유닛이고, 나머지는 하는 고속 신호 처리, 계측, 및 제어를 담 당하는 디지털 신호 처리 장치인 듀얼 프로세서 제어 장치의 고장 안전 구조.
  4. 제1 항에 있어서, 상기 공통 메모리는 상기 2개 프로세서 각각의 내부 태스크 상태를 저장하여 각 태스크별 동작 상태를 개별적으로 점검하는 듀얼 프로세서 제어 장치의 고장 안전 구조.
  5. 제1 항에 있어서, 상기 공통 메모리는 상기 2개의 프로세서의 기본적인 데이터 교환을 위한 메모리 영역을 각각 가지며 두 프로세서 각각 태스크의 오동작 여부를 판별할 수 있는 태스크 동작 상태 레지스터를 포함하는 듀얼 프로세서 제어 장치의 고장 안전 구조.
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