KR20180065882A - 멀티 코어 프로세서 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 프로세서들 각각이 동일한 테스크를 수행하는 제 1 동작 모드와, 상기 프로세서들 각각이 서로 다른 테스크를 수행하는 제 2 동작 모드를 갖는 멀티 코어 프로세서는, 실행되는 소프트웨어에서 호출되는 함수가 상기 제 1 동작 모드 또는 상기 제 2 동작 모드를 요청하는 경우, 제 1 레지스터 또는 제 2 레지스터에 동작 모드 값을 기입하는 제 1 프로세서 및 제 2 프로세서, 상기 제 1 레지스터 또는 상기 제 2 레지스터에 저장된 상기 동작 모드 값에 따라 상기 제 1 프로세서 및 상기 제 2 프로세서의 코어 아이디를 할당하는 매니저, 그리고 상기 함수에 응답하여 상기 제 1 프로세서 및 상기 제 2 프로세서를 리셋하는 리셋 컨트롤러를 포함하되, 상기 매니저는 상기 동작 모드 값이 상기 제 1 동작 모드를 지시하는 경우에는 상기 제 1 프로세서와 상기 제 2 프로세서에 동일한 코어 아이디를 할당하고, 상기 동작 모드 값이 상기 제 2 동작 모드를 지시하는 경우에는 상기 제 1 프로세서와 상기 제 2 프로세서에 서로 다른 코어 아이디를 할당한다.

Description

멀티 코어 프로세서 및 그것의 동작 방법{MULTI-CORE PROCESSOR AND OPERATION METHOD THEREOF}
본 발명은 프로세서에 관한 것으로, 좀 더 상세하게는 멀티 코어 프로세서 및 그것의 동작 방법에 관한 것이다.
중앙처리장치(Central Processing Unit: 이하, CPU)로 대표되는 프로세서의 응용 영역은 시스템 반도체 전분야에 걸쳐서 광대하게 적용되고 있다. 프로세서 코어(Processor Core)의 응용 영역은 데이터의 처리가 필요한 다양한 응용 영역으로 확대되고 있다. 예를 들면, 자동차 시스템 등에서는 ADAS(Advanced Driver Assistance System)와 같은 고도의 지능과 정밀성을 요구하는 운전자 보조 시스템의 개발이 활발히 이루어지고 있다. 특히, 운전자 대신 차량 외부의 환경을 인식하기 위해 고성능 프로세서 코어가 자동차 시스템에 활발히 응용되는 추세이다.
프로세서(Processor)는 메인 메모리(Main memory)에서 프로그램을 읽어와 절차에 따라 연산을 수행할 수 있다. 프로세서는 연산 수행 결과(즉, 처리 결과)를 메인 메모리에 저장할 수 있다. 연산의 고신뢰성을 보장하기 위해 프로세서에서 생성되는 데이터 또는 메인 메모리에 전달되는 데이터를 모니터링하면, 프로세서의 동작 오류를 검출할 수 있다. 어떤 경우에는 메인 메모리에 저장되는 데이터를 모니터링한 결과를 이용하여 프로세서의 동작 오류를 복구할 수도 있다.
시스템에서 요구되는 고성능과 고신뢰성을 제공하기 위해서는 멀티 코어 기술이 사용된다. 예를 들면, 연산 처리 속도를 향상시키기 위해서는 복수의 코어들이 각각 독립적으로 동작할 수 있다. 반면, 높은 신뢰성이 요구되는 경우에는, 복수의 코어들이 동일한 테스크를 수행하여 오류 확률을 줄일 수 있다. 뿐만 아니라, 고성능 및 고신뢰성의 요구에 따라 다양한 모바일 장치들에도 멀티 코어 기술이 활발히 적용되고 있다.
본 발명의 목적은 가변적으로 동작 모드를 변경하고 동작 오류를 용이하게 검출하고 정정할 수 있는 멀티 코어 프로세서를 제공하는 데에 있다. 본 발명의 다른 목적은 멀티 코어 프로세서에서 고성능과 고신뢰성을 제공하기 위한 효과적인 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 프로세서들 각각이 동일한 테스크를 수행하는 제 1 동작 모드와, 상기 프로세서들 각각이 서로 다른 테스크를 수행하는 제 2 동작 모드를 갖는 멀티 코어 프로세서는, 실행되는 소프트웨어에서 호출되는 함수가 상기 제 1 동작 모드 또는 상기 제 2 동작 모드를 요청하는 경우, 제 1 레지스터 또는 제 2 레지스터에 동작 모드 값을 기입하는 제 1 프로세서 및 제 2 프로세서, 상기 제 1 레지스터 또는 상기 제 2 레지스터에 저장된 상기 동작 모드 값에 따라 상기 제 1 프로세서 및 상기 제 2 프로세서의 코어 아이디를 할당하는 매니저, 그리고 상기 함수에 응답하여 상기 제 1 프로세서 및 상기 제 2 프로세서를 리셋하는 리셋 컨트롤러를 포함하되, 상기 매니저는 상기 동작 모드 값이 상기 제 1 동작 모드를 지시하는 경우에는 상기 제 1 프로세서와 상기 제 2 프로세서에 동일한 코어 아이디를 할당하고, 상기 동작 모드 값이 상기 제 2 동작 모드를 지시하는 경우에는 상기 제 1 프로세서와 상기 제 2 프로세서에 서로 다른 코어 아이디를 할당한다.
본 발명의 실시 예에 따른 프로세서들 각각이 동일한 테스크를 수행하는 제 1 동작 모드와, 상기 프로세서들 각각이 서로 다른 테스크를 수행하는 제 2 동작 모드를 갖는 멀티 코어 프로세서의 동작 방법은, 제 1 프로세서 또는 제 2 프로세서에서 실행되는 소프트웨어의 함수가 상기 제 1 동작 모드와 상기 제 2 동작 모드 중 어느 하나로의 변경을 요청하는지 검출하는 단계, 상기 검출 결과에 따라 상기 제 1 프로세서에 포함되는 제 1 레지스터 또는 상기 제 2 프로세서에 포함되는 제 2 레지스터를 설정하는 단계, 상기 제 1 프로세서 및 상기 제 2 프로세서를 리셋하는 단계, 그리고 상기 제 1 프로세서 및 상기 제 2 프로세서의 코어 아이디를 할당하는 단계를 포함하되, 상기 제 1 레지스터 또는 상기 제 2 레지스터에 설정된 동작 모드값이 상기 제 1 동작 모드인 경우에는 상기 제 1 프로세서와 상기 제 2 프로세서는 동일한 코어 아이디를 할당받고, 상기 제 1 레지스터 또는 상기 제 2 레지스터에 설정된 상기 동작 모드값이 상기 제 2 동작 모드인 경우에는 상기 제 1 프로세서와 상기 제 2 프로세서에 상이한 코어 아이디를 할당받는다.
본 발명의 실시 예에 따른 멀티 코어 프로세서는 가변적 이중화 기능이 있는 멀티 코어의 효율적인 오류 감지 및 정정을 수행한다. 따라서, 멀티 코어 프로세서의 높은 신뢰성이 제공될 수 있다.
도 1은 본 발명의 실시 예에 따른 컴퓨터 시스템을 보여주는 블록도이다.
도 2는 도 1의 멀티 코어 프로세서를 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 DMR 모드에서의 멀티 코어 프로세서의 기능을 보여주는 블록도이다.
도 4는 비DMR 모드에서 본 발명의 멀티 코어 프로세서의 기능을 보여주는 블록도이다.
도 5는 본 발명의 멀티 코어 프로세서의 동작을 보여주는 순서도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 컴퓨터 시스템(10)을 간략히 보여주는 블록도이다. 도 1을 참조하면, 컴퓨터 시스템(10)은 버스(600)를 통하여 전기적으로 연결되는 멀티 코어 프로세서(100), 메인 메모리(200), 스토리지(300), 사용자 인터페이스(400), 그리고 네트워크 인터페이스(500)를 포함할 수 있다.
멀티 코어 프로세서(100)는 메인 메모리(200) 또는 스토리지(300)에 저장된 프로세싱 인스트럭션들을 실행하는 반도체 장치이다. 멀티 코어 프로세서(100)는 컴퓨터 시스템(10)에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. 멀티 코어 프로세서(100)는 메인 메모리(200)에 로드되는 소프트웨어(250)를 실행할 것이다. 멀티 코어 프로세서(100)는 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 것이다. 멀티 코어 프로세서(100)는 적어도 2개의 독립적으로 구동 가능한 프로세서들(이하, 코어)을 갖는 컴퓨팅 컴포넌트(Computing component)이다. 코어들 각각은 프로그램 명령들(Program Instructions)을 독립적으로 읽고 실행할 수 있다.
특히, 본 발명의 멀티 코어 프로세서(100)는 듀얼 모듈러 리던던시(Dual-Modular Redundancy: 이하, DMR) 모드와 비DMR(Non-DMR) 모드의 2개 모드로 동작할 수 있다. DMR 모드시에는 프로세서 코어들은 적어도 하나의 리딩 코어(Leading core)와 적어도 하나의 트레일링 코어(Trailing core)로 동작한다. 즉, DMR 모드에서는 적어도 2개의 프로세서 코어는 동일한 테스크를 수행한다. 하지만, DMR 모드에서는 리딩 코어만이 메인 메모리(200)로의 쓰기 권한을 갖는다. DMR 모드에서 트레일링 코어는 그 연산 결과를 메인 메모리(200)에 적용하지 못하며, 주변 장치의 레지스터들을 변경하지 못하도록 제어된다. 반면, 비DMR 모드에서, 각각의 프로세서 코어들은 독립적으로 테스크를 처리하고, 각각 독립적으로 메인 메모리(200)에 접근한다.
메인 메모리(200)에는 부팅시에 소프트웨어(250)가 로드된다. 예를 들면, 부팅시 메인 메모리(200)에는 운영 체제(OS)나 응용 프로그램들(Application Program)이 로드될 것이다. 컴퓨팅 시스템(10)의 부팅시에 스토리지(300)에 저장된 OS 이미지가 부팅 시퀀스에 의거하여 메인 메모리(200)로 로드된다. 운영 체제(OS)에 의해서 컴퓨팅 시스템(10)의 제반 입출력 동작들이 지원될 수 있다. 마찬가지로, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 응용 프로그램들이 메인 메모리(200)에 로드될 수 있다. 메인 메모리(200)는 예를 들면 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리 장치일 수 있다.
스토리지(300)는 컴퓨팅 시스템(10)의 저장 매체(Storage Medium)로서 제공된다. 스토리지(300)는 응용 프로그램들(Application Program), 운영 체제 이미지(OS Image) 및 각종 데이터를 저장할 수 있다. 스토리지(300)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)나 하드 디스크 드라이브(HDD), 또는 솔리드 스테이트 드라이브(SSD)로 제공될 수도 있다.
사용자 인터페이스(400)는 사용자와 컴퓨팅 시스템(10) 사이에서 인터페이싱을 제공한다. 사용자 인터페이스(400)를 사용하여 입력 및 출력이 실행될 수 있다. 예를 들면, 사용자 인터페이스(400)는 멀티 코어 프로세서(100)의 제어에 따라 데이터를 표시하는 액정 화면을 포함할 수 있다. 또는, 사용자 인터페이스(400)는 사용자의 입력을 컴퓨팅 시스템(10)에 전달하기 위한 키보드나 마우스, 터치 패드와 같은 입력 수단을 포함할 수 있다.
네트워크 인터페이스(500)는 컴퓨팅 시스템(10)을 무선 또는 유선 채널을 통해서 네트워크(20)에 연결한다. 네트워크 인터페이스(500)는 셀룰러 통신, 무선랜, 그리고 블루투스 통신들 중 적어도 하나에 대응하는 통신 모듈을 포함할 수 있다. 네트워크 인터페이스(500)는 동축 케이블이나 광통신 케이블 등으로 네트워크(20)에 연결하기 위한 모뎀일 수 있다.
본 발명의 멀티 코어 프로세서(100)는 소프트웨어(250)에 의해서 동작 모드가 선택될 수 있다. 즉, 멀티 코어 프로세서(100)가 DMR 모드로 동작할지 또는 비DMR 모드로 동작할지는 소프트웨어(250)의 수행시 호출되는 함수에 의해서 선택될 수 있다. 이러한 특징은 후술하는 도면을 통해서 자세히 설명될 것이다.
도 2는 도 1의 멀티 코어 프로세서를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 멀티 코어 프로세서(100)는 제 1 프로세서(110), 제 2 프로세서(120), 오류 매니저(130), 복구 모듈(140), 리셋 모듈(150), 그리고 리셋 컨트롤러(160)를 포함할 수 있다. 멀티 코어 프로세서(100)는 메인 메모리(200) 또는 주변 장치에 접근하여 데이터를 기입하거나 읽어온다.
제 1 프로세서(110)는 제 1 프로세서 코어(112)와 제 1 캐시 유닛(114)을 포함할 수 있다. 제 1 프로세서 코어(112)는 제 1 프로세서(110) 내부에서 테스크를 수행하기 위한 연산들을 수행한다. 제 1 캐시 유닛(114)은 제 1 프로세서 코어(112)에 캐시 기능을 제공한다.
비DMR 모드시, 제 1 프로세서(110)는 제 1 캐시 유닛(114)을 사용하여 메인 메모리(200)와 데이터(Data1)를 교환한다. 교환되는 데이터(Data1)는 메인 메모리(200)로부터 읽어오는 독출 데이터와, 제 1 프로세서(110)가 생성하여 메인 메모리(200)에 기입하는 쓰기 데이터를 포함한다. 여기서, 제 1 프로세서(110)와 메인 메모리(200)의 데이터 교환이 설명되었으나, 제 1 프로세서(110)는 주변 장치와 데이터를 교환할 수 있음은 잘 이해될 것이다.
제 1 프로세서(110)는 프로그램의 실행 결과로부터 생성되는 데이터를 제 1 캐시 유닛(114)에 저장한다. 더티 비트(Dirty bit)에 의해서 제 1 캐시 유닛(114)과 메인 메모리(200)와의 동기화가 관리된다. 제 1 캐시 유닛(114)에는 제 1 캐시 유닛(114)의 데이터에 오류가 존재하는지를 검출하기 위한 제 1 오류 검출기(116)를 포함할 수 있다. 제 1 오류 검출기(116)는 제 1 캐시 유닛(114)에 저장되는 데이터의 오류를 검출하고, 오류를 복구하기 위한 트랩 신호(F_trap1)를 복구 모듈(140)에 전달한다.
반면, DMR 모드시, 제 1 프로세서(110)의 제 1 캐시 유닛(114)에 저장되는 데이터는 오류 매니저(130)에도 전달된다. 그리고 오류 매니저(130)에 의해서 오류 검출이 완료된 데이터는 메인 메모리(200)에 전달될 것이다. 특히, DMR 모드시에는 제 1 프로세서(110)만이 메인 메모리(200) 또는 주변 장치에 데이터를 쓸 수 있다. DMR 모드시에는 제 2 프로세서(120)는 메인 메모리(200)로부터 데이터를 읽어올 수는 있지만, 쓸 수는 없다. 메인 메모리(200)로부터 제공된 독출 데이터는 제 1 캐시 유닛(114)에 저장되고, 오류 매니저(130)에 전달된다. 제 1 프로세서(110)는 메인 메모리(200)에 로드된 프로그램을 읽어와 순차적으로 실행할 것이다.
제 2 프로세서(120)는 제 2 프로세서 코어(122)와 제 2 캐시 유닛(124)을 포함할 수 있다. 제 2 프로세서 코어(122)는 제 2 프로세서(120) 내부에서 제반 프로그램들을 처리하는 연산을 수행한다. 제 2 캐시 유닛(124)은 제 2 프로세서 코어(112)에 캐시 기능을 제공한다. 제 2 프로세서(120)는 비DMR 모드시에는 메인 메모리(200) 및 주변 장치와 데이터(Data2)를 교환한다. 즉, 비DMR 모드시에 제 2 프로세서(120)는 메인 메모리(200)나 주변 장치에 데이터를 쓰거나, 메인 메모리(200)나 주변 장치에 저장된 데이터를 읽을 수 있다.
비DMR 모드시, 제 2 프로세서(120)는 메인 메모리(200)에 로드된 프로그램들을 읽어와 순차적으로 실행할 것이다. 이때, 제 2 프로세서(120)는 고속으로 또는 빈번하게 업데이트되는 데이터를 제 2 캐시 유닛(124)에 저장한다. 제 2 프로세서(120)는 프로그램의 실행 결과로부터 생성되는 데이터를 제 2 캐시 유닛(124)에 저장한다. 제 2 캐시 유닛(124)은 캐시된 데이터에 오류가 존재하는지를 검출하기 위한 제 2 오류 검출기(126)를 포함할 수 있다. 제 2 오류 검출기(126)는 제 2 캐시 유닛(124)에 저장되는 데이터의 오류를 검출하고, 오류를 복구하기 위한 트랩 신호(F_trap2)를 복구 모듈(140)에 전달한다.
DMR 모드시, 제 2 프로세서(120)의 제 2 캐시 유닛(124)에 저장되는 데이터의 메인 메모리(200)로의 쓰기는 차단되고, 오류 매니저(130)에만 전달만 허용된다. 오류 매니저(130)는 제 1 프로세서(110)로부터 전달된 데이터(어드레스 포함)와 제 2 프로세서(120)로부터 전달된 데이터를 비교하여 멀티 코어 프로세서(100)의 오류를 판단할 것이다. 오류 매니저(130)로부터 반환되는 데이터가 제 2 캐시 유닛(124)에 저장된다. 하지만, DMR 모드시에는 제 2 프로세서(120)의 메인 메모리(200)로의 쓰기는 차단되고, 읽기만이 허용된다. 따라서, DMR 모드시에 제 2 캐시 유닛(124)의 더티 비트 관리는 수행될 필요가 없다.
오류 매니저(130)는 제 1 프로세서(110)와 제 2 프로세서(120) 각각으로부터 DMR 모드를 활성화하기 위한 레지스터 값(DMR_EN 또는 DMR_DIS)을 제공받을 수 있다. 오류 매니저(130)는 DMR 모드시에 제 1 프로세서(110)와 제 2 프로세서(120)로부터 제공되는 데이터를 비교하여 연산의 오류 여부를 판단한다. 오류 매니저(130)는 제 1 프로세서(110)와 제 2 프로세서(120)로부터 제공되는 데이터가 동일하지 않은 경우에 멀티 코어 프로세서(100)의 동작 오류로 판단한다. 그리고 오류 매니저(130)는 오류 플래그 신호(Fault_flag)를 복구 모듈(140)에 전달한다. 반면, 제 1 프로세서(110)와 제 2 프로세서(120)에 기입된 DMR 레지스터(미도시)의 값이 디스에이블(DMR_DIS)로 제공되면, 오류 매니저(130)는 오류 검출 동작없이 비DMR 모드에 따른 코어들 각각에 대한 리셋 동작만을 수행한다.
복구 모듈(140)은 제 1 프로세서(110)와 제 2 프로세서(120)의 동작 오류가 검출되는 경우, 검출된 오류를 복구하기 위한 제반 제어 동작을 수행한다. 비DMR 모드시에는 복구 모듈(140)은 제 1 프로세서(110)의 제 1 오류 검출기(116)로부터의 오류 트랩 신호(F_Trap1)에 응답하여 오류 복구 동작을 수행할 수 있다. 또한, 복구 모듈(140)은 제 2 프로세서(120)의 제 2 오류 검출기(126)로부터의 오류 트랩 신호(F_Trap2)에 응답하여 오류 복구 동작을 수행할 수 있다. 또한, DMR 모드시에는, 복구 모듈(140)은 오류 매니저(130)로부터 제공되는 오류 플래그 신호(Fault_flag)에 응답하여 오류 복구 동작을 수행할 수 있다.
리셋 모듈(150)은 복구 모듈(140)의 제어에 따라 제 1 프로세서(110) 또는 제 2 프로세서(120)를 리셋시킬 수 있다. 더불어, 리셋 모듈(150)은 복구 모듈(140)의 제어에 따라 멀티 코어 프로세서(100)를 포함하는 시스템의 리셋을 수행하는 시스템 리셋(RST_SYS) 신호를 생성할 수 있다.
리셋 컨트롤러(160)는 DMR 레지스터의 값에 따라 제 1 프로세서(110)와 제 2 프로세서(120)를 리셋한다. 예를 들면, 제 1 프로세서(110)와 제 2 프로세서(120)가 비DMR 모드로 동작하는 중에, DMR 레지스터에 DMR 모드값이 기입되면, 리셋 컨트롤러(160)는 제 1 프로세서(110)와 제 2 프로세서(120)를 리셋한다. 제 1 프로세서(110)와 제 2 프로세서(120)가 리셋된 이후에 동일한 코어 아이디(Core ID)로 설정될 수 있다. 또는, 제 1 프로세서(110)와 제 2 프로세서(120)가 DMR 모드로 동작하는 중에, DMR 레지스터에 비DMR 모드값이 기입되면, 리셋 컨트롤러(160)는 제 1 프로세서(110)와 제 2 프로세서(120)를 리셋한다. 리셋된 이후에, 제 1 프로세서(110)와 제 2 프로세서(120)는 서로 다른 테스크를 수행하기 위한 상이한 코어 아이디(Core ID)를 할당받을 수 있다.
본 발명의 DMR 모드 및 비DMR 모드로 동작하는 멀티 코어 프로세서(100)는 소프트웨어(250)에서 호출되는 함수에 따라 동작 모드를 변경할 수 있다. 즉, 소프트웨어(250)에서 'dmr_sync()' 함수가 호출되면, 멀티 코어 프로세서(100)는 비DMR 모드로 동작하는 제반 프로세스를 중지한다. 그리고 프로세서들(110, 120)은 리셋된 이후에 동일한 코어 아이디(ID)를 할당받는다. 동일한 코어 아이디(ID)의 할당을 통해서 프로세서들(110, 120)은 동일한 테스크를 수행할 것이다. 하지만, 동일한 테스크를 수행하더라도 어느 하나의 프로세서(예를 들면, 리딩 코어)만이 메인 메모리(200)로의 접근이 허용되어야 한다.
반면, 소프트웨어(250)에서 'dmr_desync()' 함수가 호출되면, 멀티 코어 프로세서(100)는 동일한 테스크를 수행하던 DMR 모드를 종료한다. 이어서, 제 1 프로세서(110) 및 제 2 프로세서(120)가 리셋된다. 리셋 이후, 프로세서들(110, 120)은 각각 독립적인 동작을 위해 서로 다른 코어 아이디(ID)를 할당받는다. 서로 다른 코어 아이디(ID)의 할당을 통해서 프로세서들(110, 120)은 상호 독립적으로 동작하며, 서로 다른 테스크를 수행할 수 있다. 즉, 제 1 프로세서(110) 및 제 2 프로세서(120)는 각각 개별적으로 메인 메모리(200)에 접근할 수 있으며, 주변의 레지스터들을 설정할 수 있다.
도 3은 본 발명의 실시 예에 따른 DMR 모드에서의 멀티 코어 프로세서의 기능을 좀더 상세하게 보여주는 블록도이다. 도 3을 참조하면, DMR 모드에서, 제 1 프로세서(110)는 리딩 코어(Leading core)로 동작하고, 제 2 프로세서(120)는 트레일링 코어(Trailing core)로 동작한다. 그리고 오류 매니저(130)는 제 1 프로세서(110)와 제 2 프로세서(120)의 캐시로부터 제공되는 데이터를 기반으로 동작 오류를 검출한다.
먼저, 소프트웨어(250, 도 2 참조)에서 'dmr_sync()' 함수가 호출되면, 제 1 프로세서(110)와 제 2 프로세서(120)는 비DMR 모드로 동작하는 제반 프로세스를 중지한다. 'dmr_sync()' 함수에 응답하여 제 1 프로세서 코어(112)는 제 1 DMR 레지스터(113)에, 제 2 프로세서 코어(122)는 제 2 DMR 레지스터(123)에 DMR 인에이블(DMR_EN) 값을 기록할 것이다. DMR 레지스터들(113, 123)에 쓰여진 DMR 인에이블(DMR_EN) 값을 확인한 오류 매니저(130)는 DMR 모드에 따른 오류 검출 동작을 실행할 것이다. 그리고 리셋 컨트롤러(160)는 제 1 및 제 2 프로세서 코어들(112, 122)을 리셋할 것이다.
이후, 오류 매니저(130)는 제 1 및 제 2 프로세서 코어들(112, 122)에 동일한 코어 아이디(ID)를 할당한다. 예를 들면, 오류 매니저(130)는 제 1 프로세서 코어(112)에는 코어 아이디(Core_ID0)를, 제 2 프로세서 코어(122)에도 코어 아이디(Core_ID0)를 할당할 수 있다. 동일한 코어 아이디(ID) 상태에서 제 1 및 제 2 프로세서 코어들(112, 122)은 스케쥴링된 테스크들을 수행할 때 동일한 테스크를 실행할 것이다. 여기서, 제 1 및 제 2 프로세서 코어들(112, 122)에 코어 아이디(Core_ID0)를 할당하는 구성이 오류 매니저(130)에 국한되지는 않는다. 멀티 코어 프로세서를 제어하기 위한 다양한 구성들 중 어느 하나가 제 1 및 제 2 프로세서 코어들(112, 122)에 코어 아이디(ID)를 할당할 수 있을 것이다.
DMR 모드에 따른 동작을 위해, 제 1 프로세서(110)에 포함되는 제 1 캐시 유닛(114)은, 제 1 쓰기 버퍼(111), 제 1 DMR 레지스터(113), 제 1 명령어 캐시(115), 제 1 오류 검출기(116), 그리고 제 1 데이터 캐시(117)를 포함할 수 있다. 그리고 제 2 프로세서(120)에 포함되는 제 2 캐시 유닛(124)은, 제 2 쓰기 버퍼(121), 제 2 DMR 레지스터(123), 제 2 명령어 캐시(125), 제 2 오류 검출기(126), 그리고 제 2 데이터 캐시(127)를 포함할 수 있다.
DMR 모드시, 리딩 코어로 동작하는 제 1 프로세서(110)는 메인 메모리(200) 또는 주변 장치로의 읽기 및 쓰기 권한을 갖는다. 즉, 제 1 프로세서(110)는 메인 메모리(200)에 쓰기 어드레스(Waddr)와 쓰기 데이터(Wdata)를 전달하거나, 메인 메모리(200)로부터 독출 어드레스(Waddr)와 독출 데이터(Rdata)를 제공받을 수 있다. 반면, DMR 모드시 트레일링 코어로 동작하는 제 2 프로세서(120)는 메인 메모리(200)로의 쓰기는 차단되고, 읽기만이 허용된다. 또한, DMR 모드시 제 2 프로세서(120)는 주변 장치와의 데이터 교환은 차단된다. 다시 말하면, 제 2 프로세서(120)는 DMR 모드시에는 쓰기 어드레스(Waddr)와 쓰기 데이터(Wdata)를 생성한다. 하지만, DMR 모드시 제 2 프로세서(120)는 쓰기 어드레스(Waddr)와 쓰기 데이터(Wdata)를 메인 메모리(200)에 전달하지 않는다. 대신, DMR 모드시 제 2 프로세서(120)는 쓰기 어드레스(Waddr)와 쓰기 데이터(Wdata)를 오류 매니저(130)에만 제공한다.
좀더 구체적으로 설명하면, DMR 모드시 리딩 코어로 동작하는 제 1 프로세서 코어(112)는 쓰기 어드레스(Waddr)와 쓰기 데이터(Wdata)를 생성하여 제 1 쓰기 버퍼(111)에 기입할 것이다. 그러면, 제 1 쓰기 버퍼(111)에 기입된 쓰기 어드레스(Waddr)와 쓰기 데이터(Wdata)는 오류 매니저(130)에 전달된다. 마찬가지로, 트레일링 코어로 동작하는 제 2 프로세서 코어(122)에서도 제 1 프로세서 코어(112)와 동일한 테스크를 수행할 것이다. 제 2 프로세서 코어(122)는 쓰기 어드레스(Waddr)와 쓰기 데이터(Wdata)를 생성하여 제 2 쓰기 버퍼(121)에 기입할 것이다. 그러면, 제 2 쓰기 버퍼(121)에 기입된 쓰기 어드레스(Waddr)와 쓰기 데이터(Wdata)는 오류 매니저(130)에 전달된다.
DMR 모드시, 오류 매니저(130)는 제 1 쓰기 버퍼(111)와 제 2 쓰기 버퍼(121) 각각으로부터 제공되는 쓰기 어드레스(Waddr)와 쓰기 데이터(Wdata)를 비교한다. 그리고 비교 이후에 오류 매니저(130)는 쓰기 어드레스(Waddr)와 쓰기 데이터(Wdata)를 제 1 데이터 캐시(117)와 제 2 데이터 캐시(127)에 반환한다. 만일, 제 1 쓰기 버퍼(111)와 제 2 쓰기 버퍼(121)로부터 제공된 쓰기 어드레스(Waddr)와 쓰기 데이터(Wdata)가 다른 경우, 오류 매니저(130)는 동작 오류로 판단한다. 그리고 오류 매니저(130)는 복구 모듈(140, 도 2 참조)에 오류 플래그 또는 오류 트랩 정보를 전송할 것이다. 이때, 제 1 캐시 유닛(114)의 내부에 포함되는 제 1 오류 검출기(116)나, 제 2 캐시 유닛(124)의 내부에 포함되는 제 2 오류 검출기(126)는 제 1 데이터 캐시(117)와 제 2 데이터 캐시(127)의 오류를 모니터링하고 오류 트랩 정보를 복구 모듈(140)에 전달할 수도 있다.
제 1 데이터 캐시(117)에 저장된 쓰기 어드레스(Waddr)와 쓰기 데이터(Wdata)는 비DMR 모드와 DMR 모드 모두에서 더티 비트(Dirty bit)를 사용하여 메인 메모리(200)와의 동기화될 수 있다. 하지만, DMR 모드시 제 2 데이터 캐시(127)에 저장된 쓰기 어드레스(Waddr)와 쓰기 데이터(Wdata)는 더티 비트(Dirty bit)를 적용할 필요가 없다. 왜냐하면, DMR 모드시에는 제 2 데이터 캐시(127)와 메인 메모리(200)의 쓰기 동작은 발생하지 않기 때문이다.
DMR 모드시, 메인 메모리(200)로부터 전달되는 독출 어드레스(Raddr_M)와 독출 데이터(Rdata_M)는 제 1 데이터 캐시(117) 및 제 2 데이터 캐시(127)에 저장된다. 그리고 DMR 모드시 주변 장치(300)로부터 전달되는 독출 어드레스(Raddr_P)와 독출 데이터(Rdata_P)는 제 1 데이터 캐시(117)에만 우선 저장된다. 그리고 제 1 데이터 캐시(117)에 저장된 독출 어드레스(Raddr_P)와 독출 데이터(Rdata_P)는 오류 매니저(130)에 전달된 후에, 제 2 데이터 캐시(127)에 전달될 것이다. 특히, 듀얼 모듈러 리던던시(DMR) 모드시, 리딩 코어인 제 1 프로세서(110)의 동작 주파수는 트레일링 코어인 제 2 프로세서(120)의 동작 주파수보다 클 수 있다. 듀얼 모듈러 리던던시(DMR) 모드시 제 1 프로세서(110)와 제 2 프로세서(120)는 메인 메모리(200)에 각각 독립적인 읽기 동작을 수행할 수 있다. 따라서, 듀얼 모듈러 리던던시(DMR) 모드시, 상이한 동작 주파수로 인해 동일한 테스크가 수행되더라도 제 1 프로세서(110)와 제 2 프로세서(120)의 처리 시점은 랜덤하게 달라질 수 있다. 이러한 동작 주파수의 차이에 기인하는 비동기성으로 인해, 시간적 리던던시(Temporary Redundancy)가 추가적으로 제공될 수 있다.
이상에서 설명된 바에 따르면, 소프트웨어(250)에서 호출되는 DMR 모드와 관련된 함수에 따라 본 발명의 멀티 코어 프로세서(100)는 DMR 모드 또는 비DMR 모드로 동작 모드를 전환할 수 있다. DMR 모드와 관련된 함수는 'dmr_sync()', 'dmr_desync()'가 예시적으로 도시되어 있다. 'dmr_sync()' 함수가 호출되면, 제 1 및 제 2 프로세서 코어들(112, 122)은 리셋된 후에 각각 동일한 코어 아이디(ID)를 할당받는다. 이때, 리딩 코어로 동작하는 제 1 프로세서(110)만이 메인 메모리(200)로의 접속 권한을 갖는다. 반면, 트레일링 코어로 동작하는 제 2 프로세서(120)의 메인 메모리(200)로의 접속은 차단된다. 상술한 구조의 멀티 코어 프로세서(100)에 따르면, 응용 프로그램과 같은 소프트웨어 레벨에서 DMR 모드 기능을 용이하게 제어할 수 있다.
도 4는 비DMR 모드에서 본 발명의 멀티 코어 프로세서의 기능을 보여주는 블록도이다. 도 4를 참조하면, 비DMR 모드에서 제 1 프로세서(110)와 제 2 프로세서(120)는 각각 독립적으로 테스크를 수행하고, 각각 독립적으로 메인 메모리(200) 및 주변 장치에 접근할 수 있다. 비DMR 모드시 오류 매니저(130)의 오류 검출 동작은 비활성화된다. 그리고 오류 매니저(130)는 제 1 프로세서(110)와 제 2 프로세서(120) 각각에 상이한 코어 아이디(ID)를 할당할 것이다.
여기서, 제 1 프로세서 코어(112), 제 1 캐시 유닛(114), 제 2 프로세서 코어(122), 제 2 캐시 유닛(124), 그리고 오류 매니저(130)의 구성은 도 3의 그것들과 실질적으로 동일하다. 하지만, 비DMR 모드시에는 제 1 프로세서(110)와 제 2 프로세서(120)는 각각 독립적으로 메인 메모리(200)에 접근할 수 있다.
제 1 프로세서(110)에 포함되는 제 1 캐시 유닛(114)은, 제 1 쓰기 버퍼(111), 제 1 DMR 레지스터(113), 제 1 명령어 캐시(115), 제 1 오류 검출기(116), 그리고 제 1 데이터 캐시(117)를 포함할 수 있다. 그리고 제 2 프로세서(120)에 포함되는 제 2 캐시 유닛(124)은, 제 2 쓰기 버퍼(121), 제 2 DMR 레지스터(123), 제 2 명령어 캐시(125), 제 2 오류 검출기(126), 그리고 제 2 데이터 캐시(127)를 포함할 수 있다.
먼저, 소프트웨어(250, 도 2 참조)에서 'dmr_desync()' 함수가 호출되면, 제 1 프로세서(110)와 제 2 프로세서(120)는 DMR 모드로 동작하는 제반 프로세스를 중지한다. 'dmr_desync()' 함수에 응답하여 제 1 프로세서 코어(112)는 제 1 DMR 레지스터(113)에, 제 2 프로세서 코어(122)는 제 2 DMR 레지스터(123)에 DMR 디스에이블(DMR_DIS) 값을 기록할 것이다. DMR 레지스터들(113, 123)에 쓰여진 DMR 디스에이블(DMR_DIS) 값을 확인한 오류 매니저(130)는 오류 검출 동작을 중지한다. 그리고 리셋 컨트롤러(160)는 이전의 DMR 모드 상태로 동작했던 제 1 및 제 2 프로세서 코어들(112, 122)을 리셋할 것이다. 즉, 리셋 컨트롤러(160)는 DMR 모드 상태로 동작했던 제 1 프로세서 코어(112)에 리셋 신호(Reset1)를 전달한다. 리셋 컨트롤러(160)는 DMR 모드 상태로 동작했던 제 2 프로세서 코어(122)를 리셋하기 위한 리셋 신호(Reset2)를 전달한다.
이후, 오류 매니저(130)는 제 1 및 제 2 프로세서 코어들(112, 122)에 서로 다른 코어 아이디들(Core_ID0, Core_ID1)을 할당한다. 예를 들면, 제 1 프로세서 코어(112)에는 코어 아이디(Core_ID0)를, 제 2 프로세서 코어(122)에도 코어 아이디(Core_ID1)를 할당할 수 있다. 각각 서로 다른 코어 아이디(ID) 상태에서 제 1 및 제 2 프로세서 코어들(112, 122)은 스케쥴링된 서로 다른 테스크들을 수행할 수 있다. 여기서, 제 1 및 제 2 프로세서 코어들(112, 122)에 코어 아이디를 할당하는 구성은 오류 매니저(130)에 국한되지는 않음은 잘 이해될 것이다.
서로 다른 코어 아이디들(Core_ID0, Core_ID1)을 할당받은 제 1 프로세서(110) 및 제 2 프로세서(120)는 아래와 같은 비DMR 모드 동작을 수행할 것이다. 제 1 프로세서(110)는 오류 매니저(130)로의 데이터 전달없이 메인 메모리(200)에 데이터를 기입하고, 메인 메모리(200)로부터 데이터를 읽어온다. 즉, 제 1 프로세서 코어(112)가 생성하는 쓰기 어드레스(Waddr)와 쓰기 데이터(Wdata)의 경우, 제 1 쓰기 버퍼(111)로부터 제 1 데이터 캐시(117)에 직접 전달될 수 있다. 그리고 제 1 데이터 캐시(117)에 저장된 쓰기 어드레스(Waddr)와 쓰기 데이터(Wdata)는 메인 메모리(200)에 기입될 수 있다.
제 2 프로세서(120)는 제 1 프로세서(110)의 동작과 관계없이 데이터를 생성하고, 생성된 데이터를 메인 메모리(200)에 기입할 수 있다. 즉, 제 2 프로세서(120)는 제 1 프로세서(110)에서 수행되는 테스크와 관계없이 메인 메모리(200)에 데이터를 기입하고, 메인 메모리(200)로부터 데이터를 읽어온다. 예를 들면, 제 2 프로세서 코어(122)가 생성하는 쓰기 어드레스(Waddr)와 쓰기 데이터(Wdata)는 제 2 쓰기 버퍼(121)로부터 제 2 데이터 캐시(117)에 직접 전달될 수 있다. 그리고 제 2 데이터 캐시(127)에 저장된 쓰기 어드레스(Waddr)와 쓰기 데이터(Wdata)는 메인 메모리(200)에 기입될 수 있다.
이상에서 설명된 바에 따르면, 비DMR 모드시 오류 매니저(130)는 비활성화된다. 그리고 제 1 프로세서(110)와 제 2 프로세서(120)는 각각 독립적으로 테스크를 수행하고, 메인 메모리(200)에 접근할 수 있다.
이상에서는 본 발명의 특징을 설명하기 위해 멀티 코어 프로세서(100)가 듀얼 코어 프로세서를 예로하여 설명되었다. 하지만, 복수의 프로세서들은 듀얼 코어 프로세서에만 국한되지 않음은 잘 이해될 것이다. 즉, 3개 이상의 프로세서들이 각 동작 모드에 따라 리딩 코어와 트레일링 코어로 동작할 수 있을 것이다.
도 5는 도 2의 멀티 코어 프로세서의 동작을 간략히 보여주는 순서도이다. 도 5를 참조하면, 멀티 코어 프로세서(100)는 소프트웨어가 호출하는 DMR 모드를 제어하기 위한 함수에 따라 제 1 프로세서(110)와 제 2 프로세서(120)의 동작 모드를 제어한다.
S110 단계에서, 멀티 코어 프로세서(100)는 DMR 모드를 변경해야 하는 이벤트를 검출할 수 있다. 예를 들면, 코어들 각각이 독립적인 테스크를 처리하는 경우에는 멀티 코어 프로세서(100)는 비DMR 모드로 동작할 것이다. 반면, 코어들 각각의 연산 처리 결과가 높은 신뢰성을 요구하는 경우에는 DMR 모드로 동작할 것이다.
S120 단계에서, DMR 모드의 변경 이벤트의 예로 응용 프로그램이나 기본 프로그램과 같은 소프트웨어(250, 도 2 참조)에 의해서 호출되는 DMR 함수가 참조될 수 있다. 만일, 호출되는 함수가 'dmr_sync()'인 경우, 절차는 S130 단계로 이동한다. 반면, 호출되는 함수가 'dmr_desync()'인 경우, 절차는 S160 단계로 이동할 것이다. 'dmr_sync()' 함수는 멀티 코어 프로세서(100)를 DMR 모드로 동작시키기 위한 함수이다. 반면, 'dmr_desync()' 함수는 멀티 코어 프로세서(100)를 비DMR 모드로 동작시키기 위한 함수이다.
S130 단계에서, 멀티 코어 프로세서(100)는 각각의 DMR 레지스터(113, 123)에 DMR 인에이블(DMR_EN) 값을 기입할 것이다. 즉, 제 1 프로세서 코어(112)는 제 1 DMR 레지스터(113)에, 제 2 프로세서 코어(122)는 제 2 DMR 레지스터(123)에 DMR 인에이블(DMR_EN) 값을 기입할 것이다. 그러면, DMR 레지스터들(113, 123)에 쓰여진 DMR 인에이블(DMR_EN) 값을 확인한 오류 매니저(130)는 DMR 모드에 따른 오류 검출 동작을 실행할 것이다. 그리고 리셋 컨트롤러(160)는 제 1 및 제 2 프로세서 코어들(112, 122)을 리셋할 것이다.
S140 단계에서, 오류 매니저(130)는 제 1 프로세서 코어(112) 및 제 2 프로세서 코어(122)에 동일한 코어 아이디(Core_ID)를 할당한다.
S150 단계에서, 동일한 코어 아이디(Core_ID) 상태에서 제 1 및 제 2 프로세서 코어들(112, 122)은 스케쥴링된 테스크들을 수행할 때 동일한 테스크를 실행할 것이다. 더불어, 제 1 캐시 유닛(114)과 제 2 캐시 유닛(124)에 저장된 데이터는 오류 매니저(130)에 제공되어 비교된다. 오류 매니저(130)는 제 1 캐시 유닛(114)과 제 2 캐시 유닛(124)으로부터 제공된 데이터로부터 오류를 검출한다. 이후, 오류 매니저(130)는 제 1 캐시 유닛(114)과 제 2 캐시 유닛(124)으로 데이터를 반환한다. 반환된 데이터는 제 1 데이터 캐시(117)와 제 2 데이터 캐시(127)에 저장된다. 하지만, 제 1 데이터 캐시(117)에 캐시된 데이터는 메인 메모리(200)에 쓰여질 수 있지만, 제 2 데이터 캐시(127)에 캐시된 데이터는 메인 메모리(200)에 쓰여질 수 없다. 상술한 방식의 캐시 관리 동작이 DMR 모드가 활성화되는 시점 동안 지속될 것이다. 특히, 듀얼 모듈러 리던던시(DMR) 모드시, 리딩 코어인 제 1 프로세서(110)의 동작 주파수는 트레일링 코어인 제 2 프로세서(120)의 동작 주파수보다 클 수 있다. 듀얼 모듈러 리던던시(DMR) 모드시 제 1 프로세서(110)와 제 2 프로세서(120)는 메인 메모리(200)에 각각 독립적인 읽기 동작을 수행할 수 있다. 따라서, 듀얼 모듈러 리던던시(DMR) 모드시, 상이한 동작 주파수로 인해 동일한 테스크가 수행되더라도 제 1 프로세서(110)와 제 2 프로세서(120)의 처리 시점은 랜덤하게 달라질 수 있다. 이러한 동작 주파수의 차이에 기인하는 비동기성으로 인해, 시간적 리던던시(Temporary Redundancy)가 추가적으로 제공될 수 있다.
S160 단계에서, 멀티 코어 프로세서(100)는 각각의 DMR 레지스터(113, 123)에 DMR 디스에이블(DMR_DIS) 값을 기입할 것이다. 즉, 제 1 프로세서 코어(112)는 제 1 DMR 레지스터(113)에, 제 2 프로세서 코어(122)는 제 2 DMR 레지스터(123)에 DMR 디스에이블(DMR_DIS) 값을 기입할 것이다. 그러면, DMR 레지스터들(113, 123)에 쓰여진 DMR 디스에이블(DMR_DIS) 값을 확인한 오류 매니저(130)는 DMR 모드에 따른 오류 검출 동작을 중지할 것이다. 그리고 리셋 컨트롤러(160)는 제 1 및 제 2 프로세서 코어들(112, 122)을 리셋할 것이다.
S170 단계에서, 오류 매니저(130)는 제 1 프로세서 코어(112) 및 제 2 프로세서 코어(122)에 서로 다른 코어 아이디(Core_ID)를 할당한다. 따라서, 제 1 프로세서 코어(112) 및 제 2 프로세서 코어(122)는 소프트웨어(250)에 의해서 서로 다른 코어로 인식된다.
S180 단계에서, 서로 다른 코어 아이디(Core_ID) 상태에서 제 1 및 제 2 프로세서 코어들(112, 122)은 스케쥴링된 서로 다른 테스크들을 수행할 것이다. 더불어, 제 1 캐시 유닛(114)과 제 2 캐시 유닛(124)에 저장된 데이터는 오류 매니저(130)에 제공되지 않는다. 제 1 캐시 유닛(114)과 제 2 캐시 유닛(124)에 저장된 데이터는 메인 메모리(200)에 전달된다. 즉, 제 1 데이터 캐시(117)에 캐시된 데이터와 제 2 데이터 캐시(127)에 캐시된 데이터 각각이 메인 메모리(200)에 전달된다. 상술한 방식의 캐시 관리 동작이 비DMR 모드가 활성화되는 시점 동안 지속될 것이다.
이상에서는 소프트웨어(250)에 의해서 호출되는 함수에 따라 DMR 모드 또는 비DMR 모드로 동작하는 멀티 코어 프로세서의 동작이 간략히 설명되었다. 본 발명의 멀티 코어 프로세서(100)에 따르면, 소프트웨어 레벨에서 프로세서 코어들 각각이 동일한 테스크를 수행하거나 상이한 테스크를 수행하도록 제어할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (15)

  1. 프로세서들 각각이 동일한 테스크를 수행하는 제 1 동작 모드와, 상기 프로세서들 각각이 서로 다른 테스크를 수행하는 제 2 동작 모드를 갖는 멀티 코어 프로세서에 있어서:
    실행하는 소프트웨어에서 호출되는 함수가 상기 제 1 동작 모드 또는 상기 제 2 동작 모드를 요청하는 경우, 제 1 레지스터 또는 제 2 레지스터에 동작 모드 값을 기입하는 제 1 프로세서 및 제 2 프로세서;
    상기 제 1 레지스터 또는 상기 제 2 레지스터에 저장된 상기 동작 모드 값에 따라 상기 제 1 프로세서 및 상기 제 2 프로세서의 코어 아이디를 할당하는 매니저; 그리고
    상기 함수에 응답하여 상기 제 1 프로세서 및 상기 제 2 프로세서를 리셋하는 리셋 컨트롤러를 포함하되,
    상기 매니저는 상기 동작 모드 값이 상기 제 1 동작 모드를 지시하는 경우에는 상기 제 1 프로세서와 상기 제 2 프로세서에 동일한 코어 아이디를 할당하고, 상기 동작 모드 값이 상기 제 2 동작 모드를 지시하는 경우에는 상기 제 1 프로세서와 상기 제 2 프로세서에 서로 다른 코어 아이디를 할당하는 멀티 코어 프로세서.
  2. 제 1 항에 있어서,
    상기 제 1 프로세서는:
    제 1 쓰기 데이터를 생성하는 제 1 프로세서 코어; 및
    상기 제 1 동작 모드시 상기 제 1 쓰기 데이터를 메인 메모리로 전달하는 상기 제 1 데이터 캐시를 포함하는 제 1 캐시 유닛을 포함하는 멀티 코어 프로세서.
  3. 제 2 항에 있어서,
    상기 제 1 캐시 유닛은:
    상기 제 1 프로세서 코어로부터 전달되는 상기 제 1 쓰기 데이터를 저장하는 제 1 쓰기 버퍼;
    상기 제 1 쓰기 버퍼에 연결되며, 상기 동작 모드 값이 저장되는 상기 제 1 레지스터; 및
    상기 제 1 데이터 캐시에 저장되는 제 1 쓰기 데이터의 오류를 검출하는 제 1 오류 검출기를 더 포함하는 멀티 코어 프로세서.
  4. 제 3 항에 있어서,
    상기 제 2 프로세서는:
    제 2 쓰기 데이터를 생성하는 제 2 프로세서 코어; 및
    상기 제 1 동작 모드시에 상기 제 2 쓰기 데이터를 상기 매니저에 제공하며, 상기 메인 메모리로의 쓰기는 차단되는 제 2 캐시 유닛을 포함하는 멀티 코어 프로세서.
  5. 제 4 항에 있어서,
    상기 제 2 캐시 유닛은:
    상기 제 2 쓰기 데이터를 저장하고, 상기 저장된 제 2 쓰기 데이터를 상기 오류 매니저에 전달하는 제 2 쓰기 버퍼;
    상기 제 2 쓰기 버퍼에 연결되며, 상기 제 1 동작 모드의 활성화 여부가 기입되는 상기 제 2 레지스터; 그리고
    상기 매니저로부터 반환된 상기 제 2 쓰기 데이터를 저장하는 제 2 데이터 캐시를 포함하는 멀티 코어 프로세서.
  6. 제 5 항에 있어서,
    상기 제 2 데이터 캐시는 상기 제 2 쓰기 데이터의 더티 비트를 생성하지 않는 멀티 코어 프로세서.
  7. 제 5 항에 있어서,
    상기 제 2 캐시 유닛은, 상기 제 2 데이터 캐시에 저장되는 상기 제 2 쓰기 데이터의 오류를 검출하는 제 2 오류 검출기를 더 포함하는 멀티 코어 프로세서.
  8. 제 1 항에 있어서,
    상기 제 1 동작 모드시 상기 매니저는 상기 제 1 프로세서 및 상기 제 2 프로세서가 생성하는 데이터를 비교하여 오류를 검출하는 멀티 코어 프로세서.
  9. 제 8 항에 있어서,
    상기 제 1 동작 모드시 상기 매니저로부터의 상기 오류의 검출 결과를 수신하여 상기 제 1 프로세서 및 상기 제 2 프로세서의 오류를 정정하는 복구 모듈을 더 포함하는 멀티 코어 프로세서.
  10. 제 1 항에 있어서,
    상기 제 1 동작 모드시 상기 제 1 프로세서와 상기 제 2 프로세서는 상이한 동작 주파수로 동작하는 멀티 코어 프로세서.
  11. 제 8 항에 있어서,
    상기 제 1 동작 모드시 상기 제 1 프로세서의 동작 주파수는 상기 제 2 프로세서의 동작 주파수보다 높은 멀티 코어 프로세서.
  12. 프로세서들 각각이 동일한 테스크를 수행하는 제 1 동작 모드와, 상기 프로세서들 각각이 서로 다른 테스크를 수행하는 제 2 동작 모드를 갖는 멀티 코어 프로세서의 동작 방법에 있어서:
    제 1 프로세서 또는 제 2 프로세서에서 실행되는 소프트웨어의 함수가 상기 제 1 동작 모드와 상기 제 2 동작 모드 중 어느 하나로의 변경을 요청하는지 검출하는 단계;
    상기 검출 결과에 따라 상기 제 1 프로세서에 포함되는 제 1 레지스터 또는 상기 제 2 프로세서에 포함되는 제 2 레지스터를 설정하는 단계;
    상기 제 1 프로세서 및 상기 제 2 프로세서를 리셋하는 단계; 그리고
    상기 제 1 프로세서 및 상기 제 2 프로세서의 코어 아이디를 할당하는 단계를 포함하되,
    상기 제 1 레지스터 또는 상기 제 2 레지스터에 설정된 동작 모드값이 상기 제 1 동작 모드에 대응하는 경우에는 상기 제 1 프로세서와 상기 제 2 프로세서는 동일한 코어 아이디를 할당받고, 상기 제 1 레지스터 또는 상기 제 2 레지스터에 설정된 상기 동작 모드값이 상기 제 2 동작 모드에 대응하는 경우에는 상기 제 1 프로세서와 상기 제 2 프로세서에 상이한 코어 아이디를 할당받는 동작 방법.
  13. 제 12 항에 있어서,
    상기 제 1 동작 모드시, 상기 제 1 프로세서 및 상기 제 2 프로세서가 생성한 데이터들을 비교하여 오류를 검출하는 단계를 더 포함하는 동작 방법.
  14. 제 12 항에 있어서,
    상기 제 1 동작 모드시, 상기 제 1 프로세서는 메인 메모리로의 접근이 허용되고, 상기 제 2 프로세서의 상기 메인 메모리로의 쓰기는 차단되는 동작 방법.
  15. 제 12 항에 있어서,
    상기 오류가 검출되면, 상기 제 1 프로세서와 상기 제 2 프로세서의 동작 오류를 정정하기 위한 복구 단계를 더 포함하는 동작 방법.
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