KR20090055697A - 주기적인 차아지-펌프 방식으로 승압 전압들을 발생하는승압 전압 발생 회로 및 방법 - Google Patents

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Abstract

본 발명은 주기적인 차아지 펌프 방식으로 승압 전압들을 발생하는 승압 전압 발생 회로 및 방법에 대하여 개시된다. 승압 전압 발생 회로는 전원 검출부, 제1 및 제2 DC-DC 변환부들을 포함한다. 전원 검출부는, 전원 전압 레벨을 저항 분배하여, 분배된 전압 레벨을 기준 전압 레벨과 비교하여 승압 제어 신호를 발생한다. 제1 DC-DC 변환부는, 제1 활성화 구간이 서로 겹치지 않는 제1 및 제2 클럭 신호들에 응답하여 전원 전압을 승압시켜 제1 승압 전압을 발생한다. 제2 DC-DC 변환부는, 제2 활성화 구간이 서로 겹치지 않는 제3 및 제4 클럭 신호 및 승압 제어 신호에 응답하여 전원 전압과 제1 승압 전압으로부터 제2 승압 전압을 발생한다.
승압 전압 발생 회로, 전력 효율, 전원 검출부, DC-DC 변환부

Description

주기적인 차아지-펌프 방식으로 승압 전압들을 발생하는 승압 전압 발생 회로 및 방법{Multi-power voltage generation circuit using periodical charge-pump and method therefor}
본 발명은 다전원 공급 회로 및 다전원 공급 방법에 관한 것으로, 특히 주기적인 차아지-펌프 방식으로 승압 전압들을 발생하는 승압 전압 발생 회로 및 승압 전압 발생 방법에 관한 것이다.
소형 디스플레이 패널은 승압 전압 발생 회로를 내장하는 드라이버 IC를 포함한다. 승압 전압 발생 회로는 대용량의 외장 커패시터를 이용하는 차아지-펌프 회로로 구성되고, 배터리 전압을 승압하여 디스플레이 패널의 구동 전압으로 제공한다. 디스플레이 패널의 소비 전력에 따라 배터리 전압을 2배, 3배 또는 4배로 승압시켜 디스플레이 패널의 구동 전압으로 사용한다. 이에 따라, 승압 전압 발생 회로는 입력 전력 대비 출력 전력의 비율로 정의되는 전력 효율 특성이 클 것이 요구되어, 높은 승압 전압을 출력한다.
도 1은 종래의 승압 전압 발생 회로를 설명하는 도면이다. 도 1을 참조하면, 승압 전압 발생 회로(10)는 전압 강하부(20), 제1 DC-DC 변환부(30) 그리고 제2 DC-DC 변환부(40)를 포함한다. 전압 강하부(20)는 전원 전압(VDD) 레벨을 강하시켜 제1 내부 전압(VDD1)을 발생한다, 제1 DC-DC 변환부(30)는 제1 내부 전원 전압(VDD1)을 승압시켜 제2 내부 전원 전압(VM)을 발생한다. 제2 DC-DC 변환부(40)는 제2 내부 전원 전압(VM)을 승압시켜 제3 내부 전원 전압(VH)을 발생한다. 제2 내부 전원 전압(VM)은 제1 내부 전원 전압(VDD1)의 2배에 해당하는 전압 레벨을 갖고, 제3 내부 전원 전압(VH)는 제1 내부 전원 전압(VDD1)의 4배에 해당하는 전압 레벨을 갖는다.
도 2는 도 1의 전압 강하부(20)를 설명하는 도면이다. 도 2를 참조하면, 전압 강하부(20)는 기준 전압(VREF)과 제1 노드(NA) 전압을 비교하는 비교기(21), 전원 전압(VDD)과 제1 내부 전원 전압(VDD1) 사이에 연결되고 비교기(21) 출력에 제어되는 피모스 트랜지스터(22) 그리고 제1 내부 전원 전압(VDD1)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 및 제2 저항들(23, 24)을 포함한다. 제1 저항(23)과 제2 저항(24) 사이의 연결점이 제1 노드(NA)가 된다. 비교기(21)는 제1 노드(NA) 전압 레벨이 기준 전압 레벨보다 낮으면 저전압 레벨을 출력하고, 제1 노드(NA) 전압 레벨이 기준 전압 레벨보다 높으면 고전압 레벨을 출력한다. 로직 로우 레벨의 비교기(21) 출력에 응답하여 피모스 트랜지스터(22)가 턴온되어, 제1 내부 전원 전압(VDD1) 레벨이 상승한다. 로직 하이 레벨의 비교기(210 출력에 응답하여 피모스 트랜지스터(22)는 턴오프된다. 즉, 전압 강하부(20)는 제1 내부 전원 전압(VDD1)이 설정된 전압 레벨이 될 때까지 피모스 트랜지스터(22)를 구동한다.
도 3은 도 1의 제1 DC-DC 변환부(30)를 설명하는 도면이다. 도 3을 참조하 면, 제1 DC-DC 변환부(30)는 제1 내지 제3 피모스 트랜지스터들(31, 34, 35)과 엔모스 트랜지스터(33), 그리고 제1 및 제2 커패시터들(32, 36)을 포함한다. 제1 피모스 트랜지스터(31)는 제1 내부 전원 전압(VDD1)과 제2 노드(NB) 사이에 연결되고 제1 클럭 신호(PH1B)에 의해 제어된다. 제2 피모스 트랜지스터(34)는 제1 내부 전원 전압(VDD1)과 제3 노드(NC) 사이에 연결되고 제2 클럭 신호(PH2B)에 의해 제어된다. 제1 커패시터(32)는 제2 노드(NB)와 제3 노드(NC) 사이에 연결된다. 엔모스 트랜지스터(33)는 제3 노드(NC)와 접지 전압(VSS) 사이에 연결되고 상보된 제1 클럭 신호(PH1)에 의해 제어된다. 제3 피모스 트랜지스터(35)는 제2 노드(NB)와 제2 내부 전원 전압(VM) 사이에 연결되고 제2 클럭 신호(PH2B)에 의해 제어된다. 제2 커패시터(36)는 제2 내부 전원 전압(VM)과 접지 전압(VSS) 사이에 연결된다.
도 4는 도 1의 제2 DC-DC 변환부(40)를 설명하는 도면이다. 도 4를 참조하면, 제2 DC-DC 변환부(40)는 제1 DC-DC 변환부(30)와 거의 동일하게 구성된다. 제1 피모스 트랜지스터(41)는 제2 내부 전원 전압(VM)과 제4 노드(ND) 사이에 연결되고 제3 클럭 신호(PH3B)에 의해 제어된다. 제2 피모스 트랜지스터(44)는 제2 내부 전원 전압(VM)과 제5 노드(NE) 사이에 연결되고 제4 클럭 신호(PH4B)에 의해 제어된다. 제1 커패시터(42)는 제4 노드(ND)와 제5 노드(NE) 사이에 연결된다. 엔모스 트랜지스터(43)는 제5 노드(NE)와 접지 전압(VSS) 사이에 연결되고 상보된 제3 클럭 신호(PH3)에 의해 제어된다. 제3 피모스 트랜지스터(45)는 제4 노드(ND)와 제3 내부 전원 전압(VH) 사이에 연결되고 제4 클럭 신호(PH4B)에 의해 제어된다. 제2 커패시터(46)는 제3 내부 전원 전압(VH)과 접지 전압(VSS) 사이에 연결된다.
도 5는 도 1의 승압 전압 발생 회로(10)의 동작을 설명하는 타이밍 다이어그램이다. 도 5를 참조하면, 도 2 내지 도 4와 연계하여 설명하면, 제1 클럭 신호(PH1B)의 로직 로우 구간과 상보된 제1 클럭 신호(PH1)의 로직 하이 구간 동안, 제1 피모스 트랜지스터(31, 도 3)에 의해 제1 내부 전원 전압(VDD1)으로부터 제1 커패시터(32, 도 3)로 전하가 충전된다. 이 후, 제2 클럭 신호(PH2B)의 로직 로우 구간 동안, 제2 피모스 트랜지스터(34, 도 3)에 의해 제2 커패시터(36, 도 3)로 전하 펌핑된다. 이러한 동작의 반복으로, 제2 커패시터(36, 도 3)는 제1 내부 전원 전압(VDD1)의 2배에 해당하는 전압 레벨로 충전되어, 제2 내부 전원 전압(VM)은 VDD1x2의 전압 레벨이 된다.
마찬가지로, 제3 클럭 신호(PH3B)의 로직 로우 구간과 상보된 제3 클럭 신호(PH3)의 로직 하이 구간 동안, 제1 피모스 트랜지스터(41, 도 4)에 의해 제2 내부 전원 전압(VM)으로부터 제1 커패시터(42, 도 4)로 전하가 충전된다. 이 후, 제4 클럭 신호(PH4B)의 로직 로우 구간 동안, 제2 피모스 트랜지스터(44, 도 4)에 의해 제2 커패시터(46, 도 4)로 전하 펌핑된다. 이러한 동작의 반복으로, 제2 커패시터(46, 도 4)는 제2 내부 전원 전압(VM)의 2배에 해당하는 전압 레벨로 충전되어, 제3 내부 전원 전압(VH)은 VDD1x4의 전압 레벨이 된다.
그런데, 승압 전압 발생 회로(10)는, 도 2의 전압 강하부(20)에서 전원 전압(VDD)으로부터 제1 내부 전원 전압(VDD1)으로 강하시키는 동작에 의해 많은 전력 소모가 발생한다. 전압 강하부(20)의 동작 전류가 IOP라고 하면, IOPㅧ(VDD-VDD1) 만큼의 전력이 피모스 트랜지스터(22)에서 소모된다. 이는 전원 전압(VDD) 레벨이 높을수록 전압 강하부(20)에서의 소비 전력이 커지는 단점이 있다. 또한, 승압 전압 발생 회로(10)는 높은 전원 전압(VDD)으로부터 승압된 제2 내부 전원 전압(VH)을 발생하기 때문에, 전력 효율이 떨어지는 문제점이 있다.
본 발명의 목적은 주기적인 차아지-펌프 방식으로 승압 전압들을 발생하는 승압 전압 발생 회로를 제공하는 데 있다.
본 발명의 다른 목적은 상기 주기적인 차아지-펌프 방식을 이용하여 승압 전압을 발생하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 승압 전압 발생 회로는, 전원 전압 레벨을 저항 분배하여 분배된 전압 레벨을 기준 전압 레벨과 비교하여 승압 제어 신호를 발생하는 전원 검출부, 제1 활성화 구간이 서로 겹치지 않는 제1 및 제2 클럭 신호들에 응답하여 전원 전압을 승압시켜 제1 승압 전압을 발생하는 제1 DC-DC 변환부, 그리고 제2 활성화 구간이 서로 겹치지 않는 제3 및 제4 클럭 신호 및 승압 제어 신호에 응답하여 전원 전압과 제1 승압 전압으로부터 제2 승압 전압을 발생하는 제2 DC-DC 변환부를 포함한다.
본 발명의 실시예들에 따라, 전원 검출부는, 전원 전압과 접지 전압 사이에 직렬 연결되는 제1 및 제2 저항들, 제1 저항과 제2 저항 사이의 연결 노드의 전압과 기준 전압을 비교하는 비교기, 그리고 비교기의 출력을 래치하여 승압 제어 신호를 발생하는 래치를 포함할 수 있다.
본 발명의 실시예들에 따라, 제1 DC-DC 변환부는, 전원 전압과 제1 노드 사이에 연결되고 제1 클럭 신호에 의해 제어되는 제1 피모스 트랜지스터, 전원 전압 과 제2 노드 사이에 연결되고 제2 클럭 신호에 의해 제어되는 제2 피모스 트랜지스터, 제1 노드와 제2 노드 사이에 연결되는 제1 커패시터, 제2 노드와 접지 전압 사이에 연결되고 상보된 제1 클럭 신호에 의해 제어되는 엔모스 트랜지스터, 제1 노드와 제1 승압 전압 사이에 연결되고 제2 클럭 신호에 의해 제어되는 제3 피모스 트랜지스터, 그리고 제1 승압 전압과 접지 전압 사이에 연결되는 제2 커패시터를 포함할 수 있고, 제1 및 제2 클럭 신호들의 제1 활성화 구간은 로직 로우레벨일 수 있다.
본 발명의 실시예들에 따라, 제2 DC-DC 변환부는, 반전된 승압 제어 신호 및 제4 클럭 신호를 입력하여 제5 클럭 신호를 출력하는 제1 오아 게이트, 승압 제어 신호 및 제4 클럭 신호를 입력하여 제6 클럭 신호를 출력하는 제2 오아 게이트, 제1 승압 전압이 그 소스에 연결되고 제3 클럭 신호가 그 게이트에 연결되고 제1 연결 노드가 그 드레인에 연결되는 제1 피모스 트랜지스터, 제1 승압 전압이 그 소스에 연결되고, 상기 제5 클럭 신호가 그 게이트에 연결되고, 제2 연결 노드가 그 드레인에 연결되는 제2 피모스 트랜지스터, 전원 전압이 그 소스에 연결되고 제6 클럭 신호가 그 게이트에 연결되고 제2 연결 노드가 그 드레인에 연결되는 제3 피모스 트랜지스터, 제1 연결 노드와 제2 연결 노드 사이에 연결되는 제1 커패시터, 접지 전압이 그 소스에 연결되고 상보된 제3 클럭 신호가 그 게이트에 연결되고 제2 연결 노드가 그 드레인에 연결되는 엔모스 트랜지스터, 제1 연결 노드가 그 소스에 연결되고 제4 클럭 신호가 그 게이트에 연결되고 제2 승압 전압이 그 드레인에 연결되는 제4 피모스 트랜지스터, 그리고 제2 승압 전압과 접지 전압 사이에 연결되 는 제2 커패시터를 포함할 수 있고, 제3 및 제4 클럭 신호들의 제2 활성화 구간은 로직 로우레벨일 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 승압 전압 발생 방법은, 전원 전압 레벨로부터 분배된 전압 레벨을 기준 전압 레벨과 비교하여 승압 제어 신호를 발생하는 단계, 제1 활성화 구간이 서로 겹치지 않는 제1 및 제2 클럭 신호들에 반복적으로 응답하여 전원 전압을 승압시켜 제1 승압 전압을 발생하는 단계, 그리고 승압 제어 신호와 제2 활성화 구간이 서로 겹치지 않는 제3 및 제4 클럭 신호들에 반복적으로 응답하여 전원 전압과 제1 승압 전압으로부터 제2 승압 전압을 발생하는 단계를 포함한다.
본 발명의 승압 전압 발생 회로는, 종래의 전력 효율을 떨어뜨리는 전압 강하 회로를 사용하지 않고, 전원 전압이 높으면 3배 모드로 자동적으로 승압시키고 전원 전압이 낮으면 4배 모드로 자동적으로 승압시킨다. 따라서, 승압 전압 발생 회로의 전력 효율이 향상되고, 전원 전압을 공급하는 배터리의 사용 시간이 길어진다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 6은 본 발명의 제1 실시예에 따른 승압 전압 발생 회로를 설명하는 도면이다. 도 6을 참조하면, 승압 전압 발생 회로(60)는 전원 검출부(70)와 제1 및 제2 DC-DC 변환부들(30, 80)을 포함한다. 전원 검출부(70)는 전원 전압(VDD) 레벨을 저항 분배하여, 분배된 전압 레벨을 기준 전압 레벨과 비교하여 승압 제어 신호를 발생한다. 제1 DC-DC 변환부(30)는 앞서 도 3에서 설명된 제1 DC-DC 변환부(30)와 동일하다. 다만, 도 3의 제1 DC-DC 변환부(30)의 제1 내부 전원 전압(VDD1) 대신에 전원 전압(VDD)을 사용한다는 점에서 차이가 있다. 제1 DC-DC 변환부(30)는 전원 전압(VDD)을 승압시켜 제1 승압 전압(VM')을 발생한다. 제2 DC-DC 변환부(80)는 승압 제어 신호(QEN)에 응답하여 전원 전압(VDD)과 제1 승압 전압(VM')으로부터 제2 승압 전압(VH')을 발생한다.
도 7은 도 6의 전원 검출부(70)를 설명하는 도면이다. 도 7을 참조하면, 전원 검출부(70)는, 전원 전압(VDD)과 접지 전압 사이에 직렬 연결되는 제1 및 제2 저항들(71, 72), 제1 저항(71)과 제2 저항(72) 사이의 연결 노드(N1) 전압과 기준 전압(VREF)을 비교하는 비교기(73), 그리고 인에이블 신호(EN)에 응답하여 비교기(73)의 출력을 래치하여 승압 제어 신호(QEN)를 발생하는 래치(74)를 포함한다. 비교기(73)는, 전원 전압(VDD)으로부터 제1 및 제2 저항들(71)에 의해 분배된 연결 노드(N1) 전압과 기준 전압(VREF)을 비교하여, 연결 노드(N1) 전압이 기준 전압(VREF)보다 높으면 로직 로우 레벨을 출력하고, 연결 노드(N1) 전압이 기준 전 압(VREF)보다 낮으면 로직 하이 레벨을 출력한다.
도 8 내지 도 10은 도 6의 제2 DC-DC 변환부(80)를 설명하는 도면이다. 도 8을 참조하면, 제2 DC-DC 변환부(80)는 제1 내지 제4 피모스 트랜지스터들(81, 84, 85, 86)과 엔모스 트랜지스터(83), 그리고 제1 및 제2 커패시터들(82, 87)을 포함한다.
제1 피모스 트랜지스터(81)는 제1 승압 전압(VM')이 그 소스에 연결되고, 제3 클럭 신호(PH3B)가 그 게이트에 연결되고, 제2 연결 노드(N2)가 그 드레인에 연결된다. 제2 피모스 트랜지스터(84)는 제1 승압 전압(VM')이 그 소스에 연결되고, 제5 클럭 신호(PH4Bq)가 그 게이트에 연결되고, 제3 연결 노드(N3)가 그 드레인에 연결된다. 제3 피모스 트랜지스터(85)는 전원 전압(VDD)이 그 소스에 연결되고, 제6 클럭 신호(PH4Bt)가 그 게이트에 연결되고, 제3 연결 노드(N3)가 그 드레인에 연결된다. 제1 커패시터(82)는 제2 연결 노드(N2)와 제3 연결 노드(N3) 사이에 연결된다. 엔모스 트랜지스터(83)는 접지 전압(VSS)이 그 소스에 연결되고, 상보된 제3 클럭 신호(PH3)가 그 게이트에 연결되고, 제3 연결 노드(N3)가 그 드레인에 연결된다. 제4 피모스 트랜지스터(86)는 제2 연결 노드(N2)가 그 소스에 연결되고, 제4 클럭 신호(PH4B)가 그 게이트에 연결되고, 제2 승압 전압(VH')이 그 드레인에 연결된다. 제2 커패시터(87)는 제2 승압 전압(VH')과 접지 전압(VSS) 사이에 연결된다.
도 9는 도 6의 제2 DC-DC 변환부(80)에 포함되는 제5 클럭 신호 발생부를 설명하는 도면이다. 도 9를 참조하면, 제5 클럭 신호 발생부(90)는 승압 제어 신호(QEN)를 입력하는 인버터(91)와, 인버터(91) 출력과 제4 클럭 신호(PH4B)를 입력 하는 오아 게이트(92)를 포함한다. 오아 게이트(92)의 출력이 제5 클럭 신호(PH4Bq)가 된다.
도 10은 도 6의 제2 DC-DC 변환부(80)에 포함되는 제6 클럭 신호 발생부를 설명하는 도면이다. 도 10을 참조하면, 제6 클럭 신호 발생부(100)는 승압 제어 신호(QEN)와 제4 클럭 신호(PH4B)를 입력하는 오아 게이트(101)를 포함한다. 오아 게이트(101) 출력이 제6 클럭 신호(PH4Bt)가 된다.
도 11 및 도 12는 도 6의 승압 전압 발생 회로(60)의 동작을 설명하는 타이밍 다이어그램이다. 도 11을 참조하면, 승압 제어 신호(QEN)가 로직 로우레벨인 경우, 제3 클럭 신호(PH3B)의 로직 로우 구간과 상보된 제3 클럭 신호(PH3)의 로직 하이 구간 동안, 제1 피모스 트랜지스터(81, 도 8)에 의해 제1 승압 전압(VM')으로부터 제1 커패시터(82, 도 8)로 전하가 충전된다. 이 후, 제4 클럭 신호(PH4B)의 로직 로우 구간과 제6 클럭 신호(PH4Bt)의 로직 로우 구간 동안, 제3 피모스 트랜지스터(85, 도 8)에 의해 전원 전압(VDD)으로부터 제2 커패시터(87, 도 8)로 전하가 충전된다. 이러한 동작의 반복으로, 제2 커패시터(87, 도 8)는 제1 전원 전압(VDD)의 3배에 해당하는 전압 레벨로 전하 펌핑되어, 제2 승압 전압(VH')은 VDDx3의 전압 레벨이 된다.
도 12를 참조하면. 승압 제어 신호(QEN)가 로직 하이레벨인 경우, 제3 클럭 신호(PH3B)의 로직 로우 구간과 상보된 제3 클럭 신호(PH3)의 로직 하이 구간 동안, 제1 피모스 트랜지스터(81, 도 8)에 의해 제1 승압 전압(VM')으로부터 제1 커패시터(82, 도 8)로 전하가 충전된다. 이 후, 제4 클럭 신호(PH4B)의 로직 로우 구 간과 제5 클럭 신호(PH4Bq)의 로직 로우 구간 동안, 제3 피모스 트랜지스터(85, 도 8)에 의해 제1 승압 전압(VM')으로부터 제2 커패시터(87, 도 8)로 전하가 충전된다. 이러한 동작의 반복으로, 제2 커패시터(87, 도 8)는 제1 전원 전압(VDD)의 4배에 해당하는 전압 레벨로 전하 펌핑되어, 제2 승압 전압(VH')은 VDDx4의 전압 레벨이 된다.
따라서, 승압 전압 발생 회로는, 전원 전압(VDD) 레벨이 높은 경우, 승압 제어 신호(QEN)가 로직 로우레벨로 발생되고, 제3 클럭 신호(PH3B)와 제4 클럭 신호(PH4B)의 로직 로우레벨에 의한 주기적으로 차아지-펌프 동작으로 인해 제2 승압 전압(VH')이 VDDx3의 전압 레벨로 발생된다. 그리고, 승압 전압 발생 회로는, 전원 전압(VDD) 레벨이 낮은 경우, 승압 제어 신호(QEN)가 로직 하이레벨로 발생되고, 제3 클럭 신호(PH3B)와 제4 클럭 신호(PH4B)의 로직 로우레벨에 의한 주기적으로 차아지-펌프 동작으로 인해 제2 승압 전압(VH')이 VDDx4의 전압 레벨로 발생된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 종래의 승압 전압 발생 회로를 설명하는 도면이다.
도 2는 도 1의 전압 강하부를 설명하는 도면이다.
도 3은 도 1의 제1 DC-DC 변환부를 설명하는 도면이다.
도 4는 도 1의 제2 DC-DC 변환부를 설명하는 도면이다.
도 5는 도 1의 승압 전압 발생 회로의 동작을 설명하는 타이밍 다이어그램이다.
도 6은 본 발명의 제1 실시예에 따른 승압 전압 발생 회로를 설명하는 도면이다.
도 7은 도 6의 전원 검출부를 설명하는 도면이다.
도 8 내지 도 10은 도 6의 제2 DC-DC 변환부를 설명하는 도면이다.
도 11 및 도 12는 도 6의 승압 전압 발생 회로의 동작을 설명하는 타이밍 다이어그램이다.

Claims (5)

  1. 전원 전압 레벨을 저항 분배하여, 분배된 전압 레벨을 기준 전압 레벨과 비교하여 승압 제어 신호를 발생하는 전원 검출부;
    제1 활성화 구간이 서로 겹치지 않는 제1 및 제2 클럭 신호들에 응답하여 상기 전원 전압을 승압시켜 제1 승압 전압을 발생하는 제1 DC-DC 변환부; 및
    제2 활성화 구간이 서로 겹치지 않는 제3 및 제4 클럭 신호 및 상기 승압 제어 신호에 응답하여 상기 전원 전압과 상기 제1 승압 전압으로부터 제2 승압 전압을 발생하는 제2 DC-DC 변환부를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  2. 제1항에 있어서, 상기 전원 검출부는
    상기 전원 전압과 접지 전압 사이에 직렬 연결되는 제1 및 제2 저항들;
    상기 제1 저항과 상기 제2 저항 사이의 연결 노드의 전압과 기준 전압을 비교하는 비교기; 및
    상기 비교기의 출력을 래치하여 승압 제어 신호를 발생하는 래치를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  3. 제1항에 있어서, 상기 제1 DC-DC 변환부는
    상기 전원 전압과 제1 노드 사이에 연결되고, 제1 클럭 신호에 의해 제어되 는 제1 피모스 트랜지스터;
    상기 전원 전압과 제2 노드 사이에 연결되고, 제2 클럭 신호에 의해 제어되는 제2 피모스 트랜지스터;
    상기 제1 노드와 상기 제2 노드 사이에 연결되는 제1 커패시터;
    상기 제2 노드와 접지 전압 사이에 연결되고, 상보된 제1 클럭 신호에 의해 제어되는 엔모스 트랜지스터;
    상기 제1 노드와 상기 제1 승압 전압 사이에 연결되고, 제2 클럭 신호에 의해 제어되는 제3 피모스 트랜지스터; 및
    상기 제1 승압 전압과 상기 접지 전압 사이에 연결되는 제2 커패시터를 구비하고,
    상기 제1 및 제2 클럭 신호들의 상기 제1 활성화 구간은 로직 로우레벨인 것을 특징으로 하는 승압 전압 발생 회로.
  4. 제1항에 있어서, 상기 제2 DC-DC 변환부는
    반전된 상기 승압 제어 신호 및 상기 제4 클럭 신호를 입력하여 제5 클럭 신호를 출력하는 제1 오아 게이트;
    상기 승압 제어 신호 및 상기 제4 클럭 신호를 입력하여 제6 클럭 신호를 출력하는 제2 오아 게이트;
    상기 제1 승압 전압이 그 소스에 연결되고, 상기 제3 클럭 신호가 그 게이트에 연결되고, 제1 연결 노드가 그 드레인에 연결되는 제1 피모스 트랜지스터;
    상기 제1 승압 전압이 그 소스에 연결되고, 상기 제5 클럭 신호가 그 게이트에 연결되고, 제2 연결 노드가 그 드레인에 연결되는 제2 피모스 트랜지스터;
    상기 전원 전압이 그 소스에 연결되고, 상기 제6 클럭 신호가 그 게이트에 연결되고, 상기 제2 연결 노드가 그 드레인에 연결되는 제3 피모스 트랜지스터;
    상기 제1 연결 노드와 상기 제2 연결 노드 사이에 연결되는 제1 커패시터;
    접지 전압이 그 소스에 연결되고, 상보된 제3 클럭 신호가 그 게이트에 연결되고, 상기 제2 연결 노드가 그 드레인에 연결되는 엔모스 트랜지스터;
    상기 제1 연결 노드가 그 소스에 연결되고, 상기 제4 클럭 신호가 그 게이트에 연결되고, 상기 제2 승압 전압이 그 드레인에 연결되는 제4 피모스 트랜지스터; 및
    상기 제2 승압 전압과 상기 접지 전압 사이에 연결되는 제2 커패시터를 구비하고,
    상기 제3 및 제4 클럭 신호들의 상기 제2 활성화 구간은 로직 로우레벨인 것 것을 특징으로 하는 승압 전압 발생 회로.
  5. 전원 전압 레벨로부터 분배된 전압 레벨을 기준 전압 레벨과 비교하여 승압 제어 신호를 발생하는 단계;
    제1 활성화 구간이 서로 겹치지 않는 제1 및 제2 클럭 신호들에 반복적으로 응답하여 상기 전원 전압을 승압시켜 제1 승압 전압을 발생하는 단계; 및
    상기 승압 제어 신호와 제2 활성화 구간이 서로 겹치지 않는 제3 및 제4 클럭 신호 들에 반복적으로 응답하여 상기 전원 전압과 상기 제1 승압 전압으로부터 제2 승압 전압을 발생하는 단계를 구비하는 것을 특징으로 하는 승압 전압 발생 방법.
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* Cited by examiner, † Cited by third party
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