KR20090048893A - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법

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KR20090048893A
KR20090048893A KR1020070114985A KR20070114985A KR20090048893A KR 20090048893 A KR20090048893 A KR 20090048893A KR 1020070114985 A KR1020070114985 A KR 1020070114985A KR 20070114985 A KR20070114985 A KR 20070114985A KR 20090048893 A KR20090048893 A KR 20090048893A
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정우리
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주식회사 하이닉스반도체
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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 활성 영역에는 터널 절연막, 제1 도전막 및 소자 분리 마스크의 적층막이 형성되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공되는 단계; 및 플라즈마 산화(plasma oxidation) 공정을 이용하여 상기 트렌치의 일부가 채워지도록 상기 적층막 및 상기 트렌치의 표면을 따라 측벽 산화막(wall oxide layer)을 형성하는 단계를 포함하여 이루어진다.
측벽 산화막, 플라즈마 산화, 스마일링

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 터널 절연막의 양끝에서 발생하는 스마일링(smiling) 현상을 최소화할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
반도체 메모리 소자의 고집적화는 소자 동작 속도 향상, 저소비 전력화 등의 소자 성능 향상 및 반도체 소자의 제조 비용 절감 등의 목적으로 가속화 추세에 있다. 비휘발성 메모리 소자인 낸드 플래시 메모리는 현재 양산 기준 선폭이 60nm이며 개발 단계의 선폭은 40nm에 이른다. 선폭 감소에 따른 공정 개발의 여러 이슈 중 포토리소그래피(photolithography)의 기술적 한계와 더불어 소자 분리막 형성 방법이 공정상의 한계를 나타내고 있는 실정이다. 이에 따라, 반도체 기판 상에 적층된 터널 절연막, 폴리실리콘막 및 하드 마스크막을 순차적으로 식각한 후 반도체 기판을 식각하여 트렌치를 형성하고, 트렌치가 매립되도록 전체 구조 상에 산화막을 형성한 다음 평탄화하여 소자 분리막을 형성하는 ASA-STI(Advanced Self Align-Shallow Trench Isolation) 방법이 많이 사용되고 있다.
트렌치 형성 후에는 트렌치 형성 시 식각 공정으로 인한 데미지(damage)를 보상하면서 터널 절연막을 보호하고, 후속 식각 공정 시 트렌치의 측벽을 보호할 목적으로 트렌치의 표면을 따라 측벽 산화막을 형성하고 있다. 측벽 산화막은 래디컬 산화(radical oxidation) 공정을 이용하여 주로 형성하는데, 이 경우 래디컬 산화 공정은 700℃이상의 고온에서 실시됨에 따라 터널 절연막의 양끝에서 발생하는 스마일링(smiling) 현상이 발생된다. 이는 싸이클링(cycling), 누설 전류(leakage current) 등의 소자 특성을 저하시킨다.
본 발명은 플라즈마 산화(plasma oxidation) 공정을 이용하여 측벽 산화막(wall oxide layer)을 형성함으로써, 터널 절연막의 양끝에서 발생하는 스마일링(smiling) 현상을 최소화하여 소자의 싸이클링(cycling) 및 누설 전류(leakage current) 특성 등을 향상시킬 수 있는 플래시 메모리 소자의 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법은, 활성 영역에는 터널 절연막, 제1 도전막 및 소자 분리 마스크의 적층막이 형성되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공되는 단계; 및 플라즈마 산화(plasma oxidation) 공정을 이용하여 상기 트렌치의 일부가 채워지도록 상기 적층막 및 상기 트렌치의 표면을 따라 측벽 산화막(wall oxide layer)을 형성하는 단계를 포함한다.
상기에서, 플라즈마 산화 공정은 350 내지 600℃의 온도, 1 내지 5Torr의 압력 및 3000 내지 5000W의 파워를 이용하여 실시된다. 측벽 산화막은 20 내지 100Å의 두께로 형성된다.
측벽 산화막 형성 후, 트렌치의 일부가 채워지도록 측벽 산화막 상에 제1 절연막을 형성하는 단계, 트렌치가 채워지도록 제1 절연막 상에 제2 절연막을 형성하는 단계, 소자 분리 마스크막의 소자 분리용 질화막이 노출될 때까지 측벽 산화막, 제1 및 제2 절연막을 식각하여 소자 분리막을 형성하는 단계, 소자 분리용 질화막을 제거하는 단계, 소자 분리막의 상부가 식각되어 제1 도전막의 상부 측벽이 노출되도록 세정 공정을 실시하는 단계, 소자 분리막 및 제1 도전막 상에 유전체막 및 제2 도전막을 형성하는 단계를 더 포함한다.
제1 절연막은 HDP(High Density Plasma) 산화막으로 형성된다. 제2 절연막은 PSZ(polysilazane)막으로 형성된다.
PSZ막은 제1, 제2 및 제3 큐어링(curing) 공정을 포함하여 형성되며, 제1 큐어링 공정은 c-WVG(Catalythic Water Vapor Generator) 방법을 이용하여 300℃ 내지 500℃의 온도에서 실시되고, 제2 큐어링 공정은 c-WVG 방법을 이용하여 550℃ 내지 700℃의 온도에서 실시되며, 제3 큐어링 공정은 N2 가스 분위기의 850℃ 내지 1000℃의 온도에서 실시된다.
소자 분리용 질화막은 BOE(Buffered Oxide Etchant)와 H3PO4를 혼합한 혼합 용액을 이용한 딥 아웃(dip-out) 공정의 습식 식각 공정으로 제거된다. 소자 분리용 질화막 제거 시 소자 분리막의 상부가 함께 식각되어 평탄화된다.
세정 공정 시 소자 분리막이 식각되어 소자 분리막의 유효 산화막 높이(Effective Field oxide Height; EFH)를 조절한다. 세정 공정은 H20:HF가 100:1 내지 500:1의 비율로 혼합된 HF 용액을 이용한다.
본 발명은 600℃ 이하의 온도에서 플라즈마 산화(plasma oxidation) 공정을 이용하여 측벽 산화막을 형성함으로써, 써멀 버짓(thermal budget)을 감소시켜 터널 절연막의 양끝에서 발생하는 스마일링(smiling) 현상을 최소화할 수 있고, 이를 통해 싸이클링(cycling), 누설 전류(leakage current) 및 문턱 전압 분포(Vth distribution) 특성 등을 향상시켜 소자의 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 저온의 측벽 산화 공정을 통해 외부로 확산되는 보론의 양을 줄여 측벽 산화막 형성 전의 이온 주입 공정 시 도즈량을 감소시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도들로서, 셀 영역에만 국한하여 본 발명을 설명하고 있으나, 이는 주변 영역에도 동일한 공정 단계가 이루어질 수 있다.
도 1a를 참조하면, 반도체 기판(100) 상에 터널 절연막(102), 제1 도전막(104) 및 소자 분리 마스크(106)를 순차적으로 형성한다. 터널 절연막(102)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 습식 산화(wet oxidation) 공정을 이용하여 70 내지 80Å 두께로 형성할 수 있다. 후속으로 N2O 가스 분위기에서 실시하는 어닐링(annealing) 공정을 통해 터널 절연막(102) 내에 질소(N)를 포함시켜 트랩 밀도(trap density)를 줄이고 신뢰성을 향상시킬 수 있다. 제1 도전막(104)은 플래시 메모리 소자의 플로팅 게이트(flating gate)로 사용하기 위한 것으로, 폴리실리콘막, 금속막 및 이들의 적층막으로 형성될 수 있으며, 바람직하게, 도프트 폴리실리콘막(doped polysilicon layer)으로 형성될 수 있다. 더욱 바람직하게, 제1 도전막(104)은 터널 절연막(102)과 플로팅 게이트 간 계면(interface)에서의 인(P) 농도를 낮추기 위해 언도프트 폴리실리콘막(undoped polysilicon layer)과 도프트 폴리실리콘막의 적층 구조로 형성하되, 500℃ 내지 550℃의 온도에서 300 내지 1500Å의 두께로 형성할 수 있다. 소자 분리 마스크(106)는 소자 분리용 질화막(108) 및 하드 마스크막(110)의 적층 구조로 형성할 수 있다. 소자 분리용 질화막(108)은 후속한 소자 분리막 형성을 위한 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정 시 스탑퍼(stopper)로 사용하기 위한 것으로, 실리콘 질화막(Si3N4)으로 형성할 수 있다. 이때, 소자 분리용 질화막(108)은 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법을 이용하여 300 내지 1000Å의 두께로 형성할 수 있다. 하드 마스크막(110)은 후속한 트렌치 형성 시 식각 마스크로 사용하기 위한 것으로, 예를들어 실리콘 산화질화막(SiON) 등으로 형성할 수 있다.
이어서, 소자 분리 영역의 소자 분리 마스크(106), 제1 도전막(104), 터널 절연막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치(112)를 형성한다. 보 다 구체적으로 설명하면 다음과 같다. 소자 분리 마스크(106) 상에 포토레지스트(미도시)를 도포하고 노광 및 현상 공정을 실시하여 소자 분리 영역의 소자 분리 마스크(106)를 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레지스트 패턴을 이용한 식각 공정으로 소자 분리 마스크(106)의 소자 분리 영역을 식각한다. 이후, 포토레지스트 패턴을 제거한다. 계속해서, 소자 분리 마스크(106)를 이용한 식각 공정으로 제1 도전막(104) 및 터널 절연막(102)을 식각한다. 이로써, 소자 분리 영역의 반도체 기판(100)이 노출된다. 소자 분리 마스크(106), 제1 도전막(104) 및 터널 절연막(102)을 식각하는 과정에서 소자 분리 마스크(106)의 하드 마스크막(110)도 일정 두께만큼 식각된다. 이어서, 노출된 소자 분리 영역의 반도체 기판(100)을 일정 깊이 식각한다. 이로써, 소자 분리 영역에 트렌치(112)가 형성된다. 이렇게, 트렌치(112)는 반도체 기판(100)에 ASA-STI(Advanced Self Align-Shallow Trench Isolation) 공정을 실시하여 형성하는 것이 바람직하다.
도 1b를 참조하면, 트렌치(112)를 형성하기 위한 식각 공정에 의해 트렌치(112)의 측벽 및 저면에 발생된 식각 손상을 치유하기 위하여 산화(oxidation) 공정을 실시한다.
여기서, 산화 공정은 플라즈마(plasma) 방식의 산화(oxidation) 공정을 이용하며, 이 경우 플라즈마 산화 공정은 350 내지 600℃의 온도, 1 내지 5Torr의 압력 및 3000 내지 5000W의 파워를 이용하여 플라즈마를 발생시켜 산화시킨다. 이러한 플라즈마 산화 공정에 의해 트렌치(112)의 저면 및 측벽이 소정의 두께만큼 산화되어 식각 손상층이 측벽 산화막(114)으로 형성된다. 뿐만 아니라, 터널 절연막(102) 및 제1 도전막(104)의 측벽과 소자 분리 마스크(106)의 측벽 및 상부도 소정의 두께만큼 산화되어 식각 손상층이 측벽 산화막(114)으로 형성된다.
이때, 측벽 산화막(114)은 터널 절연막(102)의 양끝에서 발생하는 스마일링(smiling) 현상을 최소화하면서 트렌치(112) 형성을 위한 식각 공정 시 발생하는 데미지(damage)를 충분히 보상하기 위해 20 내지 100Å의 두께로 형성할 수 있다.
상기한 바와 같이, 본 발명의 일 실시예에 따른 측벽 산화막(114)은 600℃ 이하의 저온에서 플라즈마 산화 공정을 이용하여 형성됨으로써, 기존과 같이 700℃ 이상의 고온의 래디컬(radical) 산화 공정을 이용하는 것에 비해 써멀 버짓(thermal budget)을 감소시켜 터널 절연막(102)의 양끝에서 발생하는 스마일링(smiling) 현상을 최소화할 수 있다. 따라서, 싸이클링(cycling), 누설 전류(leakage current) 및 문턱 전압 분포(Vth distribution) 특성 등을 향상시켜 소자의 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 측벽 산화막(140)을 형성 시 600℃ 이하의 저온에서 형성하므로 외부로 확산되는 보론(Boron)의 양을 줄여 측벽 산화막(114) 형성 전의 이온 주입 공정 시 도즈(dose)량을 감소시킬 수 있다.
도 1c를 참조하면, 트렌치(112)의 일부가 채워지도록 측벽 산화막(114) 상에 제1 절연막(116)을 라이너(liner) 형태로 형성한다. 이때, 제1 절연막(116)은 후속한 트렌치(112) 갭 필(gap-fill) 공정 시 갭 필 특성이 우수한 PSZ(polysilazane)막을 사용할 경우 터널 절연막(102)과 불순물 및 수분을 많이 포함하는 PSZ막과의 접촉을 억제하여 불순물로 인해 터널 절연막(102)이 오염되는 것을 방지하기 위한 것으로, 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성하는 것이 바람직하다.
도 1d를 참조하면, 트렌치(112)가 채워지도록 제1 절연막(116) 상에 제2 절연막(118)을 형성한다. 이때, 제2 절연막(118)은 350 내지 400℃의 온도에서 스핀 코팅(spin coating) 방식을 이용하여 PSZ(polysilazane)막으로 형성하며, 3000 내지 6000Å의 두께로 형성할 수 있다.
이후, PSZ막은 불순물 및 수분을 많이 포함하고 있기 때문에 이를 제거하고 식각 비(etch rate)를 높이기 위해 PSZ막 형성 공정 후 제1 큐어링(Curing) 공정을 실시한다. 이때, 제1 큐어링 공정은 c-WVG(Catalythic Water Vapor Generator) 방식을 이용하여 300 내지 500℃의 온도에서 실시한다.
이어서, PSZ막을 치밀화시키고 HDP 산화막에 비해 식각 비가 높아지도록 제어하기 위해 제2 큐어링 공정과 제3 큐어링 공정을 순차적으로 실시한다. 여기서, 제2 큐어링 공정은 c-WVG 방법을 이용하여 550 내지 700℃의 온도에서 실시하고, 제3 큐어링 공정은 N2 가스 분위기의 850 내지 1000℃의 온도에서 실시한다. 상기의 조건으로 제1, 제2 및 제3 큐어링 공정을 실시함으로써 터널 절연막(102)의 양끝에서 스마일링 현상이 발생하는 것을 더욱 억제할 수 있다.
도 1e를 참조하면, 소자 분리용 질화막(108)의 표면이 노출될 때까지 제2 절연막(118), 제1 절연막(116) 및 측벽 산화막(114)을 평탄화 식각한다. 여기서, 평탄화 식각 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정 으로 실시할 수 있다. 이로써, 트렌치(112) 내부에만 측벽 산화막(114), 제1 및 제2 절연막(116, 118)이 잔류되어 트렌치(112) 내부에 측벽 산화막(114), 제1 절연막(116) 및 제2 절연막(118)으로 이루어지는 소자 분리막(120)이 형성된다.
도 1f를 참조하면, 습식 식각 공정으로 소자 분리용 질화막(108)을 제거한다. 이때, 소자 분리용 질화막(108)은 BOE(Buffered Oxide Etchant)와 H3PO4를 혼합한 혼합 용액을 이용한 딥 아웃(dip-out) 방식을 통해 제거한다. 이로써, 제1 도전막(104)의 표면이 노출된다. 한편, 소자 분리용 질화막(108) 제거 공정 시 측벽 산화막(114), 제1 및 제2 절연막(116, 118)의 일부도 함께 식각되어 평탄화된다.
도 1g를 참조하면, 유전체막을 형성하기 전에 세정(cleaning) 공정을 실시한다. 세정 공정은 H20:HF가 100:1 내지 500:1의 비율로 혼합된 HF 용액을 이용하여 실시할 수 있다. 세정 공정에 의해 소자 분리막(120)의 상부가 일부 식각되어 제1 도전막(104)의 측벽을 노출시키면서 소자 분리막(120)의 유효 산화막 높이(Effective Field oxide Height; EFH)를 원하는 높이까지 제어할 수 있다. 이때, 측벽 산화막(114)이나 제1 절연막(116)에 비해 제2 절연막(118)의 식각 비가 더 빠르므로, 제2 절연막(118)이 측벽 산화막(114)이나 제1 절연막(116)보다 더 식각되어 제1 도전막(104)의 측벽에 요(
Figure 112007080990401-PAT00001
)자 형태의 EFH를 확보할 수 있다. 그러나, 싸이클링 특성 열화를 방지하기 위해 소자 분리막(120)은 반도체 기판(100)의 상부 표면보다는 높게 형성하는 것이 바람직하다.
이렇게, 요(
Figure 112007080990401-PAT00002
)자 형태의 EFH를 확보할 경우 셀 간에 간섭(interference) 현 상 및 전하 보존(charge retention) 특성을 개선하고, 후속한 공정에서 플로팅 게이트와 컨트롤 게이트 간 커플링 비(Coupling Ratio)를 향상시켜 소자 신뢰성을 향상시킬 수 있다.
도 1h를 참조하면, 제1 도전막(104) 및 소자 분리막(120) 상에 유전체막(122) 및 제2 도전막(미도시)을 형성한다. 이때, 유전체막(122)은 제1 산화막(122a), 질화막(122b) 및 제2 산화막(122c)의 Oxide-Nitride-Oxide의 ONO 적층 구조로 형성할 수 있다. 제2 도전막은 플래시 메모리 소자의 컨트롤 게이트(control gate)로 사용하기 위한 것으로, 폴리실리콘막, 금속막 및 이들의 적층막으로 형성할 수 있으며, 바람직하게 폴리실리콘막으로 형성할 수 있다.
이후, 통상적인 식각 공정으로 제2 도전막, 유전체막(122) 및 제1 도전막(104)을 패터닝하여, 제1 도전막(104)으로 이루어지는 플로팅 게이트(104a), 제2 도전막으로 이루어지는 컨트롤 게이트(124)를 형성한다. 이때, 터널 절연막(102), 플로팅 게이트(104a), 유전체막(122) 및 컨트롤 게이트(124)의 적층 구조를 갖는 게이트 패턴이 형성된다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 도전막 104a : 플로팅 게이트
106 : 소자 분리 마스크 108 : 소자 분리용 질화막
110 : 하드 마스크막 112 : 트렌치
114 : 측벽 산화막 116 : 제1 절연막
118 : 제2 절연막 120 : 소자 분리막
122 : 유전체막 124 : 컨트롤 게이트

Claims (16)

  1. 활성 영역에는 터널 절연막, 제1 도전막 및 소자 분리 마스크의 적층막이 형성되고, 소자 분리 영역에는 트렌치가 형성된 반도체 기판이 제공되는 단계; 및
    플라즈마 산화 공정을 이용하여 상기 트렌치의 일부가 채워지도록 상기 적층막 및 상기 트렌치의 표면을 따라 측벽 산화막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 플라즈마 산화 공정은 350 내지 600℃의 온도 및 1 내지 5Torr의 압력에서 실시되는 플래시 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 플라즈마 산화 공정은 3000 내지 5000W의 파워를 이용하는 플래시 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 측벽 산화막은 20 내지 100Å의 두께로 형성되는 플래시 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 측벽 산화막 형성 후,
    상기 트렌치의 일부가 채워지도록 상기 측벽 산화막 상에 제1 절연막을 형성하는 단계;
    상기 트렌치가 채워지도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;
    상기 소자 분리 마스크막의 소자 분리용 질화막이 노출될 때까지 상기 측벽 산화막, 상기 제1 및 제2 절연막을 식각하여 소자 분리막을 형성하는 단계;
    상기 소자 분리용 질화막을 제거하는 단계;
    상기 소자 분리막의 상부가 식각되어 상기 제1 도전막의 상부 측벽이 노출되도록 세정 공정을 실시하는 단계; 및
    상기 소자 분리막 및 상기 제1 도전막 상에 유전체막 및 제2 도전막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제1 절연막은 HDP 산화막으로 형성되는 플래시 메모리 소자의 제조 방법.
  7. 제 5 항에 있어서,
    상기 제2 절연막은 PSZ(polysilazane)막으로 형성되는 플래시 메모리 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 PSZ막은 제1, 제2 및 제3 큐어링 공정을 포함하여 형성되는 플래시 메모리 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제1 큐어링 공정은 c-WVG(Catalythic Water Vapor Generator) 방법을 이용하여 300℃ 내지 500℃의 온도에서 실시되는 플래시 메모리 소자의 제조 방법.
  10. 제 8 항에 있어서,
    상기 제2 큐어링 공정은 c-WVG 방법을 이용하여 550℃ 내지 700℃의 온도에서 실시되는 플래시 메모리 소자의 제조 방법.
  11. 제 8 항에 있어서,
    상기 제3 큐어링 공정은 N2 가스 분위기의 850℃ 내지 1000℃의 온도에서 실시되는 플래시 메모리 소자의 제조 방법.
  12. 제 5 항에 있어서,
    상기 소자 분리용 질화막은 습식 식각 공정으로 제거되는 플래시 메모리 소 자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 습식 식각 공정은 BOE(Buffered Oxide Etchant)와 H3PO4를 혼합한 혼합 용액을 이용한 딥 아웃(dip-out) 공정으로 제거하는 플래시 메모리 소자의 제조 방법.
  14. 제 5 항에 있어서,
    상기 소자 분리용 질화막 제거 시 상기 소자 분리막의 상부가 함께 식각되어 평탄화되는 플래시 메모리 소자의 제조 방법.
  15. 제 5 항에 있어서,
    상기 세정 공정 시 상기 소자 분리막이 식각되어 상기 소자 분리막의 유효 산화막 높이(Effective Field oxide Height; EFH)를 조절하는 플래시 메모리 소자의 제조 방법.
  16. 제 15 항에 있어서,
    상기 세정 공정은 H20:HF가 100:1 내지 500:1의 비율로 혼합된 HF 용액을 이용하는 플래시 메모리 소자의 제조 방법.
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