KR20090047390A - 공유 메모리 멀티 비디오 채널 디스플레이 장치 및 방법 - Google Patents

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Abstract

본 발명은 다수의 비디오 신호들을 디코딩하는 시스템과 관련 방법을 포함한다. 비디오 신호들은 컴포넌트 비디오, 복합 비디오 또는 슈퍼-비디오일 수 있는데, 각각은 멀티모드 비디오 디코더를 이용하여 다수의 부분들을 갖는다. 선택 단은 프로세싱을 위해 다수의 비디오 신호들을 결합하고 그것들의 비디오 신호 부분들 중 몇몇을 선택한다. 선택 단은 비디오 신호 부분들의 몇몇을 타임-멀티플렉스할 수 있다. 아날로그/디지털 변환 단은 비디오 신호들의 타임-멀티플렉싱에 의해 공유될 수 있다. 디코더 단은 여러 신호 부분들을 디코드하고 디코드된 출력 비디오 신호들을 제공한다. 이러한 특징은 시스템의 전체 코스트를 줄인다. 여러 클럭 신호들이 멀티모드 비디오 디코더의 여러 단들을 동작시키는 데 사용된다. 클럭 신호들 중 일부는 다른 주파수들로 동작하고, 다른 일부는 다른 위상으로 동작한다.

Description

공유 메모리 멀티 비디오 채널 디스플레이 장치 및 방법{SHARED MEMORY MULTI VIDEO CHANNEL DISPLAY APPARATUS AND METHODS}
본 발명은 멀티 비디오 채널 디스플레이에 관한 것이다.
본 출원은 2006년 4월 18일 출원의 미국 가출원 60/793,288, 2006년 4월 18일 출원의 미국 가출원 60/793,276, 2006년 4월 18일 출원의 미국 가출원 60/793,277, 그리고 2006년 4월 18일 출원의 미국 가출원 60/793,275의 이익을 주장하며, 이들 각 개시를 참고자료로 인용한다.
전통적으로, 멀티 비디오 채널 텔레비젼 디스플레이 스크린은 듀얼 채널 비디오 처리 칩을 구비하고 있는데, 이를 통해 사용자는 디스플레이 스크린의 여러 부분에서 동시에 하나 이상의 채널을 볼 수 있다. 화면 속에 화면을 디스플레이하는 이러한 형태를 흔히 화면 속 화면(Picture-In-Picture) 또는 PIP라 부른다. 도1A는 4:3의 가로세로비를 갖는 디스플레이 스크린의 여러 부분에 2개 채널을 디스플레이하는 예이다. 스크린(100A)은 스크린의 대부분에 제1 채널(112)를 디스플레이하고, 동시에 스크린의 상당히 작은 부분에 제2 채널(122)가 디스플레이된다. 도1B는 스크린의 다른 부분들 상에 실질적으로 동일한 가로세로비를 갖는 제1 및 제2 채널을 갖는 디스플레이의 예시인데, 아래에서 보다 상세히 설명될 것이다.
PIP 디스플레이(100A)를 생성하는 전형적 텔레비젼 시스템이 도2에 도시되어 있다. 텔레비젼 디스플레이 시스템(200)은 텔레비젼 브로드캐스트 신호(202), 하이브리드 TV 튜너(210), 베이스밴드 입력(280), 복조기(220), MPEG 코덱(230), 오프칩 스토리지(240), 오프칩 메모리(300), 비디오 프로세서(250), 외부 컴포넌트(예를들어, 디스플레이)(270)를 포함한다. 하이브리드 TV 튜너(210)는 텔레비젼 브로드캐스트 신호(202)에 의해 제공되는 하나 이상의 텔레비젼 채널에 동조할 수 있다. 하이브리드 TV 튜너(210)는 디지털 텔레비젼 신호를 복조기(220)로 제공하고, 아날로그 비디오 신호 컴포넌트(예를들어, 복합 비디오 베이스밴드 신호(CVBS))를 비디오 프로세서(250)에 제공한다. 또한, 베이스밴드 입력(280)은 여러 텔레비젼 신호(예를들어, CVBS, 슈퍼 비디오(S-video), 컴포넌트 등)를 수신하고, 그들을 비디오 프로세서(250)으로 제공한다. 다른 외부 디지털 또는 아날로그 신호(예를들어, DVI 또는 고화질(HD))도 비디오 프로세서(250)에 제공될 수 있다.
비디오는 복조기(220)에 의해 복조되어, MPEG 코덱(230)에 의해 복원된다. MPEG 코덱(230)에 의해 요구되는 몇몇 동작은 데이터를 저장하기 위해 오프칩 스토리지(240)를 사용할 수 있다. 이후, 디지털 신호는 비디오 프로세서(250)에 의해 처리되는데, 이는 외부 컴포넌트(270) 상의 디스플레이를 위한 적절한 신호(260)를 생성하는 듀얼 채널 프로세싱 칩일 수 있다. 비디오 프로세서(250)는 잡음 감소 및 디-인터레이싱과 같은 메모리 인텐시브 비디오 프로세싱 동작, 즉 3D YC 분리와 프레임률 변환(FRC:frame rate conversion)을 수행하는 오프칩 메모리(300)를 사용할 수 있다.
이러한 PIP 적용에서, 제1 채널(112)가 제2 채널(122)보다 더 중요하다고 일반적으로 생각한다. PIP를 생성하는데 사용되는 일반적인 듀얼 채널 프로세싱 칩은 제1 채널 비디오 파이프에 더 나은 품질의 엠퍼시스를 두는데, 이는 제1 채널(112)의 대형 디스플레이를 생성한다. 더 작은 디스플레이의 제2 채널(122)을 생성하는 제2 채널 비디오 파이프는 비용을 낮추기 위해 품질이 더 낮다. 예를들어, 디-인터레이싱, 잡음 감소 및 비디오 디코딩과 같은 3-D 비디오 프로세싱 동작은 제1 채널 비디오 파이프에서 구현될 수 있고, 반면 제2 채널 비디오 파이프에서는 단지 2-D 비디오 프로세싱 동작을 구현한다. 3-D 비디오 프로세싱 동작은 공간적 및 일시적 도메인에서, 종종 프로세싱 동작에 사용되는 하나 이상의 비디오 프레임을 버퍼링하면서, 비디오를 처리하는 동작이라고 부른다. 대조적으로, 2-D 비디오 프로세싱 동작은 공간적 도메인에서, 즉 현재 프레임 비디오에서만 동작하면서, 비디오를 처리할 뿐이다.
16:9의 가로세로비를 갖는 와이드 디스플레이 스크린이 등장하면서, 같은 사이즈 또는 4:3의 가로세로비를 갖는 2개 채널을 동일 스크린에 디스플레이하는 것이 점점 더 요구되고 있다. 이러한 형태의 적용을 흔히 PAP(picture-and-picture)라고 부른다. 도1B에, 스크린(100B)은 제1 채널(110)을 디스플레이하고 있고, 실질적으로 같은 가로세로비를 갖는 제2 채널(120)이 스크린의 제2 부분에 디스플레이되고 있다. 이러한 적용에서, 제1 채널은 제2 채널과 비슷한 품질로 생성되어야 한다.
그러므로, 제1 및 제2 비디오 채널 파이프 모두에 3-D 비디오 프로세싱을 구 현하는 것이 2개의 고품질 비디오 이미지를 생성하는데 필요하다. 필요한 디스플레이를 생성하기 위하여 3-D 비디오 프로세싱을 수행하는 것은 일반적으로 메모리 인텐시브 동작을 필요로 하는데, 이는 품질이나 무결성에서 손실없이 이미지를 디스플레이하는데 적당한 타임 프레임 내에 수행되어야 한다. 메모리 동작은 3-D 비디오 프로세싱을 필요로 하는 채널의 수와 비례적으로 증가한다. 일반적인 듀얼 비디오 프로세싱 칩은 고품질을 갖는 2개 비디오 신호를 처리하는 능력이 부족하고, 따라서 고품질 비디오를 갖는 2개 채널을 디스플레이하는 요구가 증가하면서 안 쓰이고 있다.
전형적인 듀얼 비디오 프로세싱 칩이 다수의 고품질 비디오 신호를 처리하는 능력이 부족한 하나의 이유는, 비디오 프로세서와 오프칩 메모리 사이에서 요구되는 많은 양의 데이터 대역폭이다. 전통적으로, 비디오 프로세싱 칩 파이프라인의 일부는 잡음 경감기와 디-인터레이서를 포함하는데, 이들 각각은 오프칩 메모리와 함께 높은 데이터 대역폭을 필요로 한다.
특히, 잡음 경감기는 주로 하나의 필드를 다음 필드와 비교하고 각 필드에서 동일하지 않은 필드의 부분을 제거함으로써 동작한다. 이 때문에, 잡음 경감기는 현재 필드와의 비교를 위해 적어도 2개 필드의 스토리지를 필요로 한다. 디-인터레이서는 저장된 2개 필드를 읽고 그들을 결합하여, 인터레이서의 동작을 거꾸로 하게 된다.
도3은 전형적인 비디오 프로세서의 잡음 경감기와 디-인터레이서의 오프칩 메모리 액세스 동작을 도시하고 있다. 비디오 프로세싱 파이프라인의 일부는 잡음 경감기(330), 디-인터레이서(340), 그리고 오프칩 메모리(300)을 포함하는데, 여기서 오프칩 메모리는 적어도 4개의 필드 버퍼 섹션(310,311,312,313)을 포함한다.
제1 필드 구간 동안, 잡음 경감기(330)는 하나의 필드 버퍼 섹션(310)을 읽고, 그것을 비디오 신호(320)와 비교하여, 경감된 잡음을 갖는 새로운 필드를 생성하고, 이 필드 출력(322)을 2개의 필드 버퍼 섹션(311,312)에 쓴다. 필드 버퍼 섹션(311,312)에 이미 저장되어 있는 콘텐트는 필드 버퍼 섹션(310,313)으로 각각 복사된다. 이와같이, 필드 구간의 끝에서, 잡음 경감기(330)의 필드 출력(322)은 필드 버퍼 섹션(311,312)에 저장되고, 필드 버퍼 섹션(311,312)에 이미 저장된 필드는 지금 필드 버퍼 섹션(310,313)에 각각 있다.
다음 필드 구간 동안, 필드 버퍼 섹션(312)는 이전 필드 구간으로부터 잡음 경감기(330)의 필드 출력을 갖는 필드 버퍼 섹션(312)은 디-인터레이서(340)에 의해 읽혀지고, 필드 버퍼 섹션(312)에 저장되었던, 이 필드 구간 이전의 필드 구간으로부터 잡음 경감기(330)의 필드 출력을 갖는 필드 버퍼 섹션(313)은 디-인터레이서(340)에 의해 읽혀진다. 현재 필드 구간의 잡음 경감기(330)의 필드 출력(322)도 디-인터레이서(340)에 의해 읽혀진다. 디-인터레이서(340)는 이들 필드 세그먼트들을 처리하고, 그들을 결합하여 디-인터레이스된 출력(342)을 비디오 파이프라인의 다음 모듈로 제공한다.
예시적으로 앞서 설명한 비디오 파이프라인 부분은 단일 채널에 대해서 이러한 동작들을 수행하고, 그것의 동작들은 각각의 추가 채널에 대해 증배된다. 따라서, 메모리 액세스 대역폭이 같은 시간 간격에서 쓰여지고/읽혀져야 하는 데이터의 양에 비례적으로 증가하고, 다수 채널에서 잡음 경감과 디-인터레이싱을 수행하는 것은 같은 방식으로 데이터 대역폭을 증가시킬 지도 모른다. 위의 비디오 프로세싱 동작의 믿기지 않는 대역폭 요구는 이러한 동작들을 동시에 수행하는 능력을 제한한다.
따라서, 다수의 고품질 비디오 채널 스트림들을 갖는 디스플레이를 생성하기 위해서는 하나 이상 채널의 하나 이상 비디오 파이프라인 단들(stages)의 여러 섹션들에서 메모리 액세스 대역폭을 줄이는 시스템과 방법을 갖는 것이 요구된다.
본 발명의 원리에 따라, 다수의 고품질 비디오 채널 스트림을 갖는 디스플레이를 생성하기 위하여 하나 이상 채널의 하나 이상 비디오 파이프라인 단들의 여러 섹션에서 메모리 액세스 대역폭을 감소시키기 위한 방법과 장치를 제공한다. 듀얼 비디오 프로세서는 다양한 포맷으로 하나 이상의 아날로그 또는 디지털 신호를 수신한다. 하나 이상의 비디오 모드에서 2개의 동시적 비디오 신호를 디코딩할 수 있는 듀얼 비디오 디코더(예를들어, NTSC/PAL/SECAM 비디오 디코더)가 구비된다. 하나의 비디오 모드에서, 듀얼 비디오 디코더는 타임 멀티플렉싱을 수행하여, 비디오 신호를 디코딩하는데 사용된, 아날로그/디지털 컨버터와 같은 적어도 하나의 컴포넌트를 공유한다.
다수의 비디오 입력 신호들이 디코드되고, 여기서 다수의 비디오 입력 신호들 중 적어도 하나는 2개 이상의 비디오 입력 신호 부분들을 포함한다. 다수의 비디오 입력 신호들이 수신될 수 있다. 적어도 3개의 비디오 입력 신호 부분들은 선택적으로 결합되어 2개의 선택된 비디오 신호들을 제공한다. 아날로그/디지털 변환은 선택된 비디오 신호들을 처리하기 위해 수행된다. 처리된 비디오 신호들은 디코드되어 적어도 하나의 디코드된 비디오 신호를 생성한다.
본 발명의 원리들에 따라, 하나 이상 채널의 하나 이상의 비디오 파이프라인 단들의 여러 섹션들에서 메모리 액세스 대역폭을 감소시키기 위한 방법들과 장치가 제공되는데, 이는 다수의 고품질 비디오 채널 스트림들을 갖는 디스플레이를 생성하기 위함이다. 듀얼 비디오 프로세서는 다른 포맷일 수 있는 하나 이상의 아날로그 또는 디지털 신호들을 수신할 수 있다. 하나 이상의 비디오 모드에서 2개의 동시적 비디오 신호들을 디코딩할 수 있는 듀얼 비디오 디코더(예를들어, NTSC/PAL/SECAM 비디오 디코더)가 제공될 수 있다. 비디오 모드들 중 하나에서, 듀얼 비디오 디코더는 타임 멀티플렉싱을 수행하는데, 이는 비디오 신호들을 디코딩하는 데 사용되는 아날로그/디지털 컨버터와 같은 적어도 하나의 컴포넌트를 공유하기 위한 것이다.
비디오 디코더의 출력들, 또는 그 시스템의 다른 컴포넌트에 의해 제공된 다른 세트의 비디오 신호들은 신호 처리 회로(예를들어, 잡음 경감기 및/또는 디-인터레이서)에 제공된다. 신호 처리 회로는 메모리 디바이스에 액세스해서 다양한 필드 라인들을 저장한다. 신호 처리 회로가 필요로 하는, 저장된 필드 라인들의 일부가 공유된다. 몇몇 저장된 필드 라인들의 공유는 전체 메모리 대역폭과 용량 요구를 감소시킨다. 신호 처리 회로는 다수의 필드 라인 프로세싱을 수행할 수 있다. 한 세트의 필드 라인 버퍼들은 다수의 필드 세그먼트를 위한 필드 라인들을 저장하기 위해 구비되고, 그리고 그 데이터를 신호 처리 회로의 대응하는 입력에 제공한다. 단을 더 줄이기 위해서, 몇몇 필드 라인 버퍼들은 신호 처리 회로들 사이에서 공유되기도 한다.
비디오 디코더의 출력들, 또는 그 시스템의 다른 컴포넌트에 의해 제공된 다른 세트의 비디오 신호들은 다르게 스케일된 비디오 신호들을 생성하기 위한 하나 이상의 스케일러들에 제공된다. 스케일러는 메모리 앞, 메모리 뒤, 또는 메모리 액세스가 필요없다면 앞이나 뒤(즉, 메모리 사이)의 여러 슬롯에 위치한다. 비디오 신호가 업-스케일되면, 스케일러는 메모리 뒤에 위치하여 메모리에 저장될 데이터의 양을 줄인다. 비디오 신호가 다운-스케일되면, 스케일러는 메모리 앞에 위치하여 메모리에 저장될 데이터의 양을 감소시킨다. 대안으로, 하나의 스케일러가 메모리 앞에 위치하고, 다른 하나의 스케일러는 메모리 뒤에 위치할 수도 있는데, 이를 통해 메모리 스토리지와 대역폭을 감소시키면서 다르게 스케일되는(즉, 하나는 업-스케일되고, 다른 하나는 다운-스케일되는) 2개의 비디오 신호를 제공한다.
비디오 디코더의 출력들, 또는 그 시스템의 다른 컴포넌트에 의해 제공된 다른 세트의 비디오 신호들은 하나 이상의 프레임률 변환 유닛으로 제공된다. 블랭크 타임 옵티마이저(BTO:blank time optimizer)는 제1 클럭 속도로 비디오 신호의 한 프레임의 필드 라인에 속하는 데이터를 수신한다. BTO는 그 프레임의 다음 필드 라인이 수신되기 전에 이용가능한 시간의 최대량을 결정한다. 이러한 결정에 기초해서 BTO는 제2 클럭 속도로 메모리할 프레임의 필드 라인을 전송하거나 수신한다. 메모리 액세스에 사용되는 제2 클럭 속도는 제1 클럭 속도보다 상당히 느린데, 이를 통해 메모리 대역폭을 줄이고, 필드 라인들 사이에 더 짧은 양의 이용가능한 시간을 갖는 다른 비디오 신호가 메모리에 더 빨리 액세스할 수 있게 한다. 이번에는, 본래 BTO는 메모리 대역폭의 효율적 사용을 증진시키는 방식으로 여러 메모리 클라이언트(즉, 메모리 액세스를 요구하는 유닛들)로부터의 메모리 액세스를 분배한다.
BTO의 비디오 신호 출력들, 또는 그 시스템의 다른 컴포넌트에 의해 제공된 다른 세트의 비디오 신호들은 추가 프로세싱을 위해 오버레이 엔진으로 제공된다. 오버레이 엔진에서, 2개 이상의 비디오 신호들이 오버레이되어, 색 관리 유닛(CMU:Color Management Unit)으로 제공된다. CMU는 오버레이된 비디오 신호를 수신하고 그 오버레이된 비디오 신호들을 부분들로 처리한다. 오버레이된 비디오 신호의 일부가 제1 비디오 신호와 부합한다는 표시를 수신하면, CMU는 제1 비디오 신호 부분과 부합하는 파라메터들을 이용하여 그 비디오 신호 부분을 처리하여 출력을 제공한다. 대안으로, 오버레이된 비디오 신호의 일부가 제2 비디오 신호와 부합한다는 표시를 수신하면, CMU는 제2 비디오 신호 부분과 부합하는 파라메터들을 이용하여 그 비디오 신호 부분을 처리하여 출력을 제공한다. 오버레이 엔진의 플티플레인(M-plane) 오버레이 회로는 2개 이상의 비디오 신호들을 수신하고(여기서, 이들 신호들의 하나는 CMU에서 제공됨), 그리고 오버레이된 신호를 제공한다. 비디오 신호들은 우선권 지정자를 포함하고, 그리고 오버레이 회로는 우선권 지정자에 기초하여 그 신호들을 오버레이한다.
오버레이 엔진의 출력, 또는 순차적인 그 시스템의 다른 컴포넌트에 의해 제공된 다른 세트의 비디오 신호들은 주 및/또는 보조 출력 단에 제공된다. 대안으로, 비디오 신호들은 오버레이 엔진을 바이패스하여 주 및/또는 보조 출력 단에 제공될 수 있다. 주 및/또는 보조 출력 단들에서, 예를들어 디스플레이 장치와 기록 장치와 같은 주 및/또는 보조 장치의 요구를 충족시키기 위해, 비디오 신호들은 포맷 변환이나 프로세싱을 겪는다.
본 발명의 상기 및 다른 목적과 이점은 첨부한 도면과 함께 다음의 상세한 설명을 보면 명백하게 된다. 여기서, 참조 부호는 전체를 통해서 동일 구성을 가리킨다.
도 1A 및 1B는 동일 스크린의 여러 부분에 디스플레이되는 2개 채널의 예이다.
도2는 PIP 디스플레이를 생성하는 예이다.
도3은 전형적인 비디오 프로세서에서 잡음 경감기와 디-인터레이서의 오프칩 메모리 액세스 동작에 대한 예이다.
도4는 본 발명의 원리에 따른 텔레비젼 디스플레이 시스템의 예이다.
도5는 본 발명의 원리에 따른 듀얼 비디오 프로세서의 내장 비디오 처리 섹션의 기능을 상세히 설명한 예이다.
도6은 본 발명의 원리에 따른 클럭 발생 시스템의 예이다.
도 7-9는 본 발명의 원리에 따른 비디오 신호를 생성하는 3개 모드의 예들이다.
도10은 본 발명의 원리에 따른 3개 비디오 신호를 생성하기 위해 2개 디코더를 사용하는 구현예이다.
도11은 본 발명의 원리에 따른 2개 비디오 신호의 2개 부분을 시분할 멀티플렉싱하기 위한 타이밍 도의 예이다.
도12는 본 발명의 원리에 따른 듀얼 비디오 프로세서의 전단 비디오 파이프라인의 기능을 상세히 설명한 예이다.
도13은 본 발명의 원리에 따른 잡음 경감기와 디-인터레이서의 오프칩 메모리 액세스 동작의 예이다.
도14는 본 발명의 원리에 따른 잡음 경감기와 디-인터레이서의 오프칩 메모리 액세스 동작의 예시적 타이밍 도이다.
도15는 본 발명의 원리에 따른 다수 필드 라인 프로세싱의 예이다.
도16은 본 발명의 원리에 따른 플레임률 변환과 스케일링을 수행하는 상세 예이다.
도17은 본 발명의 원리에 따른 스케일러 포지셔닝 모듈의 예이다.
도18은 본 발명의 원리에 따른 BTO 멀티플렉서의 동작을 예시한 것이다.
도19는 본 발명의 원리에 따른 듀얼 비디오 프로세서의 컬러 프로세싱 및 채널 블렌딩(CPCB) 비디오 파이프라인의 상세 예이다.
도20은 본 발명의 원리에 따른 오버레이 엔진의 상세 예이다.
도21은 본 발명의 원리에 따른 색 관리 유닛의 상세 예이다.
도22는 본 발명의 원리에 따른 듀얼 비디오 프로세서의 후단 비디오 파이프 라인의 상세 예이다.
본 발명은 하나 이상의 고품질 출력 신호를 생성하기 위하여 하나 이상 채널의 다수 비디오 파이프라인 단들의 여러 섹션에서 메모리와 다른 프로세싱 리소스들을 공유하고 메모리 액세스 대역폭을 감소시키는 방법과 장치에 관한 것이다.
도4는 본 발명의 원리에 따른 텔레비젼 디스플레이 시스템을 도시하고 있다. 도4에 도시된 텔레비젼 디스플레이 시스템은 텔레비젼 방송 신호(202), 듀얼 튜너(410), MPEG 코덱(230), 오프칩 스토리지(240), 오프칩 메모리(300), 듀얼 비디오 프로세서(400), 메모리 인터페이스(530) 그리고 적어도 하나의 외부 컴포넌트(270)를 포함한다. 듀얼 튜너(410)는 텔레비젼 방송 신호(202)를 수신하고 제1 비디오 신호(412)와 제2 비디오 신호(414)를 생성한다. 비디오 신호(412,414)는 듀얼 디코더(420)로 제공된다. 듀얼 디코더(420)는 듀얼 비디오 프로세서(400)에 내장되는 것으로 도시되어 있으나, 달리 비디오 프로세서(400)의 외부에 있을 수 있다. 듀얼 디코더(420)는 제1 및 제2 비디오 신호(412,414)에 대해 디코더(220)(도2)와 유사한 기능을 수행한다. 듀얼 디코더(420)는 적어도 하나의 멀티플렉서(424)와 2개의 디코더(422)를 포함한다. 다른 배열에서는, 멀티플렉서(424)와 하나 또는 2개의 디코더(422)가 듀얼 디코더(420)의 외부에 있다. 디코더(422)는 디코드된 비디오 신호 출력(426,428)을 제공한다. 디코더(422)는 MPEG 디코더와 다른 어떤 NTSC/PAL/SECAM 디코더일 수 있음을 이해해야 한다. 디코더(422)에 대한 입력은 디지털 CVBS, 슈퍼 비디오(S-Video) 또는 컴포넌트 비디오 신호일 수 있고, 디코 더(422)의 출력은 Y-Cb-Cr 데이터 신호와 같은 디지털 표준일 수 있다. 듀얼 디코더(420)의 동작에 대한 보다 상세한 검토는 도7,8,9 및 10과 관련하여 제공한다.
멀티플렉서(424)는 2개 비디오 신호(412,414) 중에서 적어도 하나를 선택하거나 입력 비디오 신호들 중에서 어떤 수를 선택하는데 사용된다. 선택된 적어도 하나의 비디오 신호(425)는 디코더(422)로 제공된다. 선택된 적어도 비디오 신호(425)는 도면이 복잡해지지 않도록 단일 비디오 신호로 도면에 나타나 있지만, 비디오 신호(425)는 어떤 수의 디코더(422)으 입력에 제공되는 어떤 수의 비디오 신호를 나타내고 있음을 이해해야 한다. 예를들어, 멀티플렉서(424)는 5개의 입력 비디오 신호를 수신하고, 그 중 2개를 2개의 다른 디코더(422)로 제공한다.
도4에 도시된 특정 비디오 신호 처리 배열은 듀얼 비디오 프로세서(400)상의 내부 듀얼 디코더(420)이 사용될 수 있게 하여, 타임 시프팅 애플리케이션에서 요구되는 외부 디코더 사용의 비용을 감소시킨다. 예를들어, 듀얼 디코더(420)의 출력(426,428) 중 하나는 656 엔코더(440)에 제공되어, 비디오 신호를 인터레이싱하기 전에 비디오 신호를 표준 포맷으로 적절히 엔코딩한다. 656 엔코더(440)는 더 빠른 클럭 주파수에서 처리하기 위하여 데이터 사이즈를 줄이는데 이용된다. 예를들어, 몇 예에서, 656 엔코더(440)는 16비트의 데이터, h-sync 및 v-sync를 8비트로 줄여, 2배 주파수에서 처리하게 한다. 이것은 SD 비디오 및 어떤 NTSC/PAL/SECAM 디코더와 MPEG 엔코더 사이에 인터페이스하는 표준일 수 있다. 엔코드된 비디오 신호(413)는 예를들어 비디오 프로세서의 포트를 경유해서 외부 MPEG 코덱(230)으로 제공되어, 타임 스프트된 비디오 신호를 생성한다. 또 다른 포 트, 즉 듀얼 비디오 프로세서(400) 상의 플렉시포트(450)는 MPEG 코덱(230)으로부터 타임 스프트된 비디오 신호를 수신하는데 사용된다. 이것은, 디지털 비디오 신호의 부분들을 비디오 프로세서의 외부에서 처리함으로써, 비디오 프로세서의 복잡성을 감소시키기에 바람직하다. 게다가, MPEG 코덱(230)에 의해 수행된 타임 시프팅은 압축, 복원, 그리고 비휘발성 대용량 저장장치와의 인터페이싱을 포함하는 동작을 필요로 하는데, 이들 모두는 비디오 프로세서의 영역을 벗어나 있다.
커서, 온-스크린 디스플레이, 또는 적어도 하나의 외부 컴포넌트(270)에서 사용되거나 그렇지 않다면 외부 컴포넌트에 제공되는 방송 비디오 신호(202)와는 다른 다양한 다른 형태와 같은 다른 비디오 신호들은 듀얼 비디오 프로세서(400)를 이용하여 생성되기도 한다. 예를들어, 듀얼 비디오 프로세서(400)는 이 목적을 위해 그래픽스 포트(460) 또는 패턴 생성기(470)를 포함할 수 있다.
다양한 다른 비디오 신호, 그래픽스 생성기(460), 또는 패턴 생성기(470)는 물론 디코드된 비디오 신호드은 셀렉터(480)에 제공된다. 셀렉터(480)는 이들 비디오 신호들 중 적어도 하나를 선택하고, 그 선택된 신호를 내장 비디오 처리 섹션(490)으로 제공한다. 비디오 신호(482,484)는 셀렉터(480)에 의해 내장 비디오 처리 섹션(490)으로 제공되는 2개의 예시적인 신호들이다.
내장 비디오 처리 섹션(490)은 디-인터레이싱, 스케일링, 프레임률 변환, 그리고 채널 블렌딩 및 색 관리와 같은 어떤 적당한 비디오 처리 기능을 수행한다. 듀얼 비디오 프로세서(400)의 어떤 처리 리소스는 메모리 인터페이스(530)를 경유해서 오프칩 메모리(300)(이것은 SDRAM, RAMBUS, 또는 어떤 다른 타입의 휘발성 스 토리지)로 데이터를 보내고 오프칩 메모리(300)로부터 데이터를 받는다. 이들 각 기능은 도5의 설명에서 상세히 설명된다.
결국, 듀얼 비디오 프로세서(400)는 하나 이상의 비디오 출력 신호(492)를 출력한다. 비디오 출력 신호(492)는 디스플레이, 저장, 다른 처리 또는 다른 적당한 사용을 위해 하나 이상의 외부 컴포넌트(270)으로 제공된다. 예를들어, 하나의 비디오 출력 신호(492)는 고선명 TV(HDTV) 해상도를 지원하는 주 출력 신호일 수 있고, 제2 비디오 출력 신호(492)는 표준 TV(SDTV) 해상도를 지원하는 보조 출력일 수 있다. 주 출력 신호는 디지털 TV나 프로젝터와 같은 하이-엔드 외부 컴포넌트(270)를 구동하는데 사용되고, 동시에 보조 출력은 표준(DVD) 비디오 리코더, 표준 TV(SDTV), 표준 프리뷰 디스플레이 또는 다른 적당한 비디오 애플리케이션을 위해 사용된다.
도5는 듀얼 비디오 프로세서(400)의 내장 비디오 처리 센션(490)의 기능을 더 상세히 도시하고 있다. 내장 비디오 처리 섹션(490)은 입력 신호 구성(510), 메모리 인터페이스(530), 구성 인터페이스(520), 전단 파이프라인 섹션(540), 프레임률 변환(FRC) 및 스케일링 파이프라인 섹션(550), 컬러 프로세싱 및 채널 블렌딩 파이프라인 섹션(560), 그리고 후단 파이프라인 섹션(570)를 포함한다.
구성 인터페이스(520)는 예를들어 I2C 인터페이스를 경유해서 프로세서와 같은 외부 컴포넌트로부터 제어 정보(522)를 수신한다. 구성 인터페이스(522)는 입력 신호 구성(510), 전단(510), 프레임률 변환(550), 컬러 프로세서(510), 후단(570), 그리고 메모리 인터페이스(530)를 배열하는데 사용된다. 입력 신호 구성(510)은 듀 얼 비디오 프로세서(400) 상의 외부 입력에 연결되는데, 이는 입력(HDTV 신호, SDTV 신호, 또는 다른 적당한 디지털 비디오 신호들과 같은)상에 비디오 신호와 선택된 비디오 신호(482,484)(도4)를 수신하기 위함이다. 입력 신호 구성(510)은 비디오 소스 스트림(512)과 같은 수신된 비디오 신호들(예를들어 신호들(482, 484, 502)) 중 적어도 하나를 전단(540)에 제공하도록 구성된다.
이 구성에 따라, 내장 비디오 처리 섹션(490)으로 제공된 이들 신호들 중 여러 개는 내장 비디오 처리 파이프라인을 이용해서 다른 시간들에서 처리될 수 있다. 예를들어 한 예에서, 듀얼 비디오 프로세서(400)는 8개 입력 포트를 포함한다. 예시된 포트들은 2개의 16비트 HDTV 신호 포트, 1개의 20비트 HDTV 신호 포트, CCIR656 포맷일 수 있는 3개의 8비트 SDTV 신호 포트, 1개의 24비트 그래픽스 포트 그리고 1개의 16비트 외부 온-스크린 디스플레이 포트를 포함한다.
전단(540)은 이용가능한 입력들의 적어도 하나의 비디오 신호 스트림들(512) 사이에서 선택하고 그 선택된 비디오 신호 스트림을 하나 이상의 비디오 처리 파이프라인 단들을 따라 처리하도록 구성된다. 전단(540)은 처리된 비디오 신호 스트림을 하나 이상의 파이프라인 단들에서 프레임률 변환 및 스케일링 파이프라인 단(550)으로 제공한다. 몇 예에서, 전단(540)은 3개의 비디오 처리 파이프라인 단들을 포함하고 3개의 각 출력을 FRC 및 스케일링 파이프라인 단(550)으로 제공한다. FRC 및 스케일링 파이프라인 단(550)에는, 하나 이상의 프로세싱 채널이 있다. 예를들어, 제1 채널은 주 스케일러 및 프레임률 변환 유닛을 포함하고, 제2 채널은 또다른 스케일러 및 프레임률 변환 유닛을 포함하고, 그리고 제3 채널은 더 낮은 가격의 스케일러를 포함한다. 스케일러들은 서로 독립적이다. 예를들어, 하나의 스케일러가 입력 이미지를 크게 하면, 다른 것은 그 이미지를 작게 한다. 스케일러 둘다 444 픽셀(RGB/YUB 24비트) 또는 422 픽셀(YC 16비트)와 연동할 수 있다.
컬러 프로세싱 및 채널 블렌딩 파이프라인 단(560)은 색 관리 기능을 제공하기 위해 구비된다. 이 기능은 컬러 재매핑, 밝기, 콘트라스트, 색상 및 세츄레이션 조정, 감마 정정 그리고 픽셀 확인을 포함한다. 추가적으로, 컬러 프로세싱 및 채널 블렌딩 파이프라인 단(560)은 다른 채널을 오버레이하면서 비디오 블렌딩 기능을 제공하거나, 또는 2개의 블렌드된 비디오 채널을 제3 채널과 블렌드 또는 오버레이한다.
후단 파이프라인 단(570)은 데이터 포맷팅, 사인/비사인 수 변환, 세츄레이션 로직, 클럭 딜레이, 또는 듀얼 비디오 프로세서(400)로부터 하나 이상 채널의 출력 이전에 필요한 다른 적절한 최종 신호 처리를 수행하도록 구성된다.
여러 파이프라인 단 세그먼트들의 각각은 메모리 인터페이스(530)를 이용하여 오프칩 메모리(300)로 데이터를 보내거나 오프칩 메모리(300)로부터 데이터를 받는다. 메모리 인터페이스(530)는 적어도 메모리 콘트롤러와 메모리 인터페이스를 포함한다. 메모리 콘트롤러는 메모리로 지원되는 최대 속도로 구동되도록 구성된다. 한 예에서, 데이터 버스는 32비트일 수 있고, 200 ㎒의 주파수로 동작할 수 있다. 이 버스는 초당 12.8 기가비트에 가까운 처리율을 제공하다. 메모리 인터페이스(530)(즉, 메모리 클라이언트)를 사용하는 각 기능 블록은 동작의 버스트 모드에서 메모리에 어드레스한다. 여러 메모리 클라이언트들 사이의 조정은 라운드 로빈 방식 또는 다른 적절한 조정 스킴으로 이루어진다. 여러 파이프라인 세그먼트들에 대한 보다 상세한 검토는 도 12,20,21 및 22와 함께 제공된다.
듀얼 비디오 프로세서(400)의 여러 컴포넌트와 파이프라인 단들은 다른 클로킹 메커니즘 또는 클럭 주파수를 필요로 한다. 도6은 이 목적을 위한 다양한 클럭 신호를 생성하는 클럭 생성 시스템(600)을 도시하고 있다. 클럭 생성 시스템(600)은 적어도 수정 발진기(610), 범용 아날로그 위상동기 루프 회로(620), 디지털 위상동기 루프 회로(640a-n), 그리고 메모리 아날로그 위상동기 루프 회로(630)를 포함한다. 수정 발진기(610)의 출력(612)은 범용 위상동기 루프(620), 메모리 위상동기 루프(630), 듀얼 비디오 프로세서(400)의 다른 컴포넌트, 또는 필요한 대로 그 프로세서에 외장되는 적절한 컴포넌트에 연결된다.
메모리 아날로그 위상동기 루프 회로(630)는 메모리 클럭 신호(632)를 생성하는데 사용되고, 추가적으로 메모리 장치(예를들어 200㎒ DDR 메모리)나 다른 시스템 컴포넌트를 동작시키는 클럭 신호(652)로 사용하기 위하여 셀렉터(650)에 의해 선택되는 다른 주파수의 다른 클럭 신호들(636)를 생성하는데 사용된다.
범용 아날로그 위상동기 루프(620)는 하나 이상의 디지털 위상동기 루프(PLL) 회로들(640a-n)을 위한 베이스 클럭으로 사용되는 200㎒ 클럭을 생성한다. 디지털 PLL 회로(640a-n)는 개방 루프 모드에서 사용되고, 여기서 그것은 주파수 합성기(즉, 베이스 클럭 주파수를 적절한 수로 체배하는 것)로서 동작한다. 대안으로, 디지털 PLL 회로(640a-n)는 폐쇄 루프 모드에서 사용되는데, 여기서 그것은 각 입력 클럭 신호(642a-n)(예를들어, 비디오 싱크 입력)를 추적함으로써 주파수 로 크(frequency lock)를 얻을 수 있다. 디지털 PLL은 폐쇄 루프 모드에서 대단히 낮은 클럭 신호까지 정확한 주파수 로크를 얻을 수 있는 성능을 가지고 있다. 예를들어, 비디오 처리 영역에서, 수직 비디오 클럭 신호(예를들어 v-sync)는 50-60 Hz 범위에 있다. 다양한 시스템 컴포넌트는 다양한 오픈 루프 또는 폐쇄 루프 신호를 필요로 하는 다른 동작에 대해 디지털 PLL 회로(640a-n)의 출력(644a-n)을 사용한다. 출력(640a-n)의 각각은 다른 주파수 또는 같은 주파수의 클럭 신호를 제공할 수 있음은 물론이다.
예를들어, 디지털 PLL 회로(640a-n)에 의해 생성된 클럭 신호를 사용하는 하나의 컴포넌트는 듀얼 디코더(420)(도4)인데, 그 동작은 도 7,8,9,10과 함께 보다 상세히 설명된다. 듀얼 디코더(420)는 디코더(422)(도4)를 포함한다. 디코더(422)는 도 7,8,9에서 설명되듯이 여러 모드의 동작에서 사용된다.
도 7,8,9는 비디오 신호(426,428)를 생성하기 위하여 디코더(422)를 사용하는 3개의 예시 모드를 도시하고 있다. 이들 3개의 동작 모드들은 예를들어 복합 비디오 신호, 슈퍼 비디오 신호, 그리고 컴포넌트 비디오 신호를 제공한다.
이들 3개 모드들 중 첫번째는 복합 비디오 신호를 생성하기 위해서 사용되는데, 도7에 도시되어 있다. 제1 디코더는 DC 리스토어(restore) 유닛(720), 아날로그/디지털 컨버터(730), 그리고 디코더(422)를 포함하는데, 이들 각각은 듀얼 디코더(420)(도4)에 포함될 수 있다. 듀얼 튜너(410)에 의해 제공되거나 멀티플렉서(424)에 의한 다른 구성에서 제공될 수 있는 비디오 신호(425)(도4)는 DC 리스토어(restore) 유닛(720)으로 제공된다. DC 리스토어 유닛(720)은, AC 결합된 신호인 비디오 신호(425)가 자신의 DC 기준을 잃어버리고 그것을 주기적으로 리셋하여 밝기와 같은 비디오 특성 정보를 유지해야 할 때, 사용된다. DC 리스토어 유닛(720)으로부터의 비디오 신호는 아날로그/디지털 컨버터(730)에 의해 디지털화되어, 디코더(422)로 제공된다.
제1 모드에서, 디코더(422)는 단일 아날로그/디지털 컨버터(730)로부터의 디지털화된 비디오 신호(732)를 사용하여 복합 비디오 신호를 생성한다. 아날로그/디지털 컨버터(730)와 디코더(422)는 예를들어 20,21,22,23,24,25,26,27,28,29 또는 30Mz인 디지털 클럭 신호(644a-n)(도6)를 수신함으로써 동작한다. 추가로, 디코더(422)는 출력 피드백 신호(427)를 이용하여 DC 리스토어 유닛(720)의 동작을 제어한다. 출력 피드백 신호(427)는 예를들어 2비트 제어 신호일 수 있는데, 이는 DC 리스토어 유닛(720)에 지시하여 아날로그/디지털 컨버터(730)로 제공되는 비디오 신호 상의 DC 출력을 증가시키거나 감소시킨다.
3개 모드 중 두번째는 슈퍼 비디오 신호를 생성하는데 사용되며, 그것은 도8과 관련해서 도시되어 있다. 제2 디코더 모드는 제2 아날로그/디지털 컨버터(820)를 추가하여 제1 모드에서 설명된 모든 엘리먼트들을 포함한다. 비디오 신호(425)(도4)는 제1 부분(812)과 제2 부분(810)으로 분리된다. 멀티플렉서(424)에 의해 제공되는 비디오 신호(425)(도4)의 신호들 중 제1 부분(812)은 DC 리스토어 유닛(720)으로 제공되고, 비디오 신호(425)(도4)의 신호들 중 제2 부분(810)은 제2 아날로그/디지털 컨버터(820)로 입력된다. DC 리스토어 유닛(720)으로부터의 비디오 신호(425)의 제1 부분(812)은 제2 아날로그/디지털 컨버터(730)에 의해 디지털 화되어 디코더(422)로 제공된다. 추가로, 비디오 신호(425)의 제2 부분(810)도 아날로그/디지털 컨버터(820)에 의해 디코더(422)로 제공된다. 슈퍼 비디오 신호는 2-와이어 아날로그 포트를 필요로 하는데, 이는 여러 장치(예를들어, VCR, DVD 플레이어 등)에 연결하기 위함이다.
이러한 제2 모드에서, 디코더(422)는 2개의 아날로그/디지털 컨버터(730,820)로부터 디지털화된 비디오 신호(732,832)를 이용해서 슈퍼 비디오 신호를 생성한다. 아날로그/디지털 컨버터(730,820)와 디코더(422)는 예를들어 20,21,22,23,24,25,26,27,28,29,30 MHz일 수 있는 디지털 클럭 신호(644a-n)(도6)를 수신함으로써 동작한다. 몇 예에서, 비디오 신호의 제1 부분(812)은 비디오 신호(425)의 Y-채널이고, 비디오 신호(425)의 제2 부분(810)은 비디오 신호의 크로마 채널이다.
3개 모드 중 세번째는 컴포넌트 비디오 신호를 생성하는데 사용되는데, 이는 도9에 도시되어 있다. 제3 디코더는 제2 모드에서 설명된 모든 엘리먼트를 포함하고, 덧붙여 제2 및 제3 DC 리스토어 유닛(930,920)과 멀티플렉서(940)를 포함한다. 비디오 신호(425)는 제1 부분(914), 제2 부분(910), 그리고 제3 부분(912)로 분할된다. 멀티플렉서(424)에 의해 제공되는 비디오 신호(425)(도4)의 제1 부분(914)은 DC 리스토어 유닛(720)으로 제공되고, 비디오 신호(425)(도4)의 신호들 중 제2 부분(910)은 DC 리스토어 유닛(930)으로 제공되고, 그리고 비디오 신호(425)(도4)의 신호들 중 제3 부분(912)은 DC 리스토어 유닛(920)으로 제공된다. 컴포넌트 비디오 신호들은 3-와이어 아날로그 포트를 필요로 하는데, 이는 여러 장치(예를들어, VCR, DVD 플레이어 등)에 연결하기 위함이다.
DC 리스토어 유닛(720)으로부터 비디오 신호(425)의 제1 부분(914)은 아날로그/디지털 컨버터(730)에 의해 디지털화되어, 디코더(422)로 제공된다. DC 리스토어 유닛(930,920)으로부터 비디오 신호(425)의 제2 및 제3 부분(910,912)은 아날로그/디지털 컨버터(820)에 의해 선택적으로 디지털화되어(예를들어, 멀티플렉서(940)를 이용하여 선택되는 것에 의해), 디코더(422)로 제공된다. 멀티플렉서(940)는 디코더(422)로부터 제어 신호(429)를 수신하는데, 이는 아날로그/디지털 컨버터(820)를 통해 비디오 신호(425)의 제2 및 제3 부분(910,912)를 타임 멀티플렉스하기 위함이다.
제3 모드에서, 몇 예는, 디코더(422)가 2개 아날로그/디지털 컨버터(730,820)로부터 디지털화된 비디오 신호(732,832)를 이용하여 컴포넌트 비디오 신호를 생성한다. 아날로그/디지털 컨버터(730,820)와 디코더(422)는 예를들어 20,21,22,23,24,25,26,27,28,29,30 MHz일 수 있는 디지털 클럭 신호(644a-n)(도6)를 수신함으로써 동작한다. 추가로, 디코더(422)는 출력 피드백 신호(427)를 이용하여 DC 리스토어 유닛(720,930,920)의 동작을 제어한다. 몇 예에서, 비디오 신호(425)의 제1, 제2 및 제3 부분(914,910,912)은 각각 비디오 신호(425)의 Y-채널, U-채널, 그리고 V-채널일 수 있다.
보통 이용가능한 여러 종류의 DC 리스토어 유닛, 아날로그/디지털 컨버터, 그리고 비디오 디코더가 위의 기능들을 수행하는데 이용될 수 있다. 설명을 간단히 하기 위해서, 그들의 특정 동작들은 이 설명에서 생략되어 있다.
도10에 도시된 예에서, 3개 디코더 모드 모두는 디코더(422) 중 2개, 아날로그/디지털 컨버터(730,820) 중 3개를 사용하여 구현되어 있다. 도10에 도시된 구성은 듀얼 디코더(420)(도4)가 3개 모드 중 어떤 2개와 부합하는 적어도 2개의 비디오 신호(426,428)(즉, 각 디코더로부터 하나의 비디오 신호)를 실질적으로 동시에 제공한다.
도10은 2개 디코더를 사용하여 2개의 복합 비디오 신호, 1개의 복합 및 1개의 슈퍼 비디오 신호, 1개의 복합 및 1개의 컴포넌트 비디오 신호, 그리고 2개의 슈퍼 비디오 신호 중 적어도 한 가지를 생성한다. 도10에 도시된 구현예는 한 세트의 멀티플렉서(1020,1022,1023,1025,1021,1024,1026,1027 및 1028), 3개의 아날로그/디지털 컨버터(730,820,1010), 4개의 DC 리스토어 유닛(720,721,930,920), 디멀티플렉서(1040), 그리고 2개의 디코더(422a,422b)를 포함한다.
도10의 구현 예는, 2개의 복합 비디오 신호를 생성하기 위해 사용될 때, 다음의 방식으로 동작한다. 제1 비디오 신호(425a)는 멀티플렉서(1020)의 제1 입력에 연결되고, 제2 비디오 신호(914)는 멀티플렉서(1024)의 제2 입력에 연결된다. 멀티플렉서(1020)의 제1 입력은 선택되고, 그리고 멀티플렉서(1021)의 제4 입력으로 출력되어 DC 리스토어 유닛(720)으로 입력된다. 멀티플렉서(1024)의 제2 입력은 선택되고, 그리고 DC 리스토어 유닛(721)으로 출력된다. 구현의 나머지 부분들의 동작은 복합 비디오 신호가 생성되는 도7에서 설명되었던 것과 유사하다. 예를들어, DC 리스토어 유닛(720,721), 아날로그/디지털 컨버터(730,1010), 그리고 디코더(422a,422b)는 도7에서 설명된 바와 같은 복합 비디오 신호를 생성하는 유사한 방식으로 동작한다.
도10에 도시된 구현 예를 이용하여 1개 복합 및 1개 슈퍼 비디오 신호 또는 1개 복합 및 1개 컴포넌트 비디오 신호의 생성은 위에서 설명한 2개 복합 비디오 신호를 생성하는 것과 유사한 방식으로 수행된다. 예를들어, 슈퍼 비디오 신호를 생성하는데 사용되는 비디오 신호(425)의 제1 및 제2 비디오 신호 부분(812,810)은 멀티플렉서(1022,1026)으로 제공된다. 멀티플렉서(1022,1026)의 출력은 아날로그/디지털 컨버터(730,820)에 의해 처리될 비디오 신호를 선택하는 멀티플렉서(1021,1027)로 제공된다. 유사하게, 멀티플렉서(1024)는 어느 비디오 신호가 아날로그/디지털 컨버터(1010)에 의해 처리될 지를 선택한다. 동작의 다양한 모드에 대한 멀티플렉서 입력 선택의 보다 상세한 설명은 아래의 테이블1에 나타나 있다.
도10에 도시된 구현 예는 2개의 슈퍼 비디오 신호(426,428)의 생성을 가능하게 할 수도 있다. 이 기능을 제공하기 위해서, 제1 주파수 및 제1 위상(예를들어 20 MHz)에서 동작하는 제1 클럭 신호(644a)는 아날로그/디지털 컨버터(730)와 디코더(422a)로 제공된다. 제1 클럭 신호로부터 180도 위상이 벗어난 제2 주파수(예를들어 180도 위상차를 갖는 20 MHz)에서 동작하는 제2 클럭 신호(644b)는 아날로그/디지털 컨버터(1010)와 디코더(422b)로 제공된다. 제1 클럭 신호와 동일한 위상을 가지며 실질적으로 제1 클럭 주파수의 2배의 주파수인 제3 주파수(예를들어 40 MHz)에서 제3 클럭 신호(644c)는 아날로그/디지털 컨버터(820)로 제공된다. 클럭 신호(644b)는 클럭 신호(644b)를 멀티플렉서(1026,1027)로 각각 연결하기 위하여 멀티플렉서(1030)으로 제공된다. 클럭 신호를 멀티플렉서(1026,1027)의 선택 입력 으로 연결시킴으로써, 아날로그/디지털 컨버터(820) 상에서 비디오 신호 입력(810a-c)에 대해 시분할 멀티플렉싱을 수행할 수 있다. 클럭 신호(644a)는 디멀티플렉서(1040)로 연결되어, 시분할된 비디오 신호를 디멀티플렉스한다. 시분할 멀티플렉싱 동작에 대한 보다 명료한 설명은 도11에서 제공된다.
도11은 2개 비디오 신호(425) 중 2개의 제2 부분(810)을 시분할 멀티플렉싱하기 위한 예시적인 타이밍도이다. 동작들을 시분할 멀티플렉싱함으로써, 제4 아날로그/디지털 컨버터의 필요성이 없어지게 되고, 그 결과로 듀얼 비디오 프로세서(400)의 전체 비용을 줄인다. 도11의 타이밍도는 제1, 제2, 제3 클럭 신호(644a,644b,644c) 각각에 상응하는 3개 클럭 신호와 3개 아날로그/디지털 컨버터(730,1010,820)의 출력들을 포함한다. 타이밍도에서 볼 수 있듯이, 클럭 1과 클럭 2는 클럭 3의 1/2 주파수에서 동작하고, 그리고 클럭 3의 하강 에지에서 변한다.
보여지는 바와 같이, T1과 T4 사이에서, 클럭 644a(클럭1)의 전체 구간이 완성되고, 제1 비디오 신호(S0)의 제1 부분(812a-c)에 상응하는 아날로그/디지털 컨버터(730)(ADC1)의 출력은 디코더(422a)에 의한 프로세싱에 이용가능하다. 타임 구간(T2)의 시작에서 클럭 3의 상승 에지에, 아날로그/디지털 컨버터(820)(ADC3)는 제2 비디오 신호(S1)의 제1 부분(810a-c)를 처리하기 시작하고, 타임 구간(T3)의 끝에서 프로세싱을 완료한다.
타임 구간(T3)의 시작에서, 아날로그/디지털 컨버터(820)(ADC2)는 비디오 신호(S1)의 제1 부분(810a-c)를 처리하기 시작하고, 타임 구간(T6)의 끝에서 프로세 싱을 완료한다. 비디오 신호(S1)의 제1 부분(810a-c)에 상응하는 ADC2의 출력은 타임 구간(T6)의 끝에서 디코더(422b)에 의한 프로세싱에 이용가능하게 된다. 타임 구간(T4)의 시작에서 클럭 3의 상승 에지에, 아날로그/디지털 컨버터(820)(ADC3)는 비디오 신호(S0)의 제2 부분(810a-c)를 처리하기 시작하고, 타임 구간(T5)의 끝에서 프로세싱을 완료한다.
이와같이, 타임 구간(T6)의 끝에서, 2개 비디오 신호(S0,S1)의 2개 부분은 단지 3개의 아날로그/디지털 컨버터를 사용해서 프로세싱을 완료하였다.
타임 구간(T5,T6) 사이에서 클럭 3의 상승 에지에, 디멀티플렉서(1040)은 ADC3로부터 비디오 신호(S0)의 제2 부분(810a-c)의 출력을 디코더(644a)로 제공하여 처리된 비디오 신호(426)를 생성한다. 동시에, 비디오 신호(S1)의 제2 부분(812)은 아날로그/디지털 컨버터(820)(ADC3)에 의한 프로세싱을 위하여 선택되고, 타임 구간(T7)의 끝에서 이용가능하게 된다.
위의 것은 3개의 아날로그/디지털 컨버터(730,1010,820)를 이용하여 2개의 슈퍼 비디오 신호(426,428)를 생성하기 위한 예의 설명이다. 아래 테이블1은 복합(cst), 컴포넌트(cmp), 그리고 슈퍼 비디오 신호(svid)의 다양한 결합을 생성하기 위하여 상응하는 멀티플렉서들로 제공될 수 있는 여러 예시적인 선택 신호들을 요약하고 있다.
비디오1 비디오2 MO_sel M1_sel M2_sel M3_sel M4_sel M5_sel M6_sel M7_sel
425a (cst) 425e (cst) 0,0 x,x 1,1 x,x x,x 0,1 x,x x,x
425a (cst) 910,912,914 (cmp) 0,0 x,x 1,1 x,x x,x 1,0 x,x 1,429
425b (cst) 812a, 810a (svid) 0,1 0,0 1,1 x,x 0,0 0,0 0,0 0,0
812a, 810a (svid) 812b, 810b (svid) x,x 0,0 0,0 x,x 0,1 0,0 0,644b 0,0
812a, 810a (svid) 812c, 810c (svid) x,x 0,0 0,0 x,x 1,0 0,0 644b,0 0,0
812b, 810b (svid) 812c, 810c (svid) x,x 0,1 0,0 x,x 1,0 0,0 644b,1 0,0
듀얼 디코더(420)는 비디오 카세트 레코더(VCR)로부터 수신되는 불안정 아날로그 또는 디지털 신호를 처리하도록 구성되기도 한다. 불안정 신호는 빠른 포워딩, 빠른 리와인딩 또는 휴지 모드와 같은 다양한 모드의 동작때문에 VCR에 의해 생성된다. 듀얼 디코더(420)는 이러한 타입의 신호들을 처리해서 그러한 상황 중에 양질의 출력 신호를 제공할 수 있다.
불안정 비디오 신호는 VCR에 의해 생성된 불안정 싱크 신호로 인해 야기될 수 있다. 불안정 싱크 신호를 처리하는 하나의 적당한 기술은 불안정 비디오 신호를 버퍼링하는 것이다. 예를들어, 선입선출(FIFO) 버퍼를 디코더의 출력 가까이에 위치시킬 수 있다. 먼저, 디코더 출력 데이터는 기준으로서 불안정 싱크 신호를 이용하여 FIFO 버퍼로 쓰여진다. 싱크 신호와 클럭은 디코더 내의 로직 블록으로부터 재 생성되거나 재 창조되고, 이후 그러한 모드의 동작이 이루어질 때 FIFO 버퍼로부터 그 데이터를 읽는데 사용될 수 있다. 이와같이, 불안정 비디오 신호는 안정 싱크 신호로 출력될 수 있다. 동작의 모든 다른 시나리오나 모드에서, FIFO 버퍼는 바이패스될 수 있고, 그 출력은 FIFO의 입력과 동일할 수 있다.
대안으로, 오프칩 메모리에서 FIFO 버퍼들을 구현하는 것은 불안정 싱크 신 호들의 적절한 처리를 가능하게 한다. 예를들어, 불안정 싱크 신호가 검출되면, 디코더는 2-D 모드에 놓이고, 이를 통해 더 적은 오프칩 메모리를 이용하게 된다. 보통 3-D 동작에 사용되는 오프칩 메모리(300)의 상당 부분은 자유롭게 되고, 앞서 언급한 FIFO 버퍼를 구현하는데 사용될 수 있다(즉, 적어도 하나의 전체 데이터 벡터의 동등한 것이 자유 메모리 공간으로서 이용가능하다). 더구나, 오프칩 메모리 내의 FIFO 버퍼는 전체 프레임을 위한 픽셀들을 저장할 수 있고, 그래서 쓰기와 읽기 속도가 일치하지 않아도 출력에서 프레임들이 리피트되거나(get repeated) 드롭되는(get dropped) 것 중 적어도 하나로 된다. 특정 프레임 또는 프레임 내의 필드의 리피팅(repeating)이나 드로핑(dropping)은 시스템이 상당히 양호한 픽처를 디스플레이할 수 있도록 한다.
도12는 비디오 파이프라인 내 전단(540)의 예시적 기능을 상세히 도시하고 있다. 특히, 채널 셀렉터(1212)는 다수의 비디오 소스 스트림들(512)로부터 4개의 채널을 선택하도록 구성된다. 4개 채널은 전단(540) 내 4개 파이프라인된 단들을 따라 처리될 수 있다. 몇 예에서, 4개 채널은 메인 비디오 채널, PIP 채널, 온스크린 디스플레이(OSD) 채널, 그리고 데이터 계측 또는 테스팅 채널이다.
전단(540)은 채널들 중 어떤 하나에 여러 비디오 프로세싱 단들(1220a,1220b,1230,1240)을 구현할 수 있다. 몇 예에서, 여러 채널은 다른 단들 중 어떤 하나로부터 하나 이상의 리소스들을 공유하여, 여러 채널의 프로세싱 파워를 증가시킨다. 비디오 프로세싱 단들(1220a,1220b)에 의해 제공되는 기능들의 몇 예는 최대 픽처 품질을 생성하는데 사용되는 잡음 경감과 디-인터레이싱을 포함할 수 있다. 잡음 경감과 디-인터레이싱 기능은 오프칩 메모리(300)를 공유하고, 그리고 그러한 메모리는 공유 메모리 단들(1260)이라고 표시하기도 하는데, 이는 도13과 15의 설명에서 보다 자세하게 설명될 것이다. 과도한 도면 작업을 피하기 위해서, 공유 메모리 단들(1260)은 도12에서 채널 1에 상응하는 프로세싱 단들의 일부로 도시되어 있다. 그러나, 하나 이상의 공유 메모리 단들(1260)이 전단(540)에서 채널 파이프라인들의 어떤 하나의 일부일 수 있다.
잡음 경감은 임펄스 잡음, 가우시안 잡음(공간적 및 일시적), 그리고 블록 잡음과 모스키토 잡음과 같은 MPEG 가공물을 제거할 수 있다. 디-인터레이싱은 인터레이스된 비디오로부터 순차 비디오를 생성하는 것을 포함하는데, 이는 움직임에서 가장자리 적응형 보간법을 이용하여 어떤 소실된 라인들을 삽입함으로써 이루어진다. 대안으로, 디-인터레이싱 기능은 적응성 있게 움직임에 기초하여 일시적 및 공간적 삽입의 결합을 이용할 수 있다. 잡음 경감기와 디-인터레이서 모두는 3-D 도메인에서 동작하고, 그리고 오프칩 메모리에 프리임의 필들들을 저장하는 것을 요구한다. 따라서, 디-인터레이서와 잡음 경감기는 오프칩 메모리에 액세스하는데 사용되는 메모리 인터페이스(530)에 대해 클라이언트로서 역할한다. 몇 예에서, 잡음 경감기와 디-인터레이서는 오프칩 메모리를 공유해서 메모리 공간을 최대화하고, 가장 효율적인 방식으로 데이터를 처리한다. 이는 공유 메모리 단들(1260)에 의해 보여진 바와 같다. 이 프로세스는 도13과 15의 설명에서 보다 상세하게 설명될 것이다.
3개의 비디오 처리 단들(1220a,1220b,1230)의 어떤 것은 포맷 변환을 수행하 여 비디오 신호를 원하는 도메인으로 변환한다. 예를들어, 이러한 타입의 변환은 입력 비디오 신호 스트림을 601 또는 709 컬러 스페이스에서 YC 4:2:2 포맷으로 변경하는데 사용될 수 있다.
전단(540)은 또한 계측 파이프라인(instrumentation pipeline)(1240)을 제공하여 데이터 계측 기능을 수행한다. 계측 파이프라인(1240)은 예를들어 시작 및 종료 픽셀과 액티브 비디오의 라인 위치들을 찾는데 사용되고, 그리고 제어가능한 위상 샘플러(ADC) 업스트림이 있을 때 바람직한 샘플링 클럭 위상을 찾는데 사용된다. 이러한 기능들을 수행하는 것은 레졸루션, 레터-박싱(letter-boxing), 그리고 필러-박싱(pillar-boxing)과 같은 입력 채널 파라메터들을 자동 검출하는 데 도움이 된다. 게다가, 그러한 채널 파라메터들을 검출하는 것은 마이크로-콘트롤러나 다른 적절한 프로세싱 엘리먼트를 통해서 스케일링과 가로세로비 변환과 같은 특성을 제어하는 데 그것들을 이용하는데 도움이 된다. 전단(540)은 또한 모든 4개 채널에 대해 싱크 비디오 신호 계측 기능을 수행하는데, 이는 싱크 신호의 소멸, 클럭 신호의 소멸, 또는 범위 밖의 싱크나 클럭 신호를 검출하기 위한 것이다. 이러한 기능들은 또한 마이크로-콘트롤러나다른 적절한 프로세싱 엘리먼트를 통해 전력 관리 제어를 구동하는데 사용된다.
전단(540)의 끝에서, 한 세트의 FIFO 버퍼들(1250a-c)는 비디오 스트림을 샘플해서 샘플된 비디오 신호들(1252,1254,1256)을 제공하는데, 이는 전단(540)과 프레임률 변환 및 스케일링(550)(도5) 파이프라인 단들 사이에서 선택된 채널들을 재타이밍하는 데 사용된다.
공유 메모리 단들(1260)에 대한 보다 상세한 설명은 도13과 15의 설명에서 제공된다. 특히, 도13에 도시된 바와 같이, 공유 메모리 단들(1260) 적어도 잡음 경감기(330)와 디-인터레이서(340)의 기능을 포함한다. 이들 기능 둘은 고품질 프레임을 생성하기 위하여 프레임 스토리지를 필요로 하는 일시적 기능들이다. 여러 메모리 액세스 블록들(즉, 메모리 클라이언트들)이 오프칩 메모리(300)를 공유할 수 있게 함으로써, 오프칩 메모리(300)의 사이즈와 오프칩 메모리(300)와 인터페이스하는데 필요한 대역폭이 감소될 수 있다.
잡음 경감기(330)는 3-D 모드에서 인터레이스된 입력의 2개 필드에서 동작한다. 잡음 경감기(330)가 동작하는 2개 필드는 라이브 필드(1262)와 라이브 필드(1262) 앞의 2개 필드였던(즉, 이전 필드(332)의 이전) 필드를 포함한다. 디-인터레이서(340)는 3-D 모드에서 3개의 인터레이스된 필드들에서 동작한다. 3개 필드는 라이브 필드(1262), 이전 필드(1330), 그리고 이전 필드의 이전 필드(332)를 포함한다.
도13과 도14에 도시된 바와 같이, 필드 버퍼들(1310,1312)는 잡음 경감기(330)와 디-인터레이서(340)에 의해 공유된다. 잡음 경감기(330)는 오프칩 메모리(300)로부터 읽으며 필드 버퍼(1310)으로부터 이전 필드(332)의 이전을 읽어, 그것을 라이브 필드(1262)와 처리하여 잡음 경감된 출력(322)을 제공한다. 잡음 경감된 출력(322)은 오프칩 메모리(300)로 필드 버퍼(1312) 내로 쓰여진다. 디-인터레이서(340)는 오프칩 메모리(300)로부터 읽는데 필드 버퍼(1310)로부터 이전 필드(332)의 이전 필드를 읽고, 읽은 필드들을 라이브 필드(1262) 또는 잡음 경감된 출력(322)와 처리하여 디-인터레이스된 비디오(1320)를 출력으로 제공한다.
예를들어, 도14에 도시된 바와 같이, 라이브 필드(1262)(필드1)는 잡음 경감기(330)에 제공되는데, 이는 잡음 처리된 출력(322)을 제1 타임 구간(즉, T1) 동안에 출력하기 위함이다. 잡음 경감기(330)가 필드1의 처리를 완료한 후 또는 전에(즉, 타임 구간 T2), 잡음 경감된 출력(322)(필드1)은 잡음 경감기(330)에 의해 디-인터레이서(340)에 제공되고, 또는 대안적으로 잡음 경감기(330)를 바이패스하고 직접 디-인터레이서(340)으로 라이브 필드(1262)를 경유해서 제공된다(예를들어, 잡음 경감이 필요하지 않는다면). 다른 경우에서, 제2 타임 구간 동안(즉, 타임 구간 T2), 잡음 경감된 출력(322)(필드1)은 잡음 경감기(330)에 의해 오프칩 메모리(300)의 필드 버퍼(1312)로 쓰여진다.
필드 버퍼(1312)(필드1)의 출력(1330)은, 프레임(필드2) 내의 다음 라이브 필드를 처리하면서, 타임 구간(T2) 동안 오프칩 메모리(300)로부터 디-인터레이서(340)에 의해 읽혀진다. 그 결과, 필드 버퍼(1312)는 잡음 처리된 출력(322)(필드2)보다 먼저 처리되었던 잡음 경감된 출력(필드1)을 제공한다(즉, 라이브 필드 보다 이전).
잡음 경감기(330)가 제3 타임 구간(즉, T3) 동안 라이브 필드(1262)(필드2) 에서 다음 필드의 처리를 완료한 후 또는 전에, 필드 버퍼(1312)의 라이브 필드(1330)보다 이전 필드가 필드 버퍼(1310)로 쓰여진다. 다음의 잡음 경감된 출력(322)(필드2)은 잡음 경감된 출력(필드1) 대신에 필드 버퍼(1312)에 쓰여질 수 있다. 타임 구간(T3) 동안, 필드 버퍼(1312)의 콘텐츠는 잡음 경감된 출력(필드 2)(즉, 이전 라이브 필드)이고, 필드 버퍼(1310)의 콘텐츠는 잡음 경감된 출력(필드1)(즉, 이전 라이브 필드보다 이전)이다.
타임 구간(T3) 동안, 잡음 경감기(330)는 라이브 필드(1262)(필드3)에서 그리고 선행 라이브 필드보다 이전의 필드에서 동작한다. 동일 타임 구간(T3) 동안, 디-인터레이서(340)는 라이브 필드(1262)(필드3)나 잡음 경감된 출력(필드2)에서, 라이브 필드(1330) 이전의 라이브 필드, 그리고 이전 라이브 필드보다 이전의 라이브 필드(332)(필드2)에서 동작할 수 있다. 이로 인해, 잡음 경감기(330)와 디-인터레이서(340) 사이의 오프칩 메모리(300)의 공유는 단지 2-필드 버퍼 로케이션만을 사용하는 결과가 되고, 반면에 도3에 도시된 4개 필드 버퍼 로케이션은 유사한 기능을 제공하기 위해 오프칩 메모리(300)에 보통 요구된다.
메모리에서 필드 버퍼 로케이션의 수를 줄임으로써, 추가적인 비디오 처리 파이프라인들이 같은 처리 전력과 더 많은 메모리 스토리지 및 대역폭을 가지고 제공될 수 있으며, 이로 인해 적어도 2개 채널의 고품질 비디오 처리를 가능하게 한다. 게다가, 듀얼 비디오 프로세서(400)와 오프칩 메모리(300) 사이의 데이터 전송 대역폭은 감소될 수 있는데, 이는 단지 하나의 쓰기 포트와 2개의 읽기 포트만이 전술한 기능을 제공하는데 사용될 수 있기 때문이다.
몇몇 다른 예에서, 잡음 경감기(330)와 디-인터레이서(340)는 각 프레임에서 동시에 다수의 필드 라인들에 대해 동작할 수 있다. 도15에 도시된 바와 같이, 이들 필드 라인들의 각각은 라이브 필드 라인 버퍼들(1520), 이전 라이브 필드 라인 버퍼들(1530), 그리고 이전 라이브 필드 라인의 이전에 저장될 수 있다. 라인 버퍼 들(1510,1530)은 듀얼 비디오 프로세서(400) 내의 스토리지 로케이션들일 수 있는데, 이는 데이터를 저장하고 액세스하는데 고성능 및 속도를 제공할 수 있다. 스토리지 공간을 더 줄이기 위해서, 잡음 경감기(330)와 디-인터레이서(340) 모두에 의해 사용되는 라인 버퍼들(1510)은 잡음 경감기와 디-인터레이서 모듈들에서 공유될 수 있다.
도15에 도시된 바와 같이, 라이브 필드(1262)가 잡음 경감기(330)와 디-인터레이서(340)에 의해 수신될 때, 필드 버퍼(1312)에 라이브 필드를 저장하기 위해 도13과 14에서 설명된 동작에 더하여, 라이브 필드(1262)는 또한 라이브 필드 라인 버퍼들(1520)에 저장될 수 있다. 이는 잡음 경감기(330)와 디-인터레이서(340)로 하여금 다른 시간 구간들에서 수신된 다수의 라이브 필드 라인들을 동시에 수신할 수 있게 한다. 유사하게, 필드 버퍼 로케이션들(1310,1312)에 저장된 콘텐츠는 대응하는 라인 버퍼들(1510,1530)로 이동될 수 있고, 각각 차례대로 이전 라이브 필드(라이브 필드 이전의 잡음 경감된 출력)와 이전 라이브 필드 라인들의 이전들(이전 라이브 필드에 앞서는 잡음 감소된 출력)에 대한 버퍼링을 제공한다. 이는 잡음 경감기(330)와 디-인터레이서(340)로 하여금 다수의 이전 라이브 필드 라인들과 이전 라이브 필드 라인들의 이전에 동시에 액세스할 수 있게 한다. 필드 라인 버퍼들을 포함하는 결과로서, 잡음 경감기(330)와 디-인터레이서(340)는 다수의 필드 라인들에서 동시에 동작할 수 있다. 결과적으로, 잡음 경감기(330)와 디-인터레이서(340)는 필드 버퍼 로케이션(1310)에 저장된 이전 라이브 필드의 이전에 대한 액세스를 공유하기 때문에, 그것들은 또한 대응하는 필드 라인 버퍼들(1510)에 대한 액세스를 공유할 수 있다. 이것은 차례로 듀얼 비디오 프로세서(400)에 대하여 또는 실질적으로 근접하여 요구되는 스토리지의 양을 줄일 수 있다.
단지 3개의 라인 버퍼들이 도15에 도시되어 있지만, 많은 수의 필드 라인 버퍼들이 제공될 수 있다. 특히, 제공되는 필드 라인 버퍼들의 수는 듀얼 비디오 프로세서(400) 및/또는 잡음 경감기(330)와 디-인터레이서(340)에 의해 요구되는 동시 필드 라인들의 수에 달려 있다. 그러나, 많은 추가적 잡음 경감 유닛과 디-인터레이싱 유닛들이 다수의 필드 라인들을 처리하는데 도움을 주도록 구비될 수 있다.
예를들어, 각각 3개의 라이브 필드 라인들을 동시에 처리할 수 있는 2개의 잡음 경감기(330)와 2개의 디-인터레이서(340)가 제공되면, 8개의 라이브 필드 라인 버퍼들(1520), 6개 이전 라이브 필드 라인 버퍼들(1530), 그리고 6개의 이전 라이브 필드 라인 버퍼들의 이전들(1510)은 다수의 필드 라인들을 처리하기 위해 사용될 수 있는데, 여기서 각 필드 라인 버퍼의 출력들은 잡음 경감기들과 디-인터레이서 유닛들의 대응하는 입력들과 연결된다. 사실, 필요한 잡음 경감기들과 디-인터레이서들의 수와 온칩 스페이스가 이용가능하다면, 하나 이상의 프레임들의 콘텐츠는 필드 버퍼들에 저장될 수 있다.
도16은 프레임률 변환 및 스케일링 파이프라인(FRC 파이프라인)(550)(도5)을 보다 상세히 도시하고 있다. FRC 파이프라인(550)은 적어도 스케일링 및 프레임률 변환 기능을 포함할 수 있다. 특히, FRC 파이프라인은 스케일링을 위해 사용되는 적어도 2개의 모듈을 포함하며, 이들은 스케일러 슬롯들(1630,1632,1634,1636) 중 2개에 위치할 수 있는데, 하나는 제1 채널에서 스케일링을 제공하기 위한 것이고, 하나는 제2 채널에서 스케일링을 제공하기 위한 것이다. 이 배열의 이점은 도17의 설명에서 보다 분명해 질 것이다. 스케일러 슬롯들(1630,1632,1634,1636) 내의 이들 스케일링 모듈들 각각은 어떤 스케일링 비율로 업-스케일링과 다운-스케일링을 수행할 수 있다. 스케일러들은 또한 가로세로비 변환, 수평 비선형 3 존 스케일링, 인터레이싱 및 디-인터레이싱을 수행하기 위한 회로를 포함할 수 있다. 몇 예에서 스케일링은 동기 모드에서(즉, 출력이 입력과 동기됨) 또는 오프칩 메모리(300)를 통해서(즉, 출력이 입력에 대해 어디에서도 위치될 수 있음) 수행될 수 있다.
FRC 파이프라인(550)은 또한 프레임률 변환(FRC)을 위한 기능을 포함할 수 있다. 채널들 중 적어도 2개는 프레임률 변환 회로를 포함할 수 있다. FRC를 수행하기 위해, 비디오 데이터는 메모리 버퍼에 쓰여지고 그리고 원하는 출력 속도로 버퍼로부터 읽혀져야 한다. 예를들어, 프레임률의 증가는 입력 프레임보다 더 빨리 출력 버퍼를 읽기 때문에 발생하는데, 이로 인해 특정 프레임이 규정 시간을 넘어 반복되는 것을 유발한다. 프레임률의 감소는 특정 프레임이 쓰여지는 것보다 늦은 속도로 버퍼로부터 출력되는 프레임을 읽음으로써(즉, 입력 속도보다 늦게 프레임을 읽는 것) 발생한다. 프레임 티어링(tearing)이나 비디오 가공물(artifact)은 비디오 데이터가 이용가능한 구간 동안에 특정 프레임(즉, 액티브 비디오)을 읽음으로써 나타날 수 있다.
특히, 액티브 비디오에서 나타나는 프레임 티어링과 같은 비디오 가공물을 피하기 위해서는, 프레임들의 반복과 드롭핑이 한 프레임 내의 필들들 중간에서가 아니라 전체 입력 프레임들에 걸쳐 일어나야 한다. 달리 말해, 비디오의 불연속성 은 프레임 경계들(즉, 픽처 데이터가 제공되지 않는 수직 또는 수평 싱크)을 가로질러서 만 발생해야 하고, 액티브 비디오의 영역 내는 아니다. 티어링 없는 콘트롤 메커니즘(1610)은 프레임들 사이의 불연속성을 완화하기 위해 동작할 수 있는데, 이는 예를들어 메모리 인터페이스(530)가 메모리 내의 프레임의 일부를 읽을 때 제어함으로써 이루어진다. FRC는 정상 모드나 티어링 없는 모드에서 수행될 수 있다(즉, 티어링 없는 콘트롤 메커니즘(1610)을 이용하여).
제1 및 제2 채널들의 각각에서 스케일러 슬롯들(1630,1632,1634,1636) 중 2개에 위치하는 2개 스케일러들에 더하여, 제3 채널에 하부 단 스케일러(1640)가 더 있을 수 있다. 하부 단 스케일러(1640)는 보다 기본적인 스케일러인데, 예를들어 단지 1:1 또는 1:2 업-스케일링이나 다른 필요한 스케일링 비율을 수행하는 스케일러이다. 대안으로, 제1 및 제2 채널들 내의 스케일러들 중 하나는 제3 채널 상에서 스케일링을 수행할 수 있다. 멀티플렉서들(1620,1622)은 적어도 3개의 채널들 중 어느 것이 이용가능한 스케일러들 중 어느 것에 연결되는 지를 제어할 수 있다. 예를들어, 멀티플렉서(1620)는 슬롯(1630) 또는 슬롯(1632) 내 하나의 스케일러에서 제1 타입의 스케일링 동작을 수행하기 위해 채널 3을 선택하고, 슬롯(1634) 또는 슬롯(1636) 내 하나의 스케일러에서 제2 타입의 스케일링 동작을 수행하기 위해 채널 1을 선택한다. 하나의 채널은 또한 많은 수의 이용가능한 스케일러들을 이용할 수 있다.
FRC 파이프라인(550)은 또한 스무쓰무비(smoothmovie) 모드를 포함할 수 있는데, 이는 모우션 저더(motion judder)를 줄이기 위한 것이다. 예를들어, 디-인터 레이서에는 필름-모드 검출 블록이 있을 수 있는데, 이는 입력 비디오 신호의 모드를 검출한다. 비디오 입력 신호가 제1 주파수(예를들어, 60 Hz)로 동작하면, 그것은 더 높은 주파수(예를들어, 72 Hz) 또는 더 낮은 주파수(예를들어, 48 Hz)로 변환될 수 있다. 더 높은 주파수로 변환하는 경우에, 프레임-반복 표시 신호는 필름-모드 검출 블록에서 FRC 블록으로 제공될 수 있다. 프레임-반복 표시 신호는 디-인터레이서에 의해 생성될 수 있는 데이터 중에서 제1 세트의 프레임들(예를들어, 프레임들 중 하나) 동안에는 높고, 제2 세트의 프레임들(예를들어, 4개 프레임들) 동안에는 낮을 수 있다. 프레임-반복 표시 신호가 높은 타임의 부분 동안, FRC는 프레임을 반복해서, 결과적으로 더 높은 주파수에서 데이터의 적정 시퀀스를 생성한다. 유사하게, 더 낮은 주파수로 변환하는 경우에, 프레임-드롭 표시 신호가 필름-모드 검출 블록에서 FRC 블록으로 제공될 수 있다. 프레임-드롭 표시 신호가 높은 타임의 부분 동안, 특정 세트의 프레임들은 시퀀스 밖으로 드롭되어, 결과적으로 더 낮은 주파수에서 데이터의 적정 시퀀스를 생성한다.
스케일러 포지셔닝 모듈(1660)에서 보는 바와 같이, 요구되는 스케일링의 타입에 의존하여, 스케일러는 여러 스케일러 슬롯들(1630,1632,1634,1636)에 위치되도록 구성될 수 있다. 비록 스케일러 슬롯(1632)은 제1 채널에서 수행된 스케일링 동작에 대응하고 스케일러 슬롯(1636)은 제2 채널에서 수행된 스케일링 동작에 대응하더라도, 스케일러 슬롯들(1632,1636)은 둘 다 메모리 인터페이스 뒤에 놓여 있다. 도시된 바와 같이, 하나의 스케일러 포지셔닝 모듈(1660)은 멀티플렉서(1624)를 포함하는데, 이는 특성 스케일러 구성에 대응하는 출력을 선택한다. 한편, 다른 하나의 스케일러 포지셔닝 모듈(1660)은 멀티플렉서를 포함하지 않고 대신에 다른 비디오 파이프라인 컴포넌트에 직접 연결된 스케일러의 출력을 가질 수 있다. 멀티플렉서(1624)는 단지 2개의 스케일러 슬롯들을 이용하여 3개 모드의 동작을 구현하는 유연성을(도17에서 보다 상세히 설명) 제공한다. 예를들어, 멀티플렉서(1624)가 제공되고, 슬롯(1630)에 위치된 스케일러가 다운-스케일링 또는 업-스케일링을 제공하기 위해 메모리에 연결될 수 있고, 또한 멀티플렉서(1624)에 연결될 수도 있다. 메모리 동작이 필요하지 않다면, 멀티플렉서(1624)는 스케일러 슬롯(1630)의 출력을 선택할 수 있다. 대안으로, 메모리 동작이 필요하면, 스케일러 슬롯(1630) 내의 스케일러는 데이터를 스케일할 수 있고, 그리고 멀티플렉서(1624)는 데이터를 업-스케일하거나 다운-스케일할 수 있고 스케일러 슬롯(1632)에 놓이는 다른 스케일러로부터 데이터를 선택할 수 있다. 멀티플렉서(1624)의 출력은 이후 블랭크 타임 옵티마이저(1650)와 같은 다른 하나의 비디오 파이프라인 컴포넌트로 제공되는데, 이에 대해서는 도18에서 보다 자세히 설명된다.
도17에 도시된 바와 같이, 스케일러 포지셔닝 모듈(1660)은 적어도 입력 FIFO 버퍼(1760), 메모리 인터페이스(530)로의 연결, 3개 스케일러 포지셔닝 슬롯들(1730,1734,1736) 중 적어도 하나, 쓰기 FIFO 버퍼(1740), 읽기 FIFO 버퍼(1750), 그리고 출력 FIFO 버퍼(1770)를 포함할 수 있다. 스케일러 포지셔닝 슬롯들은 도16에 설명된 슬롯들에 대응된다. 예를들어, 스케일러 포지셔닝 슬롯(1734)은 슬롯들(1630,1634)에 대응하고, 유사하게 스케일러 포지셔닝 슬롯(1730)은 슬롯(1630)에 대응하는데, 위에서 설명한 바와 같이 멀티플렉서(1624) 를 이용하는 것은 슬롯(1630)으로 하여금 스케일러 포지셔닝 슬롯들(1730,1734)의 기능을 제공할 수 있게 한다. 1개 또는 2개 스케일러가 메모리 인터페이스(530)에 대해서 3개 스케일러 포지셔닝 슬롯들(1730,1734,1736) 중 하나 또는 2개에 위치될 수 있다. 스케일러 포지셔닝 모듈(1660)은 FRC 파이프라인(550) 내의 어떤 채널 파이프라인의 일부일 수 있다.
동기 모드가 필요할 때, 스케일러는 스케일러 포지셔닝 슬롯(1730)에 위치될 수 있다. 이 모드에서, FRC는 시스템에 없을 수 있는데, 이는 특정 FRC 채널 파이프라인에 의해 메모리로 액세스할 필요성을 없앤다. 이 모드에서, 출력 v-싱크 신호들은 입력 v-싱크 신호들에 동기될 수 있다.
스케일러는 대안적으로 스케일러 포지셔닝 슬롯(1734)에 위치될 수 있다. FRC가 필요하고 입력 데이터가 다운-스케일되어야 할 때, 스케일러를 슬롯(1734)에 위치시킬 필요가 있다. 메모리에 쓰기 전에 입력 데이터를 다운-스케일링하는 것은(즉, 더 적은 프레임 사이즈가 필요하기 때문에), 결과적으로 요구될 수 있는 메모리 스토리지의 양을 감소시킨다. 더 적은 데이터가 메모리에 저장되므로, 출력 데이터 읽기 속도는 감소될 수 있고, 이로 인해 요구되는 전체 메모리 대역폭을 줄이고 그리고 보다 효율적인 시스템을 제공한다.
다른 시나리오에서, 스케일러는 스케일러 포지셔닝 슬롯(1736)에 위치될 수 있다. FRC가 필요하고 입력 데이터가 업-스케일되어야 할 때, 스케일러를 슬롯(1736)에 위치시킬 필요가 있다. 읽혀지는 출력 데이터보다 낮은 속도로 데이터가 메모리에 제공된다(즉, 프레임 사이즈가 출력에서보다 입력에서 더 작다). 이번 에는, 더 적은 데이터가 메모리에 쓰여지는데, 이는 더 작은 프레임을 저장하고 나중에 출력에서 스케일러를 이용해서 프레임 사이즈를 증가시킴으로써 이루어진다. 예를들어, 만약 스케일러가 슬롯(1734) 내 메모리 앞에 위치되고 입력 데이터를 업-스케일하는데 이용되었다면, 더 큰 프레임이 메모리에 저장되어 더 큰 대역폭을 필요로 했을 것이다. 그러나, 이 경우, 스케일러를 메모리 뒤에 위치시킴으로써, 더 작은 프레임이 초기에 메모리에 저장되고(따라서 더 적은 대역폭을 소비함) 나중에 되-읽어지고 업-스케일된다.
제1 및 제2 채널에 대해, 2개의 개별 스케일러 포지셔닝 모듈(1660) 내에 2개의 독립 스케일러가 있기 때문에, 이들 스케일러 포지셔닝 모듈(1660)의 둘 모두에 메모리 액세스 요구가 있게 되면, 그것들 중 하나는 높은 대역폭을 요구하고 다른 것은 낮은 대역폭 메모리 액세스를 요구하는 경우일 수 있다. 블랭크 타임 옵티마이저(BTO) 멀티플렉서(1650)는 하나 이상의 스토리지 버퍼들(하나 이상의 필드 라인들을 저장하기에 충분히 큰)을 제공하는데, 이는 메모리 대역폭을 감소시키고 많은 채널들이 저장된 필드 라인을 공유할 수 있게 하며, 이로 인해 메모리 스토리지 요구들을 감소시킨다.
도18은 BTO 멀티플렉서(1650)(도16)의 동작에 대한 예시이다. 도18에 도시된 바와 같이, 제1 채널(메인)은 스크린(1810)의 대부분을 차지하고,제2 채널(PIP)은 스크린(1810)의 작은 부분을 차지한다. 결과로, PIP 채널은 더 적은 액티브 데이터를 갖고, 동일 타임 구간에서 메인 채널보다 메모리에 대한 더 적은 액세스를 요구하는데, 이로 인해 더 적은 대역폭을 요구한다.
예를들어, 한 프레임 내의 하나의 필드 라인이 16 픽셀을 포함한다면, PIP 채널은 그 프레임의 전체 필드의 4개 픽셀만을 차지하고, 한편 메인 채널은 나머지 12개 픽셀을 차지한다. 그러므로, PIP 채널이 4개 픽셀을 처리하기 위해 메모리에 액세스해야할 시간의 양은 메인 채널의 그것보다 4배 더 길고, 그래서 메모리 액세스 타임라인(1840)에 보여진 바와 같이 더 적은 대역폭을 요구한다(즉, PIP는 더 큰 블랭크 타임 구간을 갖는다). 따라서, 요구되는 메모리 대역폭을 줄이기 위해서는, PIP 채널은 상당히 낮은 속도로 메모리에 액세스하고, 메인 채널로 하여금 나머지 대역폭을 사용할 수 있게 한다.
BTO 멀티플렉서(1650)는 상이한 채널들에서 메모리에 액세스할 때 여러 클럭 속도를 사용하도록 구성된다. 예를들어, 더 낮은 클럭 속도이 특정 채널에서 요구될 때, BTO 멀티플렉서(1650)는 하나의 클럭 속도(1844)를 사용하여 메모리 액세싱 블록(클라이언트)(1820)으로부터 요청된 데이터를 수신하고, 그 데이터를 필드 라인 스토리지 버퍼에 저장하고, 그리고 제2 클럭 속도(1846)(이것은 더 낮을 수 있음)를 사용하여 메모리에 액세스한다. 클라이언트가 메모리에 직접 액세스하는데 높은 클럭 속도를 사용하는 것을 막고 대신에 더 낮은 클럭 속도로 메모리에 액세스하는데 필드 라인 버퍼를 이용함으로써, 대역폭 요구가 감소될 수 있다.
BTO 멀티플렉서(1650)는 상이한 채널 필드 라인 버퍼들의 공유를 가능하게 하는데, 이는 오프칩 메모리(300)에 의해 요구되는 스토리지의 양을 더 감소시킨다. BTO 멀티플렉서(1650)는 디스플레이의 한 부분을 공유하는 상이한 채널들을 블렌딩하거나 오버레이하기 위해 공유된 필드 라인 버퍼들을 사용할 수 있다.
BTO 멀티플렉서(1650)의 출력은 컬러 프로세싱 및 채널 블렌딩 비디오 파이프라인(560)(도5)에 제공될 수 있다. 도19는 컬러 프로세싱 및 채널 블렌딩(CPCB) 비디오 파이프라인(560)에 대한 보다 상세한 설명을 예시하고 있다. CPCB 비디오 파이프라인(560)은 적어도 샘플러(1910), 비쥬얼 프로세싱 및 샘플링 모듈(1920), 오버레이 엔진(2000), 그리고 보조 채널 오버레이(1962)를 포함하고, 더 나아가 주 및 보조 채널 스케일링 및 프로세싱 모듈(1970,1972), 서명 누산기(1990), 그리고 다운-스케일러(1980)를 포함한다.
CPCB 비디오 파이프라인(560)의 기능들은 적어도 루마 및 크로마 에지 개선에 의한 이미지 개선, 그리고 블루 잡음 형성 마스크를 통한 필름 그레인 생성 및 추가와 같은 비디오 신호 특성을 향상시키는 것을 포함한다. 또한, CPCB 비디오 파이프라인(560)은 적어도 2개의 채널을 블렌드할 수 있다. 블렌드된 채널들의 출력은 제3 채널과 선택적으로 블렌드되어, 하나의 3개 채널 블렌드 출력과 하나의 2개 채널 블렌드 출력을 제공한다.
도21에 도시된 바와 같이, CMU(1930)는 CPCB 비디오 파이프라인(560)의 오버레이 엔진(2000) 부분에 포함되는데, 적어도 하나의 비디오 신호 특성을 개선한다. 비디오 신호 특성들은 적응형 콘트라스트 개선(2120), 밝기, 콘트라스트, 이미지에서 글로벌한 휴 및 세츄레이션 조정, 부분적인 지능형 컬러 리매핑(2130), 휴와 밝기를 변하지 않게 하는 지능형 세츄레이션 콘트롤, 룩업 테이블을 통한 감마 콘트롤(2150, 2160), 그리고 요구된 컬러 스페이스로의 컬러 스페이스 변환(CSC)(2110)을 포함한다.
CMU(1930)의 아키텍쳐는 CMU로 하여금 어떤 포맷으로 비디오 채널 신호(1942)를 수신하고 그 출력(1932)을 어떤 다른 포맷으로 변경한다. CMU 파이프라인의 전단 내 CSC(2110)는 비디오 채널 신호(1942)를 수신하고 어떤 가능한 3-컬러 스페이스를 비디오 컬러 프로세싱 스페이스로 변환한다(예를들어, RGB를 YCbCr로 변환). 추가적으로, CMU 파이프라인의 끝에서 CSC는 컬러 프로세싱 스페이스로부터 출력 3-컬러 스페이스로 변환한다. 포괄적 프로세싱 기능(2140)은 밝기, 콘트라스트, 휴 및/또는 세츄레이션을 조정하는데 사용되고 출력 CSC와 공유될 수 있다. CSC와 포괄적 프로세싱 기능(2140)이 매트릭스 다중 동작들을 수행하기 때문에, 2개의 매트릭스 멀티플렉서는 하나로 결합될 수 있다. 이 타입의 공유는 2개의 매트릭스 다중 동작들을 결합한 후 최종 계수를 미리 계산함으로써 수행될 수 있다.
CPCB 비디오 파이프라인(560)은 디스플레이 장치에 의해 요구될 수 있는 특정 수의 비트에 디더링(dithering)을 제공할 수도 있다. 채널 출력들 중 적어도 하나를 위한 인터레이서도 또한 제공될 수 있다. CPCB 비디오 파이프라인(560)은 장치에서 디스플레이될 수 있는 채널 출력들 중 적어도 하나에 대한 콘트롤 출력들(Hsync, Vsync, Field)을 생성할 수도 있다. 또한, CPCB 비디오 파이프라인(560)은 출력 채널들 중 적어도 하나에 대해 밝기, 콘트라스트, 포괄적인 휴 및 세츄레이션 조정을 분리할 수 있고, 출력 채널들 중 적어도 하나에 대해 추가적 스케일링과 FRC를 제공할 수 있다.
다시 도16과 19를 참조하면, FRC 파이프라인(550)으로부터의 채널 출력들(1656,1652,1654)는 CPCB 비디오 파이프라인(560)에 제공된다. 제1 채널(1656)은 제1 채널(1656)에서 비디오 신호를 업-샘플링하기 위해 샘플러(1910)를 이용하는 제1 패스를 따라 처리되고, 샘플러(1910)의 출력(1912)은 주 채널 오버레이(1960)와 보조 채널 오버레이(1962) 모두에 제공되어 출력들 중의 적어도 하나에 대해 블렌드된 이미지를 생성한다. 제2 채널(1652)은 모듈(1920)에 비쥬얼 프로세싱 및 샘플링을 제공하는 제2 패스를 따라 처리될 수 있다. 비쥬얼 프로세싱 및 샘플링 모듈(1920)(이것은 비디오 신호를 업-샘플함)의 출력은 비디오 오버레이(1940)(또는 오버레이 엔진(2000))로 입력되어 제3 채널(1654)(이것은 또한 샘플러(1910)를 통해서 수행될 수 있음)을 출력을 가지고 블렌딩하거나 포지셔닝한다. 오버레이 엔진(2000)의 기능은 도20에서 보다 상세히 설명된다.
비디오 오버레이의 출력(이것은 제2 비디오 채널 신호(1625)와 오버레이된 제1 비디오 채널 신호(1623)일 수 있음)은 CMU(1930)를 통해서 주 채널 오버레이(1960)로 제공되고, 그리고 또한 멀티플렉서(1950)으로 제공된다. 비디오 오버레이의 출력(1942)을 수신하는 것에 더하여, 멀티플렉서(1950)은 또한 비쥬얼 프로세싱 및 샘플링 모듈(1920)과 샘플러(1910)의 출력을 수신할 수 있다. 멀티플렉서(1950)는 그것의 비디오 신호 입력들 중 어느 것을 보조 채널 오버레이(1962)로 제공할 지를 선택하기 위해 동작한다. 대안으로, 멀티플렉서(1951)는 멀티플렉서(1950)의 출력 또는 CMU(1930)의 출력(1932)을 선택하여 비디오 신호 출력(1934)으로서 보조 채널 오버레이(1962)로 제공한다. 주 및 보조 채널 오버레이들 전의 프로세싱 유닛들의 배열은 동일 비디오 신호가 보조 채널 오버레이들뿐 아니라 주 채널 오버레이들에도 제공될 수 있게 한다. 유닛들(1970,1972)에 의해 더 처리함으 로써, 동일 비디오 신호(VI)는 주 출력 신호로서 주 출력(1974)에서의 디스플레이를 위한 출력임과 동시에 보조 출력 신호로서 보조 출력(1976)에서의 디스플레이 또는 스토리지를 위한 출력이 되기 전에 다운-스케일링을 더 거치게 된다.
주 출력(1974)과 보조 출력(1976) 모두에 대한 데이터 선택의 독립적 콘트롤을 제공하기 위해, 주 및 보조 채널들은 제1 및 제2 비디오 채널 오버레이 모듈(1940)로부터 제1 및 제2 비디오 채널 신호들(1932,1934)을 독립적으로 선택함으로써 형성된다. 보조 채널 오버레이 모듈(1962)은 제1 비디오 채널 신호(1652), 제2 비디오 채널 신호(1654), 도는 오버레이된 제1 및 제2 비디오 채널 신호(1942)를 선택한다. CMU(1930)가 제1 비디오 채널 신호(1652)에 인가되므로, 제2 비디오 채널 신호(1654)는 멀티플렉서(1951)에 의해 CMU(1930) 전 또는 후에 선택되는데, 이는 제1 및 제2 비디오 채널 신호들이 동일한 또는 다른 컬러 스페이스를 가지는 지에 달려있다. 추가적으로, 제1 및 제2 비디오 채널 신호들(1932,1934)은 제3 비디오 채널 신호(1656)과 독립적인 블렌딩을 갖는다.
CPCB 비디오 파이프라인(560)은 또한 다운스케일러(1980)에 의해 제시된 보조 출력(1976)을 위한 스케일링 및 FRC를 제공한다. 이 특징은 주 출력(1974)와 분리된 보조 출력(1976)을 제공하기 위해서 필요하다. 더 높은 주파수 클럭이 스케일링 클럭으로 선택되어야 하므로, CPCB 비디오 파이프라인(560)은 주 출력 클럭을 벗어날 수 있다. 이는 보조 클럭 주파수가 주 클럭의 그것보다 적거나 같을 수 있기 때문이다. 다운스케일러(1980)는 또한 인터레이스된 데이터를 생성할 수도 있는데, 이는 FRC 및 출력 데이터 포맷팅을 거쳐 보조 출력으로 사용되도록 할 수 있 다.
몇 시나리오들에서, 제1 채널이 SDTV 비디오 신호이고 주 출력(1974)이 HDTV 신호여야 하고 보조 출력(1976)이 SDTV 비디오 신호여야 할 때, CMU(1930)는 제1 채널 SD 비디오 신호를 HD 비디오로 변환하고 이후 HD 컬러 프로세싱을 수행한다. 이 경우, 멀티플렉서(1950)는 그것의 출력 비디오 신호(1942)(CMU(1930)를 통하지 않은 신호)로서 선택하고, 이것에 의해 HD 신호를 주 채널 오버레이 모듈(1960)로 제공하고 그리고 처리된 SDTV 신호를 보조 채널 오버레이(1962)로 제공한다. 더하여, 보조 채널 스케일링 및 프로세싱 모듈(1972)은 보조 출력(1976)을 위한 컬러 콘트롤을 수행한다.
몇몇 다른 시나리오들에서, 제1 채널이 HDTV 비디오 신호이고 주 출력(1974)이 HDTV 신호여야 하고 보조 출력(1976)이 SDTV 비디오 신호여야 할 때, CMU(1930)는 HD 프로세싱을 수행하고 멀티플렉서(1950)는 CMU(1932)의 출력을 선택하여 HDTV 처리된 신호를 보조 채널 오버레이 모듈(1962)로 제공한다. 더하여, 보조 채널 스케일링 및 프로세싱 모듈(1972)은 보조 출력(1976)을 위해 컬러 스페이스를 SDTV로 변경시키는 컬러 콘트롤을 수행한다.
몇몇 다른 시나리오들에서, 주 및 보조 출력(1974,1976) 모두가 SD 비디오 신호들인 경우, 더하여 채널 스케일링 및 프로세싱 모듈들(1970,1972)은 유사한 컬러 콘트롤 기능들을 수행하여 상응하는 주 및 보조 출력들(1974,1976)에 대한 출력을 위한 상태에 신호들을 놓이게 한다.
비디오 채널이 파이프라인 세그먼트들(540,550,5560,570)(도5)의 어떤 것에 서 파이프라인의 특정 부분을 사용하지 않는다면, 그 부분은 다른 비디오 채널에 의해 사용되어 비디오 품질을 높이는 데 사용되도록 구성될 수 있다. 예를들어, 제2 비디오 채널(1264)이 FRC 파이프라인(550)의 디-인터레이서(340)를 사용하지 않는다면, 제1 비디오 채널(1262)은 제2 비디오 채널 파이프라인의 디-인터레이서(340)을 사용하도록 구성되어 그것의 비디오 품질을 개선시킨다. 도15에서 설명된 바와 같이, 추가의 잡음 경감기(330)와 추가의 디-인터레이서(340)는 특정 비디오 신호의 품질을 향상시킬 수 있는데, 이는 공유된 메모리 파이프라인 세그먼트(1260)가 추가의 필드 라이들을 동시에 처리할 수 있게 함으로써 가능하다(즉, 6 동시적 필드 라인 프로세싱).
CPCB 비디오 파이프라인(560)을 사용하여 제공되는 몇몇 예시적 출력 포맷들은 동일 입력 이미지의 NTSC 및 PAL 제1 및 제2 출력들, 동일 입력 이미지의 HD 및 SD(NTSC 또는 PAL) 제1 및 제2 출력들, 제1 채널 이미지가 주 출력에 제공되고 제2 채널 이미지가 보조 출력에 제공되는 2개의 다른 출력들, 주 출력 상의 오버레이된 제1 및 제2 채널 비디오 신호들과 보조 출력 상의 하나의 채널 비디오 신호(제1 채널 또는 제2 채널), 주 및 보조 출력들 상의 상이한 OSD 블렌딩 팩터들(알파 값들), 주 및 보조 출력들 상의 독립적인 밝기, 콘트라스트, 휴, 및 세츄레이션 조정들, 주 및 보조 출력들을 위한 상이한 컬러 스페이스들(예를들어, 주 출력을 위한 Rec. 709와 보조 출력을 위한 Rec.601), 그리고/또는 제1 채널 스케일러와 제2 채널 스케일러 상의 다른 세트의 스케일링 계수들의 사용을 통한 보조 출력들 상의 더 예리하고/더 평활한 이미지를 포함한다.
도20은 오버레이 엔진(2000)(도19)을 보다 상세히 도시하고 있다. 오버레이 엔진(2000)은 적어도 비디오 오버레이 모듈(1940), CMU(1930), 제1 및 제2 채널 파라메터들(2020,2030), 셀렉터(2010), 그리고 주 M-플레인 오버레이 모듈(2060)을 포함한다. 주 M-플레인 모듈(2060)은 주 채널 오버레이(1960)(도19)와 유사하고, 그러나 추가적인 기능을 포함하는데, 그것은 뒤따른 채널 비디오 신호들(2040)을 제3 채널 입력(1912)(도19)와 블렌드하거나 오버레이하는 것이다.
오버레이 엔진(2000)은 단일 비디오 채널 스트림을 생성하는데, 이는 M 이용가능한 독립 비디오/그래픽스 플레인들을 최종 디스플레이 캔버스에 놓음으로써 이루어진다. 한 특정 예에서, 오버레이 엔진(2000)은 단일 채널 스트림을 생성하는데, 이는 6 플레인을 최종 디스플레이 캔버스에 놓음으로써 이루어진다. 디스플레이 상의 각 플레인의 위치는 구성할 수 있다. 각 플레인의 우선권도 구성가능하다. 예를들어, 디스플레이 캔버스 상의 플레인들의 위치가 오버랩되면, 우선권 랭킹은 어느 플레인이 위에 놓이는 지 그리고 어느 플레인이 숨겨지는 지를 결정하는 데 사용될 수 있다. 오버레이는 또한 각 플레인에 대해 선택적 보더(optional border)를 할당하는 데 사용된다.
뒤따른 비디오 채널 신호들(2040)과 그것들의 소스들의 예들은 제1 채널 비디오 신호(1652)일 수 있는 메인 플레인, 제2 채널 비디오 신호(1654)일 수 있는 PIP 플레인, 온칩 캐릭터 OSD 생성기를 이용하여 생성되는 캐릭터 OSD 플레인, 비트-맵된 OSD 엔진을 이용하여 생성되는 비트-맵된 OSD 플레인을 포함한다. 메모리 인터페이스가 메모리에 여러 비트-맵된 미리-저장된 오브젝트들을 불러와서 그것들 을 메모리에 저장되기도 하는 캔버스들 상에 위치시키는 데 사용되는 메모리에, OSD 이미지들이 저장될 수 있다. 메모리 인터페이스는 또한 요청된 오브젝트를 불러오는 동안 포맷 변환을 수행하기도 한다. 비트-맵된 OSD 엔진은 저장된 캔버스들을 래스터 주사 순서로 읽어, 그것을 오버레이로 보낸다. 추가 비디오 채널 신호들(2040)은 커서 OSD 엔진에 의해 생성되고 커서와 같은 작은 오브젝트의 비트맵을 저장하기 위해 작은 온칩 메모리를 사용할 수 있는 커서 OSD 플레인, 외부 소스로부터 수신되는 외부 OSD 플레인을 포함한다. 외부 OSD 엔진은 래스터 콘트롤 신호들과 디스플레이 클럭을 내 보낸다. 외부 OSD 소스는 이들 콘트롤 신호들을 기준으로 이용하여 데이터를 스캔 순서로 보낸다. 이 데이터는 오버레이로 라우터될 수 있다. 외부 OSD 플레인이 이네이블(enabled)되면, 플렉시포트가 외부 OSD 데이터를 수신하는데 이용될 수 있다.
CMU(1930) 이전의 오버레이(1940)는 제1 비디오 채널 스트림(1653)과 제2 비디오 채널 스트림(1655)을 오버레이할 수 있다. 오버레이(1940)는 CMU(1930)가 보다 효율적으로 기능할 수 있게 하는데, 이는 CMU(1930)로 하여금 단일 비디오 스트림에서 동작할 수 있게 하여 다수의 비디오 채널 스트림들에 대해 CMU(1930) 내의 모듈들을 복사할 필요를 없앰으로써 가능하다. CMU(1930)로 단일 비디오 채널 신호(1942)를 제공하는 것에 더하여 오버레이(1940)는 또한 부분(즉, 픽셀-바이-픽셀) 표시자(1944)를 CMU(1930)에 제공하여 그 비디오 부분이 제1 비디오 채널 스트림 또는 제2 비디오 채널 스트림에 속하는 것으로 인식하게 한다.
제1 비디오 채널 스트림(1653)과 제2 비디오 채널 스트림(1655)에 대응하는 2 세트의 프로그램가능한 파라메터들(2020,2030)가 제공될 수 있다. 셀렉터(2010)는 부분 표시자(1944)를 이용하여 어느 프로그램가능한 파라메터들을 CMU(1930)로 제공할 지를 선택한다. 예를들어, 부분 표시자(1944)가 CMU(1930)에 의해 처리된 그 부분이 제1 비디오 채널 스트림(1653)에 속하는 것을 표시하면, 셀렉터(2010)는 CMU(1930)에 제1 비디오 채널 스트림(1653)에 대응하는 프로그램가능한 파라메터들(2020)을 제공한다.
비디오 플레인들의 수와 동일한 수의 레이어들이 있다. 레이어 0은 최하위 레이어이고, 다음의 레이어들은 증가하는 레이어 인덱스를 갖는다. 레이어들은 차원적 또는 위치적 특성을 가지지 않고, 대신 그것들이 적층되어야 할 순서를 제공할 수 있다. 오버레이 엔진(2000)은 레이어 0으로 시작하여 위쪽 방향으로 움직이는 레이어들을 합성한다. 레이어 1은 레이어 1 상에 놓인 비디오 플레인에 관련된 블렌드 팩터를 이용하여 레이어 0와 먼저 블렌드된다. 레이어 0과 레이어 1 블렌딩의 출력은 이후 레이어 2와 블렌드된다. 사용되는 블렌드 팩터는 레이어 2 상에 놓인 플레인에 연관된 하나이다. 레이어 0, 레이어 1, 그리고 레이어 2 블렌딩의 출력은 이후 레이어 3과 블렌드되는데, 최종 레이어가 합성될 때까지 계속된다. 당업자라면 본 발명의 개시 범위를 벗어나지 않고도 어떤 결합으로 레이어들을 블렌드하는 것을 선택할 수 있다. 예를들어, 레이어 1은 레이어 3과 블렌드되고, 이후 레이어 2와 블렌드될 수 있다.
오버레이 엔진(2000)이 주 출력 채널과 관련하여 설명되었지만, 컬러 프로세싱 및 채널 블렌딩 파이프라인(560)은 보조 출력 채널 상에 오버레이 엔진(2000)을 이용하여 M-플레인 오버레이를 제공하도록 변경될 수 있다.
도22는 비디오 파이프라인의 후단 파이프라인 단(570)을 보다 상세히 도시하고 있다. 후단 파이프라인 단(570)은 적어도 주 출력 포맷터(2280), 서명 누산기(1990), 보조 출력 포맷터(2220), 그리고 셀렉터(2230)를 포함한다.
후단 파이프라인 단(570)은 주 및 보조 출력 모두에 대한 출력 포맷팅을 수행하고, 보조 출력으로서 콘트롤 출력들(Hsync, Vsync, Field)을 생성한다. 후단 파이프라인 단(570)은 디지털 및 아날로그 인터페이스들을 사용하기 쉽게 한다. 주 출력 포맷터(2280)는 처리된 주 비디오 채널 신호들(1974)를 수신하고, 대응하는 주 출력 신호(492a)를 생성한다. 보조 출력 포맷터(2220)는 처리된 보조 비디오 채널 신호들(1976)를 수신하고, 대응하는 보조 출력 신호(492b)를 생성한다. 서명 누산기(1990)는 보조 비디오 채널 신호들(1976)를 수신하고 누산하며, 누산된 신호들 사이의 차이를 비교하여 출력 비디오 신호의 비디오 신호 품질을 결정하고, 이러한 정보를 프로세서에 제공하여 필요한 경우 시스템 파라메터들을 변경한다.
보조 비디오 채널 신호들(1976)은 출력(492b)을 위해 포맷되기 전에 또한 CCIR656 엔코더(미도시)로 제공된다. CCIR656 엔코더는 신호를 외부 스토리지 또는 다른 적절한 수단을 위한 상태로 놓기 위한 어떤 필요한 엔코딩을 수행한다. 대안으로, 보조 비디오 채널 신호들(1976)은 엔코딩이나 포맷팅 없이 출력 신호(492b)로서 제공될 수 있는데, 이는 바이패스 보조 비디오 채널 신호(492b)를 선택하는 셀렉터(2230)를 이용함으로써 이루어진다.
후단 파이프라인 단(570) 내의 인터레이싱 모듈(미도시)도 제공될 수 있다. 입력 신호가 인터레이스되면, 그것은 먼저 디-인터레이서(340)(도13)에 의해 순차적으로 변환된다. 디-인터레이서는 비디오 파이프라인 단들 내의 모든 수반하는 모듈들은 순차적인 도메인에서 작동한다. 후단 파이프라인 단(570) 내의 인터레이서는 인터레이스된 출력이 요구되면 선택적으로 턴온될 수 있다.
인터레이서 모듈은 적어도 2개 라인의 픽셀들을 저장할 만한 충분히 큰 메모리를 적어도 포함하지만, 필요하면 전체 프레임을 저장하도록 변경될 수 있다. 순차적 입력은 순차적 타이밍들을 가지고 메모리에 쓰여진다. 순차적인 타이밍들과 동기된 인터레이스된 타이밍들은 픽셀 속도의 반으로 생성된다. 데이터는 인터레이스된 타이밍들로서 메모리로부터 읽혀진다. 짝수 필드 라인들은 홀수 필들에서 드롭되고, 홀수 필드 라인들은 짝수 필드들에서 드롭될 수 있다. 이것은 주어진 장치에 사용되기에 적적한 인터레이스된 출력을 생성한다.
공유된 스토리지를 이용하여 다수의 고품질 비디오 채널 스트림들을 제공하는 장치와 방법이 제공되었다. 이 분야의 당업자라면, 설명된 실시예와 다르게 실현될 수 있음을 알 수 있을 것이다. 설명된 실시예들은 한정이 아닌 설명을 위해 제시되었다. 본 발명은 수반하는 청구항들에 의해서만 제한된다.

Claims (51)

  1. 적어도 하나는 2개 이상의 비디오 입력 신호 부분들을 포함하는 다수의 비디오 입력 신호들을 수신하는 멀티모드 듀얼 비디오 디코더에 있어서,
    2개의 선택된 비디오 신호들을 제공하기 위해, 상기 다수의 비디오 입력 신호들을 수신하고 적어도 3개의 비디오 입력 신호 부분들을 선택적으로 결합하는 비디오 신호 선택 단;
    상기 적어도 2개의 선택된 비디오 신호들을 처리하는 아날로그/디지털 변환 단; 그리고
    상기 적어도 2개의 처리된 비디오 신호들을 수신하고 적어도 1개의 디코드된 비디오 신호를 출력하는 디코더 단을 포함하는 것을 특징으로 하는 멀티모드 듀얼 비디오 디코더.
  2. 제1 항에 있어서,
    상기 적어도 1개의 디코드된 비디오 신호 중 하나는 복합 비디오 신호를 포함하고, 그리고 상기 적어도 1개의 디코드된 비디오 신호 중 다른 하나는 슈퍼-비디오(s-video) 비디오 신호를 포함하는 것을 특징으로 하는 멀티모드 듀얼 비디오 디코더.
  3. 제1 항에 있어서,
    상기 적어도 1개의 디코드된 비디오 신호 중 하나는 복합 비디오 입력 신호를 포함하고, 그리고 상기 적어도 1개의 디코드된 비디오 신호 중 다른 하나는 컴포넌트 비디오 신호를 포함하는 것을 특징으로 하는 멀티모드 듀얼 비디오 디코더.
  4. 제1 항에 있어서,
    상기 적어도 1개의 디코드된 비디오 신호 중 하나는 슈퍼-비디오 비디오 신호를 포함하고, 그리고 상기 적어도 1개의 디코드된 비디오 신호 중 다른 하나는 슈퍼-비디오(s-video) 비디오 신호를 포함하는 것을 특징으로 하는 멀티모드 듀얼 비디오 디코더.
  5. 제1 항에 있어서,
    제1, 제2 및 제3 비디오 신호 부분들은 Y-채널, U-채널, V-채널 그리고 크로마(chroma)로 구성되는 그룹에서 선택되는 것을 특징으로 하는 멀티모드 듀얼 비디오 디코더.
  6. 제1 항에 있어서,
    DC 리스토어 단을 더 포함하고, 여기서 상기 적어도 2개의 선택된 비디오 신호들 중 적어도 하나는 상기 아날로그/디지털 변환 단에 의해 수신되기 전에 상기 DC 리스토어 단을 통과하는 것을 특징으로 하는 멀티모드 듀얼 비디오 디코더.
  7. 제1 항에 있어서, 상기 선택 단은
    상기 적어도 2개의 선택된 비디오 신호들 중 하나로서, 상기 3개의 비디오 입력 신호 부분들 중 제1 부분과 상기 3개의 비디오 입력 신호 부분들 중 제2 부분을 시-분할 멀티플렉스하고, 그리고
    상기 적어도 2개의 선택된 비디오 신호들 중 다른 하나로서, 상기 3개의 비디오 입력 신호 부분들 중 제3 부분을 선택하도록 구성되는 것을 특징으로 하는 멀티모드 듀얼 비디오 디코더.
  8. 제7 항에 있어서,
    상기 시-분할 멀티플렉싱은 제1 클럭의 제1 클럭 구간 동안에 상기 제1 부분을, 그리고 상기 제1 클럭의 제2 클럭 구간 동안에 상기 제2 부분을 선택하는 것을 더 포함하고;
    상기 제3 부분의 상기 선택은 제2 클럭의 제1 클럭 구간 동안에 상기 제2 부분을 선택하는 것을 더 포함하고; 그리고
    상기 프로세싱은 상기 제1 클럭에 따라 상기 적어도 2개의 선택된 비디오 신호들 중 하나를, 그리고 상기 제2 클럭에 따라 상기 적어도 2개의 선택된 비디오 신호들 중 다른 하나를 처리하는 것을 더 포함하는 것을 특징으로 하는 멀티모드 듀얼 비디오 디코더.
  9. 제8 항에 있어서, 상기 제2 클럭의 상기 제1 클럭 구간은
    상기 제1 클럭의 상기 제1 클럭 구간의 중앙에 실질적으로 맞추어지는 것을 특징으로 하는 멀티모드 듀얼 비디오 디코더.
  10. 제8 항에 있어서, 상기 제2 클럭은
    상기 제1 클럭 주파수의 실질적으로 절반 크기의 주파수로 동작하는 것을 특징으로 하는 멀티모드 듀얼 비디오 디코더.
  11. 제8 항에 있어서, 상기 아날로그/디지털 변환 단은
    제1 아날로그/디지털 컨버터와 제2 아날로그/디지털 컨버터를 포함하는 것을 특징으로 하는 멀티모드 듀얼 비디오 디코더.
  12. 제11 항에 있어서, 상기 적어도 3개의 비디오 입력 신호 부분들은
    상기 제1 및 제2 아날로그/디지털 컨버터들에 의해 처리되는 것을 특징으로 하는 멀티모드 듀얼 비디오 디코더.
  13. 제8 항에 있어서, 상기 디코더 단은
    제1 처리된 부분과 제2 처리된 부분을 수신하고 상기 적어도 2개의 디코드된 비디오 신호들 중 하나를 출력하는 제1 디코더를 포함하는 것을 특징으로 하는 멀티모드 듀얼 비디오 디코더.
  14. 제13 항에 있어서, 상기 제1 디코더는
    NTSC 비디오 디코더, PAL 비디오 디코더 그리고 SECAM 비디오 디코더로 구성되는 그룹에서 선택되는 것을 특징으로 하는 멀티모드 듀얼 비디오 디코더.
  15. 제8 항에 있어서, 상기 비디오 신호 선택 단은
    제3의 선택된 비디오 신호를 제공하고, 그리고 상기 제3의 선택된 비디오 신호로서 비디오 입력 신호 중 제4 부분을 선택하도록 더 구성되는 것을 특징으로 하는 멀티모드 듀얼 비디오 디코더.
  16. 제15 항에 있어서, 상기 제4 부분은
    상기 제2 클럭과 거의 반전된 제3 클럭의 제1 클럭 구간 동안에 선택되는 것을 특징으로 하는 멀티모드 듀얼 비디오 디코더.
  17. 제16 항에 있어서, 상기 아날로그/디지털 변환은
    상기 제3의 선택된 비디오 신호를 수신하고 상기 제3 클럭에 따라 상기 제3의 선택된 비디오 신호를 처리하는 것을 특징으로 하는 멀티모드 듀얼 비디오 디코더.
  18. 제17 항에 있어서, 상기 디코더 단은
    제1 처리된 부분과 제2 처리된 부분을 수신하고 상기 적어도 1개의 디코드된 비디오 신호 중 하나를 출력하는 제1 디코더; 그리고
    제3 처리된 부분과 제4 처리된 부분을 수신하고 상기 적어도 1개의 디코드된 비디오 신호 중 두 번째를 출력하는 제2 디코더를 포함하는 것을 특징으로 하는 멀티모드 듀얼 비디오 디코더.
  19. 제18 항에 있어서,
    상기 제1 디코더는 상기 제2 클럭에 따라 동작하고, 상기 제2 디코더는 상기 제3 클럭에 따라 동작하는 것을 특징으로 하는 멀티모드 듀얼 비디오 디코더.
  20. 적어도 하나는 2개 이상의 비디오 입력 신호 부분들을 포함하는 다수의 비디오 입력 신호들을 디코딩하는 방법에 있어서,
    상기 다수의 비디오 입력 신호들을 수신하는 단계;
    2개의 선택된 비디오 신호들을 제공하기 위해 적어도 3개의 비디오 입력 신호 부분들을 선택적으로 결합하는 단계;
    상기 선택된 비디오 신호들을 처리하기 위해 아날로그/디지털 변환을 수행하는 단계; 그리고
    적어도 1개의 디코드된 비디오 신호를 생성하기 위해 상기 처리된 비디오 신호를 디코딩하는 단계를 포함하는 것을 특징으로 하는 비디오 신호 디코딩 방법.
  21. 제20 항에 있어서,
    상기 적어도 1개의 디코드된 비디오 신호 중 하나는 복합 비디오 신호를 포함하고, 상기 적어도 1개의 디코드된 비디오 신호 중 다른 하나는 슈퍼-비디오 비디오 신호를 포함하는 것을 특징으로 하는 비디오 신호 디코딩 방법.
  22. 제20 항에 있어서,
    상기 적어도 1개의 디코드된 비디오 신호 중 하나는 복합 비디오 신호를 포함하고, 상기 적어도 1개의 디코드된 비디오 신호 중 다른 하나는 컴포넌트 비디오 신호를 포함하는 것을 특징으로 하는 비디오 신호 디코딩 방법.
  23. 제20 항에 있어서,
    상기 적어도 1개의 디코드된 비디오 신호 중 하나는 슈퍼-비디오 비디오 신호를 포함하고, 상기 적어도 1개의 디코드된 비디오 신호 중 다른 하나는 슈퍼-비디오 비디오 신호를 포함하는 것을 특징으로 하는 비디오 신호 디코딩 방법.
  24. 제20 항에 있어서,
    제1, 제2 및 제3 비디오 신호 부분은 Y-채널, U-채널, V-채널 및 크로마(chroma)로 구성되는 그룹에서 선택되는 것을 특징으로 하는 비디오 신호 디코딩 방법.
  25. 제20 항에 있어서,
    상기 아날로그/디지털 변환을 수행하기 전에 상기 적어도 2개의 선택된 비디오 신호들 중 적어도 하나의 DC 컴포넌트를 리스토어하는 단계를 더 포함하는 것을 특징으로 하는 비디오 신호 디코딩 방법.
  26. 제20 항에 있어서, 상기 결합 단계는
    상기 적어도 3개의 비디오 입력 신호 부분들 중 제1 및 제2 부분을 시-분할 멀티플렉싱하는 단계; 그리고
    상기 적어도 3개의 비디오 입력 신호 부분들 중 제3 부분을 선택하는 단계를 포함하는 것을 특징으로 하는 비디오 신호 디코딩 방법.
  27. 제26 항에 있어서,
    상기 시-분할 멀티플렉싱은 제1 클럭의 제1 클럭 구간 동안에 상기 제1 부분을, 그리고 상기 제1 클럭의 제2 클럭 구간 동안에 상기 제2 부분을 선택하는 단계를 더 포함하고;
    상기 제2 부분의 선택 단계는 제2 클럭의 제1 클럭 구간 동안에 상기 제2 부분을 선택하는 단계를 더 포함하고; 그리고
    상기 아날로그/디지털 변환 수행 단계는 상기 제1 클럭에 따라 상기 선택된 비디오 신호들 중 하나를 처리하고, 상기 제2 클럭에 따라 상기 선택된 비디오 신호들 중 다른 하나를 처리하는 단계를 더 포함하는 것을 특징으로 하는 비디오 신호 디코딩 방법.
  28. 제26 항에 있어서, 상기 제2 클럭의 상기 제1 클럭 구간은
    상기 제1 클럭의 상기 제1 클럭 구간의 중간에 실질적으로 맞추어지는 것을 특징으로 하는 비디오 신호 디코딩 방법.
  29. 제26 항에 있어서, 상기 제2 클럭은
    상기 제1 클럭의 주파수의 실질적인 절반 주파수로 동작하는 것을 특징으로 하는 비디오 신호 디코딩 방법.
  30. 제26 항에 있어서, 상기 디코딩 단계는
    상기 적어도 1개의 디코드된 비디오 신호를 생성하기 위해 제1 처리된 부분과 제2 처리된 부분을 디코딩하는 단계를 더 포함하는 것을 특징으로 하는 비디오 신호 디코딩 방법.
  31. 제26 항에 있어서,
    상기 적어도 3개의 비디오 입력 신호 부분들 중 상기 제3 부분으로서 제4 비디오 입력 신호 부분을 선택하는 단계를 더 포함하는 것을 특징으로 하는 비디오 신호 디코딩 방법.
  32. 제31 항에 있어서, 상기 제4 부부은
    상기 제2 클럭과 거의 반전된 제3 클럭의 제1 클럭 구간 동안에 선택되는 것을 특징으로 하는 비디오 신호 디코딩 방법.
  33. 제32 항에 있어서,
    상기 제3 클럭에 따라 상기 제4 부분을 처리하기 위해 아날로그/디지털 변환을 수행하는 단계를 더 포함하는 것을 특징으로 하는 비디오 신호 디코딩 방법.
  34. 제33 항에 있어서,
    제1 디코드된 비디오 신호를 생성하기 위해 제1 처리된 부분과 제2 처리된 부분을 디코딩하는 단계; 그리고
    제2 디코드된 비디오 신호를 생성하기 위해 제3 처리된 부분과 제4 처리된 부분을 디코딩하는 단계를 더 포함하는 것을 특징으로 하는 비디오 신호 디코딩 방법.
  35. 제34 항에 있어서,
    상기 제1 디코드된 비디오 신호를 생성하는 상기 디코딩은 상기 제2 클럭에 따라 동작하고, 상기 제2 디코드된 비디오 신호를 생성하는 상기 디코딩은 상기 제3 클럭에 따라 동작하는 것을 특징으로 하는 비디오 신호 디코딩 방법.
  36. 적어도 하나는 2개 이상의 비디오 입력 신호 부분들을 포함하는 다수의 비디 오 입력 신호들을 디코딩하는 장치에 있어서,
    상기 다수의 비디오 입력 신호들을 수신하는 수단;
    2개의 선택된 비디오 신호들을 제공하기 위해 적어도 3개의 비디오 입력 신호 부분들을 선택적으로 결합하는 수단;
    상기 선택된 비디오 신호들을 처리하기 위해 아날로그/디지털 변환을 수행하는 수단; 그리고
    적어도 1개의 디코드된 비디오 신호를 생성하기 위해 상기 처리된 비디오 신호를 디코딩하는 수단을 포함하는 것을 특징으로 하는 비디오 신호 디코딩 장치.
  37. 제36 항에 있어서,
    상기 적어도 1개의 디코드된 비디오 신호 중 하나는 복합 비디오 신호를 포함하고, 상기 적어도 1개의 디코드된 비디오 신호 중 다른 하나는 슈퍼-비디오 비디오 신호를 포함하는 것을 특징으로 하는 비디오 신호 디코딩 장치.
  38. 제36 항에 있어서,
    상기 적어도 1개의 디코드된 비디오 신호 중 하나는 복합 비디오 신호를 포함하고, 상기 적어도 1개의 디코드된 비디오 신호 중 다른 하나는 컴포넌트 비디오 신호를 포함하는 것을 특징으로 하는 비디오 신호 디코딩 장치.
  39. 제36 항에 있어서,
    상기 적어도 1개의 디코드된 비디오 신호 중 하나는 슈퍼-비디오 비디오 신호를 포함하고, 상기 적어도 1개의 디코드된 비디오 신호 중 다른 하나는 슈퍼-비디오 비디오 신호를 포함하는 것을 특징으로 하는 비디오 신호 디코딩 장치.
  40. 제36 항에 있어서,
    제1, 제2 및 제3 비디오 신호 부분은 Y-채널, U-채널, V-채널 및 크로마(chroma)로 구성되는 그룹에서 선택되는 것을 특징으로 하는 비디오 신호 디코딩 장치.
  41. 제36 항에 있어서,
    상기 아날로그/디지털 변환을 수행하기 전에 상기 적어도 2개의 선택된 비디오 신호들 중 적어도 하나의 DC 컴포넌트를 리스토어하는 수단을 더 포함하는 것을 특징으로 하는 비디오 신호 디코딩 장치.
  42. 제36 항에 있어서, 상기 결합 수단은
    상기 적어도 3개의 비디오 입력 신호 부분들 중 제1 및 제2 부분을 시-분할 멀티플렉싱하는 수단; 그리고
    상기 적어도 3개의 비디오 입력 신호 부분들 중 제3 부분을 선택하는 수단을 포함하는 것을 특징으로 하는 비디오 신호 디코딩 장치.
  43. 제42 항에 있어서,
    상기 시-분할 멀티플렉싱 수단은 제1 클럭 수단의 제1 클럭 구간 동안에 상기 제1 부분을, 그리고 상기 제1 클럭 수단의 제2 클럭 구간 동안에 상기 제2 부분을 선택하는 수단을 더 포함하고;
    상기 제2 부분 선택 수단은 제2 클럭 수단의 제1 클럭 구간 동안에 상기 제2 부분을 선택하는 것을 더 포함하고; 그리고
    상기 아날로그/디지털 변환 수행 수단은 상기 제1 클럭 수단에 따라 상기 선택된 비디오 신호들 중 하나를 처리하는 수단과 상기 제2 클럭 수단에 따라 상기 선택된 비디오 신호들 중 다른 하나를 처리하는 수단을 더 포함하는 것을 특징으로 하는 비디오 신호 디코딩 장치.
  44. 제42 항에 있어서, 상기 제2 클럭 수단의 상기 제1 클럭 구간은
    상기 제1 클럭 수단의 상기 제1 클럭 구간의 중간에 실질적으로 맞추어지는 것을 특징으로 하는 비디오 신호 디코딩 장치.
  45. 제42 항에 있어서, 상기 제2 클럭 수단은
    상기 제1 클럭 수단의 주파수의 실질적인 절반 주파수로 동작하는 것을 특징으로 하는 비디오 신호 디코딩 장치.
  46. 제42 항에 있어서, 상기 디코딩 수단은
    상기 적어도 1개의 디코드된 비디오 신호를 생성하기 위해 제1 처리된 부분과 제2 처리된 부분을 디코딩하는 것을 더 포함하는 것을 특징으로 하는 비디오 신호 디코딩 장치.
  47. 제42 항에 있어서,
    상기 적어도 3개의 비디오 입력 신호 부분들 중 상기 제3 부분으로서 제4 비디오 입력 신호 부분을 선택하는 수단을 더 포함하는 것을 특징으로 하는 비디오 신호 디코딩 장치.
  48. 제47 항에 있어서, 상기 제4 부부은
    상기 제2 클럭 수단과 거의 반전된 제3 클럭 수단의 제1 클럭 구간 동안에 선택되는 것을 특징으로 하는 비디오 신호 디코딩 장치.
  49. 제48 항에 있어서,
    상기 제3 클럭 수단에 따라 상기 제4 부분을 처리하기 위해 아날로그/디지털 변환을 수행하는 수단을 더 포함하는 것을 특징으로 하는 비디오 신호 디코딩 장치.
  50. 제49 항에 있어서,
    제1 디코드된 비디오 신호를 생성하기 위해 제1 처리된 부분과 제2 처리된 부분을 디코딩하는 수단; 그리고
    제2 디코드된 비디오 신호를 생성하기 위해 제3 처리된 부분과 제4 처리된 부분을 디코딩하는 수단을 더 포함하는 것을 특징으로 하는 비디오 신호 디코딩 장치.
  51. 제50 항에 있어서,
    상기 제1 디코드된 비디오 신호를 생성하는 상기 디코딩 수단은 상기 제2 클럭 수단에 따라 동작하고, 상기 제2 디코드된 비디오 신호를 생성하는 상기 디코딩 수단은 상기 제3 클럭 수단에 따라 동작하는 것을 특징으로 하는 비디오 신호 디코딩 장치.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8218091B2 (en) 2006-04-18 2012-07-10 Marvell World Trade Ltd. Shared memory multi video channel display apparatus and methods
US8264610B2 (en) * 2006-04-18 2012-09-11 Marvell World Trade Ltd. Shared memory multi video channel display apparatus and methods
US8284322B2 (en) 2006-04-18 2012-10-09 Marvell World Trade Ltd. Shared memory multi video channel display apparatus and methods
US7782401B1 (en) * 2006-06-20 2010-08-24 Kolorific, Inc. Method and system for digital image scaling with sharpness enhancement and transient improvement
KR101420730B1 (ko) * 2007-10-31 2014-07-18 삼성전자주식회사 영상기기 및 그의 영상신호 수신방법
CN101981912B (zh) * 2007-12-13 2013-01-23 苏蓬诺尔有限公司 用于更改电视图像的内容的方法
US8194100B2 (en) 2008-10-29 2012-06-05 Ali Corporation Electronic device
JP5338278B2 (ja) * 2008-11-26 2013-11-13 ソニー株式会社 映像表示装置、映像表示システム、及び映像表示方法
US9113136B2 (en) * 2010-07-15 2015-08-18 Mediatek Singapore Pte. Ltd. Video processing apparatus and method for simultaneously displaying a plurality of video signals on display device
US8659701B2 (en) * 2011-12-19 2014-02-25 Sony Corporation Usage of dither on interpolated frames
KR101950517B1 (ko) * 2012-09-06 2019-02-22 주식회사 알티캐스트 프로그램 모니터링 정보 제공 방법 및 이를 사용하는 방송 시스템
US20140118541A1 (en) 2012-10-26 2014-05-01 Sensormatic Electronics, LLC Transcoding mixing and distribution system and method for a video security system
KR102076771B1 (ko) * 2013-02-21 2020-02-12 삼성전자주식회사 다수의 이미지 동시 포착
KR102023179B1 (ko) * 2013-02-21 2019-09-20 삼성전자주식회사 듀얼 카메라를 포함하는 전자장치에서 듀얼 리코딩 촬영을 위한 방법 및 장치
JP2015195572A (ja) * 2014-03-28 2015-11-05 パナソニックＩｐマネジメント株式会社 コンテンツ処理装置およびコンテンツ処理方法
KR102317789B1 (ko) 2015-02-12 2021-10-26 삼성전자주식회사 하나의 이미지로부터 다양한 해상도를 갖는 이미지들을 생성할 수 있는 스케일러 회로와 이를 포함하는 장치들
US10755380B2 (en) 2015-11-11 2020-08-25 Texas Instruments Incorporated Down scaling images in a computer vision system
US11488285B2 (en) 2020-04-13 2022-11-01 Apple Inc. Content based image processing
CN111541925B (zh) * 2020-04-30 2021-09-14 青岛海信宽带多媒体技术有限公司 一种显示设备及其显示方法

Family Cites Families (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62159582A (ja) 1986-01-06 1987-07-15 Sony Corp テレビジヨン受像機
JPH0219079A (ja) * 1988-07-06 1990-01-23 Pioneer Electron Corp 映像信号処理装置
JPH03293822A (ja) * 1990-04-12 1991-12-25 Pioneer Electron Corp ダイバシティー受信機
DE4101629C3 (de) * 1991-01-21 2003-06-26 Fuba Automotive Gmbh Antennendiversity-Anlage mit mindestens zwei Antennen für den mobilen Empfang von Meter- und Dezimeterwellen
JP3177543B2 (ja) 1992-07-22 2001-06-18 トウシバビデオプロダクツ プライベート リミテッド 映像信号のノイズ低減装置
JPH07274120A (ja) * 1994-03-31 1995-10-20 Aiwa Co Ltd テレビジョン方式変換装置
US5636361A (en) 1994-12-22 1997-06-03 International Business Machines Corporation Multi-processor computer system having dual memory subsytems for enabling concurrent memory access thereto by more than one processor
DE69610548T2 (de) 1995-07-21 2001-06-07 Koninkl Philips Electronics Nv Multi-media-prozessorarchitektur mit hoher leistungsdichte
CA2197414A1 (en) 1996-02-14 1997-08-14 Stephen G. Glennon Methods and systems for displaying interlaced video on non-interlaced monitors
US6020931A (en) * 1996-04-25 2000-02-01 George S. Sheng Video composition and position system and media signal communication system
US5847772A (en) 1996-09-11 1998-12-08 Wells; Aaron Adaptive filter for video processing applications
US6104417A (en) 1996-09-13 2000-08-15 Silicon Graphics, Inc. Unified memory computer architecture with dynamic graphics memory allocation
US5982453A (en) 1996-09-25 1999-11-09 Thomson Consumer Electronics, Inc. Reduction of visibility of spurious signals in video
JP3742167B2 (ja) 1996-12-18 2006-02-01 株式会社東芝 画像表示制御装置
TW338132B (en) 1997-06-28 1998-08-11 United Microelectronics Corp The adaptive selecting method for memory access priority control in MPEG processor
US6006303A (en) 1997-08-28 1999-12-21 Oki Electric Industry Co., Inc. Priority encoding and decoding for memory architecture
JP4086354B2 (ja) * 1998-02-12 2008-05-14 ローム株式会社 マルチフォーマットビデオエンコーダ
US6141062A (en) 1998-06-01 2000-10-31 Ati Technologies, Inc. Method and apparatus for combining video streams
JP2000023061A (ja) * 1998-07-02 2000-01-21 Sony Corp テレビジョン受信機
US6456340B1 (en) * 1998-08-12 2002-09-24 Pixonics, Llc Apparatus and method for performing image transforms in a digital display system
US6037981A (en) 1998-09-02 2000-03-14 Intel Corporation Method and apparatus for using digital televisions as remote personal computer displays
JP2000092469A (ja) 1998-09-10 2000-03-31 Mitsubishi Electric Corp デジタル受信端末
US6570579B1 (en) 1998-11-09 2003-05-27 Broadcom Corporation Graphics display system
US6636222B1 (en) * 1999-11-09 2003-10-21 Broadcom Corporation Video and graphics system with an MPEG video decoder for concurrent multi-row decoding
US6563506B1 (en) 1998-12-14 2003-05-13 Ati International Srl Method and apparatus for memory bandwith allocation and control in a video graphics system
JP2000224139A (ja) * 1999-02-01 2000-08-11 Sony Corp ダイバーシチ受信装置
US6577353B1 (en) * 1999-10-21 2003-06-10 General Electric Company Optimization of television reception by selecting among or combining multiple antenna inputs
US6674796B1 (en) * 2000-02-14 2004-01-06 Harmonic, Inc. Statistical multiplexed video encoding for diverse video formats
US6690425B1 (en) * 2000-06-22 2004-02-10 Thomson Licensing S.A. Aspect ratio control arrangement in a video display
JP4613403B2 (ja) * 2000-08-25 2011-01-19 ソニー株式会社 画像表示装置及び方法
US7477326B2 (en) * 2000-12-15 2009-01-13 Broadcom Corporation HDTV chip with a single IF strip for handling analog and digital reception
JP4327370B2 (ja) * 2001-02-28 2009-09-09 ヤマハ株式会社 ビデオミキサー装置
US7034893B2 (en) * 2001-03-30 2006-04-25 Broadcom Corporation Method and apparatus for reception of terrestrial digital television signals
US7262807B2 (en) 2001-11-23 2007-08-28 Koninklijke Philips Electronics N.V. Signal processing device for providing multiple output images in one pass
MXPA04005730A (es) 2001-12-11 2004-12-06 Thomson Licensing Sa Arreglo de convertidor multiplexado analogo-a-digital.
DE10200805B4 (de) * 2002-01-11 2006-07-13 Harman/Becker Automotive Systems (Becker Division) Gmbh Verfahren zur Auswahl von n Antennen und einer von m alternativen Empfangsfrequenzen in einer Antennen- und Frequenzdiversityempfangsanlage sowie Antennen- und Frequenzdiversityempfangsanlage
KR100484132B1 (ko) * 2002-01-29 2005-04-18 삼성전자주식회사 다채널 ａ／ｄ 변환기 및 그 시스템
US6806883B2 (en) 2002-03-11 2004-10-19 Sun Microsystems, Inc. System and method for handling display device requests for display data from a frame buffer
JP3945328B2 (ja) 2002-07-12 2007-07-18 ソニー株式会社 画像処理装置及び画像処理方法
US20040131276A1 (en) 2002-12-23 2004-07-08 John Hudson Region-based image processor
CA2463228C (en) 2003-04-04 2012-06-26 Evertz Microsystems Ltd. Apparatus, systems and methods for packet based transmission of multiple data signals
JP3960258B2 (ja) 2003-04-28 2007-08-15 ソニー株式会社 信号処理装置および信号処理方法
CN1279756C (zh) 2003-05-23 2006-10-11 华亚微电子（上海）有限公司 应用场景静止检测的视频信号自适应递归降噪方法
US20050104899A1 (en) 2003-11-19 2005-05-19 Genesis Microchip Inc. Real time data stream processor
KR20050049680A (ko) 2003-11-22 2005-05-27 삼성전자주식회사 노이즈 감쇠장치 및 디인터레이싱 장치
KR100710290B1 (ko) * 2003-11-29 2007-04-23 엘지전자 주식회사 비디오 디코딩 장치 및 방법
US7262818B2 (en) 2004-01-02 2007-08-28 Trumpion Microelectronic Inc. Video system with de-motion-blur processing
US7400359B1 (en) 2004-01-07 2008-07-15 Anchor Bay Technologies, Inc. Video stream routing and format conversion unit with audio delay
KR100640885B1 (ko) * 2004-01-27 2006-11-02 엘지전자 주식회사 듀얼 비디오 디코딩을 위한 비디오 버퍼 제어 장치
CN1252989C (zh) * 2004-04-30 2006-04-19 清华大学 接收多媒体电视广播的移动终端
US7259796B2 (en) 2004-05-07 2007-08-21 Micronas Usa, Inc. System and method for rapidly scaling and filtering video data
JP2008509576A (ja) 2004-06-21 2008-03-27 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 走査レート変換を利用した画像プロセッサ及び画像処理方法。
CA2509001A1 (en) 2004-06-22 2005-12-22 Textron Inc. Blind bolt installation tool
US7250983B2 (en) 2004-08-04 2007-07-31 Trident Technologies, Inc. System and method for overlaying images from multiple video sources on a display device
US20060077213A1 (en) 2004-09-30 2006-04-13 Chrontel, Inc. Video conversion system and method
US7426594B1 (en) 2004-10-08 2008-09-16 Nvidia Corporation Apparatus, system, and method for arbitrating between memory requests
WO2006040883A1 (ja) 2004-10-14 2006-04-20 Matsushita Electric Industrial Co., Ltd. 映像信号処理装置
US7692683B2 (en) 2004-10-15 2010-04-06 Lifesize Communications, Inc. Video conferencing system transcoder
US7769089B1 (en) 2004-12-02 2010-08-03 Kolorific, Inc. Method and system for reducing noise level in a video signal
US7525600B2 (en) * 2005-01-14 2009-04-28 Broadcom Corporation Single integrated high definition television (HDTV) chip for analog and digital reception
KR100666880B1 (ko) * 2005-01-14 2007-01-10 삼성전자주식회사 듀얼 비디오 디코딩 시스템 및 방법
US7425994B2 (en) 2005-01-31 2008-09-16 Texas Instruments Incorporated Video decoder with different signal types processed by common analog-to-digital converter
US7480012B1 (en) * 2005-02-24 2009-01-20 Pixelworks, Inc. Multiplexed video digitization system and method
US7797610B1 (en) 2005-07-19 2010-09-14 Xilinx, Inc. Method and apparatus for virtual quad-port random access memory
KR20070060612A (ko) * 2005-12-09 2007-06-13 엘지전자 주식회사 디지털 비디오 레코더에서의 감시영상 출력방법
EP1985110A1 (en) 2006-02-03 2008-10-29 Nxp B.V. Video processing device and method of processing video data
US7821578B2 (en) 2006-04-07 2010-10-26 Marvell World Trade Ltd. Reconfigurable self-calibrating adaptive noise reducer
US8218091B2 (en) 2006-04-18 2012-07-10 Marvell World Trade Ltd. Shared memory multi video channel display apparatus and methods
US8284322B2 (en) 2006-04-18 2012-10-09 Marvell World Trade Ltd. Shared memory multi video channel display apparatus and methods
US8264610B2 (en) * 2006-04-18 2012-09-11 Marvell World Trade Ltd. Shared memory multi video channel display apparatus and methods
US20080055477A1 (en) 2006-08-31 2008-03-06 Dongsheng Wu Method and System for Motion Compensated Noise Reduction
US8134640B2 (en) 2006-12-26 2012-03-13 Broadcom Corporation Video processor architecture and method for frame rate conversion

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