KR20090047380A - 외부 상호 연결부들의 열을 구비한 집적 회로 패키지 시스템 - Google Patents

외부 상호 연결부들의 열을 구비한 집적 회로 패키지 시스템 Download PDF

Info

Publication number
KR20090047380A
KR20090047380A KR1020080110680A KR20080110680A KR20090047380A KR 20090047380 A KR20090047380 A KR 20090047380A KR 1020080110680 A KR1020080110680 A KR 1020080110680A KR 20080110680 A KR20080110680 A KR 20080110680A KR 20090047380 A KR20090047380 A KR 20090047380A
Authority
KR
South Korea
Prior art keywords
integrated circuit
interconnects
forming
package
external
Prior art date
Application number
KR1020080110680A
Other languages
English (en)
Other versions
KR101551415B1 (ko
Inventor
지그문드 라미레즈 카마초
헨리 데스칼조 바탄
아벨라르도 쥬니어 하답 아드빈쿨라
리오넬 치엔 후이 테이
Original Assignee
스태츠 칩팩 엘티디
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스태츠 칩팩 엘티디 filed Critical 스태츠 칩팩 엘티디
Publication of KR20090047380A publication Critical patent/KR20090047380A/ko
Application granted granted Critical
Publication of KR101551415B1 publication Critical patent/KR101551415B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828Etching
    • H01L21/4832Etching a temporary substrate after encapsulation process to form leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/4501Shape
    • H01L2224/45012Cross-sectional shape
    • H01L2224/45014Ribbon connectors, e.g. rectangular cross-section
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494Connecting portions
    • H01L2224/4943Connecting portions the connecting portions being staggered
    • H01L2224/49433Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015Shape
    • H01L2924/1016Shape being a cuboid
    • H01L2924/10162Shape being a cuboid with a square active surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/157Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

집적 회로 패키징 방법(1000)은 교차 영역(306)이 외부 상호연결부(108) 사이에 있는 외부 상호연결부(108)들의 열을 형성하는 단계와, 외부 상호연결부(108)들 사이에 격리 구멍(110)을 형성하기 위하여 교차 영역(306)을 제거하는 단계와, 외부 상호연결부(108)들 위에 집적 회로 다이(104)를 실장하는 단계와, 집적 회로 다이(104)와 외부 상호연결부(108)들 사이에 내부 상호 연결부(112)를 연결하는 단계와, 외부 상호연결부(108)들이 부분적으로 노출되게 집적 회로 다이(104) 위에 패키지 밀봉부(102)를 형성하는 단계를 포함한다.
집적 회로 패키징, 집적 회로 다이, 패키지 밀봉부, 교차 영역, 외부 상호연결부, 격리 구멍

Description

외부 상호 연결부들의 열을 구비한 집적 회로 패키지 시스템{INTEGRATED CIRCUIT PACKAGE SYSTEM WITH ARRAY OF EXTERNAL INTERCONNECTS}
본 발명은 일반적으로 집적 회로 패키지 시스템, 보다 구체적으로는 높은 I/O 밀도를 가지는 집적 회로 리드프레임 유형의 패키지 시스템에 관한 것이다.
서버와 스토리지 어레이와 같은 기업 전자기기뿐만 아니라 스마트 폰, 개인 휴대용 정보 단말기(PDA), 및 위치 기반 서비스 장치와 같은 현대의 소비자 가전은 비용 감소에 대한 기대와 함께 계속 작아지는 물리적 공간 내에 보다 많은 집적 회로를 패킹하고 있다. 증가된 작동 주파수, 성능 및 고밀도 집적 수준이 보다 높아진 모든 신세대 집적 회로들은 집적 회로 자체와 관련된 보다 많은 솔루션을 제공하기 위하여 백-엔드 집적 회로 제조의 필요성을 증가시킨다. 이와 같은 요건을 충족하기 위하여 많은 기술들이 개발되었다. 일부 연구 및 개발 전략은 새로운 패키지 기술에 초점을 맞추고 있는 반면에, 다른 연구 및 개발 전략은 기존의 성숙한 패키지 기술을 개선하는 데 초점을 맞추고 있다.
반도체 패키지 구조는 패키징 되는 구성 요소의 밀도를 증가시키는 한편 이를 이용해 제작되는 제품의 크기를 감소시키기 위하여 지속적으로 소형화되고 얇아 지고 있다. 이것은 정보 통신 기기에서 지속적으로 성능을 향상시키면서 크기, 두께 및 비용을 감소시키는 것에 대한 지속적으로 증가하고 있는 요청에 대응한 것이다.
소형화의 필요성의 이러한 증가는, 예를 들어서 휴대폰, 핸즈 프리 휴대폰 헤드세트, 휴대용 정보 단말기(PDA), 캠코더, 휴대용 노트북 컴퓨터 등과 같은 휴대용 정보 통신 기기들에서 특히 두드러진다. 이와 같은 기기들 모두는 휴대성을 향상시키기 위하여 점점 더 소형화되고 얇아지고 있다. 따라서, 이와 같은 기기 내로 병합되는 대규모 집적 회로 (LSI) 패키지는 더욱 소형화되고 얇아져야 한다. 대규모 집적 회로를 수용하고 보호하는 패키지 구성은 기기들이 마찬가지로 보다 소형화되고 얇아질 것을 요구한다.
많은 종래의 반도체 다이(또는 "칩") 패키지들은 반도체 다이가 에폭시 몰딩 콤파운드(epoxy molding compound)와 같은 수지에 의해서 패키지 내로 성형되는 유형이다. 패키지들은 다이와 외부 기기 사이의 신호 전송 경로를 제공하기 위하여, 패키지 몸체로부터 리드들이 돌출하는 리드 프레임을 구비한다. 다른 종래의 패키지 구성은 패키지 표면에 직접 형성된 패드 또는 접촉 단자(contact terminal)를 구비한다.
그와 같은 종래 반도체 패키지는, 다이-본딩 공정(반도체 다이를 리드 프레임의 패들에 실장하는 단계), 와이어-본딩 공정(리드 프레임 와이어들을 이용하여서 패들에 있는 반도체 다이를 내측 리드로 전기적 연결하는 단계), 성형 공정(패키지 몸체를 형성하기 위하여 에폭시 수지를 이용하여 다이, 내측 리드 및 리드 프 레임 와이어를 포함하고 있는 조립체의 소정 부분을 밀봉하는 단계) 및 트리밍 공정(각 조립체를 개별적인 독립 패키지들로 완성하는 단계)을 통해서 제작된다.
그러고 나서 그와 같이 제조된 반도체 패키지들은 회로 기판과 패키지의 반도체 장치들 사이에서 전력과 신호 입/출력("I/O") 작업이 가능해지도록, 회로 기판의 정합 패턴으로 외측 리드 또는 접촉 패드를 정합 및 납땜함으로써 실장된다.
전자 산업에서 익히 알려진 대표적인 반도체 패키지는 쿼드 플랫 무-리드(QFN: quad flat nonleaded) 패키지이다. QFN 패키지는 전형적으로 스탬핑되고 에칭된 전도성 시트와 같은 리드 프레임을 포함하는데, 반도체 다이는 그 리드 프레임의 상부에 실장된 다수의 본드 패드를 구비한다. 와이어 본드들은 반도체 다이의 본드 패드들을 리드 프레임 상부에 있는 일련의 전도성 리드 핑거에 전기적으로 연결한다. 일반적으로, 반도체 다이와 와이어 본드들은 몰딩 콤파운드 내에 밀봉된다.
제조 비용을 감소시키기 위하여, 전자 기기 산업에서는 QFN 패키지의 사용을 증가시키고 있다. 큰 볼륨의 아주 얇은 프로파일을 가지고 있는 초소형 패키지를 제공하기 위해서는 제조 공정에서 여러 난관을 극복해야 한다. 소형화와 얇은 프로파일의 경향에 불구하고, QFN 패키지로 보다 많은 기능과 집적 회로가 지속적으로 패키징되고 있다. 전형적인 QFN 솔루션들은 현대의 전자 제품에 필요한 고밀도이면서 높은 카운트 I/O를 제공하는 데 있어서 문제에 직면한다.
따라서 제조비용이 낮고, 생산량은 증가되고, 신뢰성은 향상되고, 고밀도 I/O 카운트(count)를 제공하는 집적 회로 패키지 시스템에 대한 필요성이 여전히 존재한다. 비용을 절감하고 효율성을 향상시키기 위한 요청이 지속적으로 증가함에 따라서, 상기의 문제점들에 대한 해법을 찾는 것이 점점 더 중요해지고 있다.
이러한 문제점들에 대한 해결책을 찾기 위한 시도가 장기간 있어왔으나 종래에 개발된 것은 어떠한 해결책도 교시하거나 제시하고 있지 않아서 상기 문제점에 대한 해결책은 당업자가 오랫동안 인식하지 못한 것이다.
집적 회로 패키징 방법은 교차 영역을 사이에 두고 있는 외부 상호연결부들의 열을 형성하는 단계와, 외부 상호연결부들 사이에 격리 구멍을 형성하기 위하여 교차 영역을 제거하는 단계와, 외부 상호연결부들 위에 집적 회로 다이를 실장하는 단계와, 집적 회로 다이와 외부 상호연결부들 사이에 내부 상호 연결부를 연결하는 단계와, 외부 상호연결부들이 부분적으로 노출되게 집적 회로 다이 위에 패키지 밀봉부를 형성하는 단계를 포함한다.
본 발명의 집적 회로 패키지-인-패키지 시스템은 회로 시스템의 수율을 향상시키고, 신뢰성을 향상시키며 비용을 절감하기 위한 중요하고 현재까지 알려지지 않았으며 이용가능하지 않았던 해결안과 성능 및 기능적 태양을 제공한다는 것이 밝혀졌다. 결과적으로 본 공정과 구성은 직접적이고, 비용 면에서 효율적이며, 복잡하지 않고, 용도가 다양하며, 정확하며, 감도가 높고, 효과적이며, 용이하고 효 과적이며 경제적인 제작과 적용 및 사용을 위하여 공지의 구성품을 변경함으로써 실시될 수 있다.
본 발명의 특정 실시예들은 이상에서 언급한 것들에 추가하여 또는 이들을 대신하는 추가적 태양을 가지고 있다. 상기 태양들은 첨부한 도면을 참조하면 이하의 상세한 기술 내용에 의해 당업자에게 명백하게 될 것이다.
당업자가 본 발명을 실시하고 사용할 수 있도록 이하의 실시예들을 충분히 상세히 설명한다. 본 개시 내용에 근거한 다른 실시예들이 있을 수 있다는 점과 본 발명의 범위를 벗어나지 않는다면 시스템, 공정 또는 기계적 변화가 행해질 수 있다는 점은 명백하다.
이하의 기술내용에서는, 본 발명을 전체적으로 이해할 수 있도록 하기 위하여 다수의 특정 상세가 주어진다. 그러나 본 발명이 이러한 특정 상세 없이도 실시될 수 있다는 점은 명백하다. 본 발명이 불명료해지는 것을 피하기 위해서, 일부 공지된 회로, 시스템 구성, 및 공정 단계는 상세하게 개시하지 않는다. 마찬가지로, 본 시스템의 실시예를 도시한 도면들은 부분적으로 개략적인 것이지 스케일에 따른 것이 아니고, 특히 치수의 일부는 명료하게 표시하기 위한 것이며 도면에서 크게 과장되어 표시되어 있다. 일반적으로 본 발명은 임의의 방향에서 작동될 수 있다.
또한, 공통의 특징부들을 구비한 다수의 실시예를 개시하고 설명하는 경우, 그 부분의 도해와 설명 및 이해가 명료하고 용이하도록 서로 유사하거나 동일한 특 징부는 대개 유사한 도면 부호로 표시된다. 실시예들은 설명의 편의상 제1 실시예, 제2 실시예 등으로 번호가 부가되며 어떤 다른 중요성을 부가하거나 본 발명에 대한 제한을 가하려는 것이 아니다.
설명을 위해서, 본 명세서에서 사용된 "수평"이란 용어는 그 방향과는 관계없이 집적 회로의 평면 또는 표면에 평행한 평면으로 정의된다. "수직"이란 용어는 앞서 정의된 수평과 수직한 방향을 말한다. "~위에", "~아래에", "바닥", "상부", ("측벽"에서와 같은)"측부", "더 높은", "더 아래의", "상부의", 위의", "밑의"와 같은 용어들은 수평 평면에 대하여 정의된다. "~상의(on)"란 용어가 의미하는 바는 요소들 간에 직접적 접촉이 있다는 것이다. 본 명세서에서 사용된 "프로세싱(processing)"이란 용어는 재료의 부착(deposition), 패터닝(patterning), 노출, 현상(development), 에칭, 세척, 몰딩 및/또는 제거 또는 기술되는 구조를 성형하는 데 필요한 것을 포함한다. 본 명세서에서 사용된 "시스템"이란 용어는 이 용어가 사용되는 문구에 따라서 본 발명의 방법과 장치를 의미하고 이를 가리킨다.
도 1을 참조하면, 본 발명의 제1 실시예의 집적 회로 패키지 시스템(100)의 상부 평면도가 도시되어 있다. 이 상부 평면도는 패키지 밀봉부(102)의 상부는 없되 전도성 그리드(103)를 채우는 바닥 부분은 있는 집적 회로 패키지 시스템(100)을 도시하고 있다. 패키지 밀봉부(102)는 에폭시 몰딩 콤파운드와 같은 몰딩 콤파운드이다.
집적 회로 다이(104)는 전도성 그리드(103) 중심 영역에서 다이-부착 패들(106) 위에 실장된다. 격리 구멍(isolation hole)(110)은 전도성 그리드(103)를 개별 리드들 또는 외부 상호연결부(108)로 분리한다. 집적 회로 다이(104)와 외부 상호연결부(108)는 본드 와이어 또는 리본 본드 와이어와 같은 내부 상호 연결부(112)에 의하여 연결된다. 명료성을 위하여 내부 상호 연결부(112) 전체를 도시하지는 않는다.
도해를 위하여, 집적 회로 패키지 시스템(100)은 외부 상호연결부(108)가 서로 균등하게 이격되어 도시되어 있지만 다른 실시예에서는 균등하지 않게 이격될 수도 있다.
도 2를 참조하면, 도 1의 2-2 선을 따라 절단한 집적 회로 패키지 시스템(100)의 횡단면도가 도시되어 있다. 이 횡단면도는 집적 회로 다이(104)가 다이-부착 패들(106) 위에 실장 되어 있는 것을 도시하고 있다. 또한 이 횡단면도는, 다이 부착 패들(106)에 근접하고 외부 상호연결부(108) 옆에 있는 격리 구멍(110)들을 도시하고 있다. 격리 구멍(110)과 외부 상호연결부(108)는 횡단면에서 다이 부착 패들(106)로부터 교대로 떨어져 위치한다. 격리 구멍(110)은 서로 다른 열들의 외부 상호연결부(108)들을 분리한다. 격리 구멍(110)들은 도 2의 지면상에서 연장되는 외부 상호연결부(108)들의 제1 열(202), 제2 열(204), 제3 열을 분리한다.
앞서 언급한 바와 같이, 집적 회로 다이(104)는 다이-부착 패들(106) 위에 실장된다. 집적 회로 다이(104)는 비활성 사이드(208)와 활성 사이드(210)를 가지고 있으며, 활성 사이드(210)는 그 위에 형성된 활성 회로(active circuitry)를 포함한다. 비활성 사이드(208)는 예를 들어서 다이 부착 패들(106)을 향하고 있다. 내부 상호 연결부(112)는 집적 회로 다이(104)와 외부 상호연결부(108)를 연결한 다. 패키지 밀봉부(102)는 집적 회로 다이(104), 다이-부착 패들(106) 및 외부 상호연결부(108)의 일부를 덮는다. 본 실시예에서는, 다이-부착 패들(106)과 외부 상호연결부(108)의 바닥이 동일 평면으로 도시되어 있다.
도해 목적상, 집적 회로 다이(104)는 와이어 본드 집적 회로로서 도시되어 있지만, 집적 회로 다이(104)가 다른 유형의 집적 회로일 수 있는 것으로 이해된다. 예를 들어서, 집적 회로 다이(104)는 플립 칩(flip chip)일 수 있다.
본 발명은 외부 상호연결부 또는 리드 프레임의 리드를 구비하도록 제조된 비용이 적게 들고, 신뢰할 수 있는 고밀도 I/O 집적 회로 패키지 시스템을 제공한다는 것이 밟혀졌다. 격리 구멍은 외부 상호연결부를 서로 분리한다. 이것은 제조 비용을 낮출 수 있게 하는 한편 비싼 볼 그리드 어레이(BGA: ball grid array) 유형의 패키지 구조가 없는 고밀도 I/O를 제공한다.
도 3을 참조하면, 도 1의 집적 회로 패키지 시스템(100)을 형성하기 위한 제1 리드 프레임(302) 부분의 상면도가 도시되어 있다. 제1 리드 프레임(302)은 제조 중간 단계에 포함될 수 있다. 그리드 구성을 가지는 제1 리드 프레임(302)은 바람직하게는, 도 1의 외부 상호연결부(108)의 그리드를 형성하는 데 사용된다. 천공부(304)들은 제1 리드 프레임(302)에 위치하는데, 천공부(304)들은 예를 들어서 정사각형의 기하 형태로 형성된다. 제1 리드 프레임(302)의 직각 부분(308)이 서로 교차하는 교차 영역(306)들은 제1 리드 프레임(302)의 일부이다. 제1 리드 프레임(302)은 니켈-팔라듐으로 사전 도금해서 형성될 수 있다. 선택적으로 제1 리드 프레임(302)은 어레이 밀봉부(310)가 천공부(304)를 채우도록 사전 성형될 수 있 다.
도 4를 참고하면, 격리 구멍을 형성하기 위한 단계에서 도 3의 제1 리드 프레임 부분을 도시한 등각 평면도가 도시되어 있다. 이 등각도는 외부 상호연결부(108)를 서로 격리하기 위하여 도 3의 교차 영역(306)을 제거해서 도 3의 제1 리드 프레임(302)에 형성된 격리 구멍(110)들을 도시하고 있다. 선택적으로 어레이 밀봉부(310)는 제1 리드 프레임(302)을 사전 성형해서 제작된다.
도 1의 집적 회로 다이(104)를 향하고 있는 외부 상호연결부(108)들의 제1면(402)은 집적 회로 다이(104)와 외부 상호연결부(108) 사이의 연결을 위하여 어레이 밀봉부(310)로부터 노출될 수 있다. 외부 상호연결부(108)의 제2면(404)은 어레이 밀봉부(310) 부분을 제거함으로써 노출될 수 있거나 또는 어레이 밀봉부(310)가 제2면(404)을 노출하는 점선에 의해 도시된 두께로 형성될 수 있다. 제2 면(404)은 제1면(402)의 반대편에 있고 인쇄 회로 기판 또는 다른 집적 회로 패키지 시스템과 같은 다음 시스템 레벨(도시되지 않음)로 연결될 수 있다.
도 1의 집적 회로 다이(104)와 패키지 밀봉부(102)가 명료성을 위하여 본 도면에서는 도시되지 않았지만, 패키지 밀봉부(102)가 어레이 밀봉부(310)와 결합되고 어레이 밀봉부를 포함할 수 있다는 것은 당연하다. 펀칭, 마이크로-드릴링, 화학적 에칭 및 레이저 절삭과 같은 다수의 방법들이 격리 구멍(110)들을 형성하기 위하여 교차 영역(306)을 제거하는 데 사용될 수 있다. 격리 구멍(110)들은 바람직하게는 집적 회로 다이(104)가 외부 상호연결부(108)에 연결되도록 형성될 수 있다.
도 5를 참조하면, 본 발명의 제2 실시예의 집적 회로 패키지 시스템(500)의 상부 평면도가 도시되어 있다. 이 상부 평면도는 패키지 밀봉부(502)의 상부는 없되 전도성 그리드(503)를 채우는 바닥 부분은 있는 집적 회로 패키지 시스템(500)을 도시하고 있다. 패키지 밀봉부(502)는 에폭시 몰딩 콤파운드와 같은 몰딩 콤파운드이다.
집적 회로 다이(504)는 전도성 그리드(503) 중심 영역에서 다이-부착 패들(506) 위에 실장된다. 격리 구멍(isolation hole)(510)은 전도성 그리드(503)를 개별 리드들 또는 외부 상호연결부(508)로 분리한다. 바람직하게는 집적 회로 다이(504)와 외부 상호연결부(508)는 본드 와이어 또는 리본 본드 와이어와 같은 내부 상호 연결부(512)에 의하여 연결된다. 명료성을 위하여 내부 상호 연결부(512) 전체를 도시하지는 않는다. 일예로서, 집적 회로 패키지 시스템(500)은 세 개 열의 외부 상호연결부(508)를 포함한다.
다른 예로서, 집적 회로 패키지 시스템(500)은 협폭 부분(514)을 가지는 외부 상호연결부(508)를 구비할 수도 있다. 협폭 부분(514)은 격리 구멍(510)에 근접할 수 있다. 외부 상호연결부(508)의 협폭 부분(514)은 외부 상호연결부(508)의 두께 부분보다 폭이 더 좁다.
도해를 위하여, 집적 회로 패키지 시스템(500)은 외부 상호연결부(508)가 서로 균등하게 이격되어 도시되어 있지만 다른 실시예에서는 균등하지 않게 이격될 수도 있다.
도 6을 참조하면, 도 5의 6-6 선을 따라 절단한 집적 회로 패키지 시스 템(500)의 횡단면도가 도시되어 있다. 이 횡단면도는 다이-부착 패들(506) 위에 실장된 집적 회로 다이(504)를 도시하고 있다. 또한 이 횡단면도는, 다이 부착 패들(506)에 근접하고 외부 상호연결부(508) 옆에 있는 격리 구멍(510)들을 도시하고 있다. 격리 구멍(510)과 외부 상호연결부(508)는 횡단면에서 다이 부착 패들(506)로부터 교대로 떨어져 위치한다. 격리 구멍(510)은 리드들과 같은 서로 다른 열들의 외부 상호연결부(508)들을 분리한다. 보다 상세히 설명하면, 격리 구멍(510)들은 외부 상호연결부(508)들의 제1 열(602), 제2 열(604), 제3 열(606)을 분리한다.
이 횡단면도는 다이-부착 패들(506)과 대향하는 하나의 수직부에 협폭 부분(514)을 구비한 외부 상호연결부(508)의 제1 열(602)을 도시하고 있다. 일예로서, 협폭 부분(514)은 외부 상호연결부(508)의 가장 두꺼운 부분과 동일 평면에 있지 않다. 외부 상호연결부(508)의 제2 열(604)은 외부 상호연결부(508)의 양쪽 수직부에 협폭 부분(514)을 포함한다. 외부 상호연결부(508)의 제3 열(606)은 다이-부착 패들(506)을 향하는 하나의 수직부에 협폭 부분(514)을 포함한다.
도해를 위해서, 집적 회로 패키지 시스템(500)은 협폭 부분(514)이 외부 상호연결부(508)의 노출된 부분 위로 올려져서 도시되고 있지만, 외부 상호연결부(508)가 다른 형태로 형성될 수 있음은 당연하다. 예를 들어서, 협폭 부분(514)은 외부 상호연결부(508)의 노출된 부분과 동일 평면에 있을 수 있는데, 그 노출된 부분은 패키지 밀봉부(502)에 의해서 노출된다.
호 모양으로 도시한 격리 구멍(510)들은 패키지 밀봉부(502) 안쪽으로 외부 상호연결부(508)의 안쪽 상부 위에 형성될 수 있다. 다른 예로서, 점선으로 도시한 격리 구멍(510)들은 외부 상호연결부(508)의 안쪽 상부 위에서 연장되지 않으면서 패키지 밀봉부(502) 안으로 형성될 수 있다.
도해 목적으로, 집적 회로 패키지 시스템(500)은 협폭 부분(514)이 외부 상호연결부(508)의 가장 두꺼운 부분과 동일 평면에 있지 않도록 도시되고 있다. 그러나 협폭 부분이 나머지 외부 상호연결부(508)의 협폭 부분들과 동일 평면에 있을 수 있다.
앞서 언급한 바와 같이, 집적 회로 다이(504)는 다이-부착 패들(506) 위에 실장된다. 집적 회로 다이(504)는 비활성 사이드(608)와 활성 사이드(610)를 가지고 있으며, 활성 사이드(610)는 그 위에 형성된 활성 회로(active circuitry)를 포함한다. 비활성 사이드(608)는 예를 들어서 다이 부착 패들(606)을 향하고 있다. 내부 상호 연결부(512)는 집적 회로 다이(504)와 외부 상호연결부(508)를 연결한다. 패키지 밀봉부(502)는 집적 회로 다이(504), 다이-부착 패들(506) 및 외부 상호연결부(508)의 일부를 덮는다. 본 실시예에서는, 외부 상호연결부(508)와 다이-부착 패들(506)은 동일 평면으로 도시되어 있다.
다른 예로서, 집적 회로 패키지 시스템(500)은 협폭 부분(514)을 가지는 외부 상호연결부(508)를 구비할 수도 있다. 협폭 부분(514)은 격리 구멍(510)에 근접할 수 있다. 협폭 부분(514)은 다이-부착 패들(506)과 동일 평면에 있을 수 없다. 패키지 밀봉부(502)는 협폭 부분(514) 아래에 있을 수 있다.
도해 목적상, 집적 회로 다이(504)는 와이어 본드 집적 회로로서 도시되어 있지만, 집적 회로 다이(504)가 다른 유형의 집적 회로일 수 있는 것으로 이해된 다. 예를 들어서, 집적 회로 다이(504)는 플립 칩(flip chip)일 수 있다.
본 발명은 외부 상호연결부 또는 리드 프레임의 리드를 구비하도록 제조된 비용이 적게 들고, 신뢰할 수 있는 고밀도 I/O 집적 회로 패키지 시스템을 제공한다는 것이 밟혀졌다. 격리 구멍은 리드를 서로 분리한다. 리드의 협폭 부분은 밀봉부에서 리드의 구조적 배치를 향상시키는 주형 잠금부(mold lock feature)로서 역할한다. 이것은 제조 비용을 낮출 수 있게 하는 한편 비싼 볼 그리드 어레이(ball grid array, BGA) 유형의 패키지 구조가 없는 고밀도 I/O를 제공한다.
도 7을 참고하면, 도 5의 집적 회로 패키지 시스템(500)을 형성하기 위한 제2 리드 프레임(702) 부분의 상면도가 도시되어 있다. 제2 리드 프레임(702)은 제조 중간 단계에 포함될 수 있다. 그리드 구성을 가지는 제2 리드 프레임(702)은 바람직하게는, 도 5의 외부 상호연결부(508)의 그리드를 형성하는 데 사용된다. 바람직하게는 천공부(704)들은 제2 리드 프레임(702)에 위치한다. 제2 리드 프레임(702)의 직각 부분(708)이 서로 교차하는 교차 영역(706)들은 제2 리드 프레임(702)의 일부이다. 제2 리드 프레임(702)은 구리 리드 프레임에 니켈-팔라듐으로 사전 도금해서 형성될 수 있다. 선택적으로 제2 리드 프레임(702)은 사전 성형될 수 있다.
도 8을 참고하면, 도 7의 구조의 모서리 부분의 보다 상세한 평면도가 도시되고 있다. 제2 리드 프레임(702)은 도 5의 외부 상호연결부(508)가 도 5의 협폭 부분(514)을 가지도록 집적 회로 패키지 시스템(500)을 형성하기 위하여 사용될 수 있다. 제2 리드 프레임(702)은 협폭 단부(804)와 직사각형의 기하학적 형상의 접촉 부분(802)을 포함하고, 상기 접촉 부분(802)과 협폭 단부(804) 사이의 경계는 점선 으로 표시되어 있다. 협폭 단부(804)는 제2 리드 프레임(702)의 교차 영역(706)으로 연결될 수 있다. 일예로서, 교차 영역(706)은 원형의 기하 형태로 도시되어 있다. 교차 영역(706)의 점선 원은 교차 영역(706)의 외주부에 고리(806)를 나타낼 수 있다.
외부 상호연결부(508)의 열은 교차 영역(706)과 협폭 단부(804) 일부를 제거해서 외부 상호연결부(508)들을 서로 분리하고 격리함으로써 제2 리드 프레임(702)으로부터 형성될 수 있다. 도 4에 도시된 것과 유사한 제거 공정이 사용될 수 있다. 협폭 단부(804)의 부분적 제거는 도 5의 협폭 부분(514)을 형성할 수 있다. 도 5의 내부 상호 연결부(512)들은 도 5의 집적 회로 다이(504)를 외부 상호연결부(508)의 접촉 부분(802)과 연결할 수 있다.
도 9를 참조하면, 도 8의 9-9 선을 따라 절단한 제2 리드 프레임의 횡단면도가 도시되어 있다. 수직 점선은 협폭 단부(804)와 접촉 부분(802) 사이의 경계를 나타낸다. 교차 영역(706)은 제2 리드 프레임(702)의 상부(904)에 노치(902)가 형성되어 도시되어 있다. 노치(902)는 선택적인 것이다. 교차 영역(706)은 또한 제2 리드 프레임(702)의 바닥 부분(912)에 오목부(910)가 형성되어 도시되어 있다. 오목부(910)는 교차 영역(706)의 오목하지 않은 부분(914) 주위에 고리(806)를 형성한다. 오목부(910)는 오목부(910) 없는 협폭 단부(804)를 도시하는 수평 점선 부분에 도시된 것처럼 협폭 단부(804)에서 선택적이다. 바닥 표면은 최종 구조를 형성하기 위하여 점선(916)까지 평탄화될 수 있다.
협폰 단부(804)는 도 6에 도시된 것과 같은 외부 상호연결부(508)의 노출된 부분에 동일 평면인 도 5의 협폭 부분(514)을 형성할 수 있다. 도 6의 격리 구멍(510)들은 도 6에 도시된 것처럼 교차 영역(706)의 오목하지 않은 부분(914)을 제거함으로써 외부 상호연결부(508)의 내측 상부 위나, 또는 그 위가 아닌 곳에도 형성될 수 있다.
본 발명이 도 5의 집적 회로 패키지 시스템(500)의 제조 과정에서 신뢰성을 향상시킨 것으로 밝혀졌다. 교차 영역(706)의 협폭 단부(804)와 노치(902)는 집적 회로 패키지 시스템(500)의 오염, 치핑(chipping) 또는 박리(delamination)를 피하기 위하여 도 5의 외부 상호연결부(508)들을 형성하도록 도 5의 격리 구멍(510)들의 깊이를 감소시킨다. 고리(806)는 교차 영역의 제거와 집적 회로 패키지 시스템(500)에서 외부 상호연결부(508)의 주형 잠금부를 형성하는 역할을 하는 바닥부(912) 위의 도 6의 협폭 부분(514)을 제공한다.
도 10을 참조하면, 본 발명의 실시예의 집적 회로 패키지 시스템(100)의 제조를 위한 집적 회로 패키징 방법(1000)의 흐름도가 도시되어 있다. 본 방법(1000)은 블록(1002)에서 교차 영역을 사이에 두고 있는 외부 상호연결부들의 열을 형성하는 단계와, 블록(1004)에서 외부 상호연결부들 사이에 격리 구멍을 형성하기 위하여 교차 영역을 제거하는 단계와, 블록(1006)에서 외부 상호연결부들 위에 집적 회로 다이를 실장하는 단계와, 블록(1008)에서 집적 회로 다이와 외부 상호연결부들 사이에 내부 상호 연결부를 연결하는 단계와, 블록(1010)에서 외부 상호연결부들이 부분적으로 노출되게 집적 회로 다이 위에 패키지 밀봉부를 형성하는 단계를 포함한다.
본 발명의 또 다른 중요한 태양은 본 발명이 비용 절감, 시스템 단순화 및 성능 증대와 같은 역사적 경향을 의미 있게 지지하고 이에 조력한다는 점이다.
본 발명의 이와 같은 태양 및 다른 중요한 태양은 결과적으로 기술 수준을 적어도 다음 단계로 진전시킨다.
따라서 본 발명의 집적 회로 패키지-인-패키지 시스템은 회로 시스템의 수율을 향상시키고, 신뢰성을 향상시키며 비용을 절감하기 위한 중요하고 현재까지 알려지지 않았으며 이용가능하지 않았던 해결안과 성능 및 기능적 태양을 제공한다는 것이 밝혀졌다. 결과적으로 본 공정과 구성은 직접적이고, 비용 면에서 효율적이며, 복잡하지 않고, 용도가 다양하며, 정확하며, 감도가 높고, 효과적이며, 용이하고 효과적이며 경제적인 제작과 적용 및 사용을 위하여 공지의 구성품을 변경함으로써 실시될 수 있다.
본 발명이 특정의 최선 형태에 관하여 기술되었지만, 상기 기술 내용의 관점에서 여러 가지의 대안, 변경 및 수정도 당업자에게 명백한 것으로 이해된다. 따라서 첨부된 청구항의 범위 내에 있는 그러한 모든 대안, 변경 및 수정을 포함한다. 이제까지 본 명세서에서 개시되거나 첨부된 도면에 도시된 모든 사항은 예시적인 것이고 비제한적인 것으로 해석되어야 한다.
도 1은 본 발명의 제1 실시예의 집적 회로 패키지 시스템의 상부 평면도.
도 2는 도 1의 2-2 선을 따라 절단한 집적 회로 패키지 시스템의 횡단면도.
도 3은 도 1의 집적 회로 패키지 시스템을 형성하기 위한 제1 리드 프레임 부분의 상면도.
도 4는 격리 구멍을 형성하기 위한 단계에서 도 3의 제1 리드 프레임 부분을 도시한 등각 평면도.
도 5는 본 발명의 제2 실시예의 집적 회로 패키지 시스템의 상부 평면도.
도 6은 도 5의 6-6 선을 따라 절단한 집적 회로 패키지 시스템의 횡단면도.
도 7은 도 5의 집적 회로 패키지 시스템을 형성하기 위한 제2 리드 프레임 부분의 상면도.
도 8은 도 7의 구조의 모서리 부분의 보다 상세한 평면도.
도 9는 도 8의 9-9 선을 따라 절단한 제2 리드 프레임의 횡단면도.
도 10은 본 발명의 실시예의 집적 회로 패키지 시스템의 제조를 위한 집적 회로 패키징 방법의 흐름도.
** 도면의 주요 부분에 대한 부호의 설명 **
102: 패키지 밀봉부
104: 집적 회로 다이
108: 외부 상호연결부
110: 격리 구멍
112: 내부 상호 연결부
306: 교차 영역
310: 어레이 밀봉부
514: 협폭 부분

Claims (10)

  1. 교차 영역(306)이 외부 상호연결부(108)들 사이에 있는 외부 상호연결부(108)들의 열을 형성하는 단계와,
    외부 상호연결부(108)들 사이에 격리 구멍(110)을 형성하기 위하여 교차 영역(306)을 제거하는 단계와,
    외부 상호연결부(108)들 위에 집적 회로 다이(104)를 실장하는 단계와,
    집적 회로 다이(104)와 외부 상호연결부(108)들 사이에 내부 상호 연결부(112)를 연결하는 단계와,
    외부 상호연결부(108)들이 부분적으로 노출되게 집적 회로 다이(104) 위에 패키지 밀봉부(102)를 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 패키징 방법(1000).
  2. 제1항에 있어서,
    외부 상호연결부(108)들의 열을 형성하는 단계는 그리드 구성의 교차부에 격리 구멍(110)이 있는 그리드 구성으로 외부 상호연결부(108)를 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 패키징 방법(1000).
  3. 제1항 또는 제2항에 있어서,
    외부 상호연결부(108)들의 열을 형성하는 단계는 외부 상호연결부(108)들의 열을 부분적으로 노출시키는 어레이 밀봉부(310)를 형성하는 단계를 포함하고,
    패키지 밀봉부(102)를 형성하는 단계는 어레이 밀봉부(310)를 가지고 있는 패키지 밀봉부(102)를 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 패키징 방법(1000).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    외부 상호연결부(508)들의 열을 형성하는 단계는 격리 구멍(510)에 인접한 협폭 부분(514)을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 패키징 방법(1000).
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    외부 상호연결부(508)들의 열을 형성하는 단계는 격리 구멍(510)에 인접한 협폭 부분(514)을 형성하는 단계를 포함하고,
    패키지 밀봉부(502)를 형성하는 단계는 협폭 부분(514) 아래에 패키지 밀봉부(502)를 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 패키징 방법(1000).
  6. 외부 상호연결부(108)들 사이에 격리 구멍(110)이 있는 외부 상호연결부(108)의 열과,
    외부 상호연결부(108) 위의 집적 회로 다이(104)와,
    집적 회로 다이(104)와 외부 상호연결부(108) 사이의 내부 상호 연결부(112)와,
    외부 상호연결부(108)들을 부분적으로 노출시키는 집적 회로 다이(104) 위의 패키지 밀봉부(102)를 포함하는 것을 특징으로 하는 집적 회로 패키지 시스 템(100).
  7. 제6항에 있어서,
    외부 상호연결부(108)들의 열은 그리드 구성의 교차부에 격리 구멍(110)이 있는 그리드 구성으로 형성되는 것을 특징으로 하는 집적 회로 패키지 시스템(100).
  8. 제6항 또는 제7항에 있어서,
    패키지 밀봉부(102)는 내부에 격리 구멍(110)을 포함하는 것을 특징으로 하는 집적 회로 패키지 시스템(100).
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    외부 상호연결부(508)들의 열은 격리 구멍(510)에 인접한 협폭 부분(514)을 포함하는 것을 특징으로 하는 집적 회로 패키지 시스템(500).
  10. 제6항 내지 제9항 중 어느 한 항에 있어서,
    외부 상호연결부(508)들의 열은 격리 구멍(510)에 인접한 협폭 부분(514)을 포함하고,
    패키지 밀봉부(502)는 협폭 부분(514) 아래의 패키지 밀봉부(502)를 포함하는 것을 특징으로 하는 집적 회로 패키지 시스템(500).
KR1020080110680A 2007-11-07 2008-11-07 외부 상호 연결부들의 열을 구비한 집적 회로 패키지 시스템 KR101551415B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/936,516 US8957515B2 (en) 2007-11-07 2007-11-07 Integrated circuit package system with array of external interconnects
US11/936,516 2007-11-07

Publications (2)

Publication Number Publication Date
KR20090047380A true KR20090047380A (ko) 2009-05-12
KR101551415B1 KR101551415B1 (ko) 2015-09-08

Family

ID=40587274

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080110680A KR101551415B1 (ko) 2007-11-07 2008-11-07 외부 상호 연결부들의 열을 구비한 집적 회로 패키지 시스템

Country Status (4)

Country Link
US (1) US8957515B2 (ko)
KR (1) KR101551415B1 (ko)
SG (2) SG152140A1 (ko)
TW (1) TWI446461B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8421198B2 (en) * 2007-09-18 2013-04-16 Stats Chippac Ltd. Integrated circuit package system with external interconnects at high density
US7915716B2 (en) * 2007-09-27 2011-03-29 Stats Chippac Ltd. Integrated circuit package system with leadframe array
US7732901B2 (en) * 2008-03-18 2010-06-08 Stats Chippac Ltd. Integrated circuit package system with isloated leads
US8203201B2 (en) * 2010-03-26 2012-06-19 Stats Chippac Ltd. Integrated circuit packaging system with leads and method of manufacture thereof
US9576873B2 (en) * 2011-12-14 2017-02-21 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with routable trace and method of manufacture thereof
JP6617955B2 (ja) * 2014-09-16 2019-12-11 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
ITUB20152895A1 (it) * 2015-08-05 2017-02-05 St Microelectronics Srl Procedimento per realizzare circuiti integrati e circuito corrispondente
CN107919339B (zh) * 2016-10-11 2022-08-09 恩智浦美国有限公司 具有高密度引线阵列的半导体装置及引线框架

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE36894E (en) * 1986-05-27 2000-10-03 Lucent Technologies Inc. Semiconductor package with high density I/O lead connection
US5365409A (en) * 1993-02-20 1994-11-15 Vlsi Technology, Inc. Integrated circuit package design having an intermediate die-attach substrate bonded to a leadframe
US5340771A (en) * 1993-03-18 1994-08-23 Lsi Logic Corporation Techniques for providing high I/O count connections to semiconductor dies
JPH08115989A (ja) * 1994-08-24 1996-05-07 Fujitsu Ltd 半導体装置及びその製造方法
US5866939A (en) * 1996-01-21 1999-02-02 Anam Semiconductor Inc. Lead end grid array semiconductor package
US7247526B1 (en) * 1998-06-10 2007-07-24 Asat Ltd. Process for fabricating an integrated circuit package
US6143981A (en) * 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6667541B1 (en) * 1998-10-21 2003-12-23 Matsushita Electric Industrial Co., Ltd. Terminal land frame and method for manufacturing the same
JP3420153B2 (ja) * 2000-01-24 2003-06-23 Necエレクトロニクス株式会社 半導体装置及びその製造方法
US6689640B1 (en) * 2000-10-26 2004-02-10 National Semiconductor Corporation Chip scale pin array
US6348726B1 (en) * 2001-01-18 2002-02-19 National Semiconductor Corporation Multi row leadless leadframe package
SG120858A1 (en) * 2001-08-06 2006-04-26 Micron Technology Inc Quad flat no-lead (qfn) grid array package, methodof making and memory module and computer system including same
US7001798B2 (en) * 2001-11-14 2006-02-21 Oki Electric Industry Co., Ltd. Method of manufacturing semiconductor device
SG109495A1 (en) * 2002-04-16 2005-03-30 Micron Technology Inc Semiconductor packages with leadfame grid arrays and components and methods for making the same
US6818973B1 (en) * 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
US7042071B2 (en) * 2002-10-24 2006-05-09 Matsushita Electric Industrial Co., Ltd. Leadframe, plastic-encapsulated semiconductor device, and method for fabricating the same
US7186588B1 (en) * 2004-06-18 2007-03-06 National Semiconductor Corporation Method of fabricating a micro-array integrated circuit package
US7095096B1 (en) * 2004-08-16 2006-08-22 National Semiconductor Corporation Microarray lead frame
JP2006080333A (ja) * 2004-09-10 2006-03-23 Toshiba Corp 半導体装置
US20070093000A1 (en) * 2005-10-21 2007-04-26 Stats Chippac Ltd. Pre-molded leadframe and method therefor
US7915716B2 (en) * 2007-09-27 2011-03-29 Stats Chippac Ltd. Integrated circuit package system with leadframe array
US7732901B2 (en) * 2008-03-18 2010-06-08 Stats Chippac Ltd. Integrated circuit package system with isloated leads

Also Published As

Publication number Publication date
SG152140A1 (en) 2009-05-29
US8957515B2 (en) 2015-02-17
TWI446461B (zh) 2014-07-21
KR101551415B1 (ko) 2015-09-08
SG171613A1 (en) 2011-06-29
US20090115040A1 (en) 2009-05-07
TW200931545A (en) 2009-07-16

Similar Documents

Publication Publication Date Title
US7834435B2 (en) Leadframe with extended pad segments between leads and die pad, and leadframe package using the same
KR101551415B1 (ko) 외부 상호 연결부들의 열을 구비한 집적 회로 패키지 시스템
US7732901B2 (en) Integrated circuit package system with isloated leads
US8422243B2 (en) Integrated circuit package system employing a support structure with a recess
US8043894B2 (en) Integrated circuit package system with redistribution layer
TWI517333B (zh) 具雙重連接性之積體電路封裝系統
US20110220395A1 (en) Carrier system with multi-tier conductive posts and method of manufacture thereof
US8455988B2 (en) Integrated circuit package system with bumped lead and nonbumped lead
US7777310B2 (en) Integrated circuit package system with integral inner lead and paddle
KR100369907B1 (ko) 반도체 패키지와 그 반도체 패키지의 기판 실장 구조 및적층 구조
US20110201153A1 (en) Integrated circuit packaging system and method of manufacture thereof
US7872345B2 (en) Integrated circuit package system with rigid locking lead
US8207597B2 (en) Integrated circuit package system with flashless leads
US9177898B2 (en) Integrated circuit package system with locking terminal
US8389332B2 (en) Integrated circuit packaging system with isolated pads and method of manufacture thereof
US8026127B2 (en) Integrated circuit package system with slotted die paddle and method of manufacture thereof
US8652881B2 (en) Integrated circuit package system with anti-peel contact pads
US8623711B2 (en) Integrated circuit packaging system with package-on-package and method of manufacture thereof
US8258609B2 (en) Integrated circuit package system with lead support
US20070267731A1 (en) Integrated circuit package system with different mold locking features
KR101542213B1 (ko) 고밀도의 외부 상호접속부들을 구비하는 집적회로 패키지 시스템
US8362601B2 (en) Wire-on-lead package system having leadfingers positioned between paddle extensions and method of manufacture thereof
KR100704311B1 (ko) 내부리드 노출형 반도체 칩 패키지와 그 제조 방법
KR20050102493A (ko) 멀티 칩 패키지 제조에 적합한 칩간 연결 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180823

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190827

Year of fee payment: 5