KR20050102493A - 멀티 칩 패키지 제조에 적합한 칩간 연결 방법 - Google Patents

Abstract

본 발명은 멀티 칩 패키지 제조에 적합한 칩간 연결 방법을 개시한다. 개시된 본 발명의 방법은 웨이퍼 상에 칩 형성 영역 이외의 영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 노출된 웨이퍼 부분에 전기화학적 식각을 통해 다공을 형성하는 단계; 상기 다공이 형성된 웨이퍼 부분에 전기화학적 증착을 통해 금속막을 증착하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 웨이퍼의 칩 형성 영역에 반도체 칩을 구성하는 단계; 상기 금속막의 저면이 노출되도록 웨이퍼를 백 그라인딩 하는 단계; 및 상기 노출된 금속막을 이용하여 수 개의 반도체 칩들간을 전기적으로 상호 연결시키는 단계를 포함하는 것을 특징으로 한다.

Description

멀티 칩 패키지 제조에 적합한 칩간 연결 방법{CONNECTION METHOD BETWEEN CHIPS SUITED TO MULTI CHIP PACKAGE FABRICATION}

본 발명은 멀티 칩 패키지에 관한 것으로, 보다 상세하게는, 반도체 칩들간의 전기적 연결에 소요되는 시간의 증가 및 패키지 면적의 증가를 방지할 수 있는 멀티 칩 패키지 제조에 적합한 칩간 연결 방법에 관한 것이다.

주지된 바와 같이, 패키징 기술은 한정된 크기의 기판에 더 많은 수의 패키지를 실장할 수 있는 방향으로, 즉, 패키지의 크기를 줄이는 방향으로 진행되어 왔다. 칩 스케일 패키지(Chip Scale Package)는 이러한 예이다.

그러나, 상기한 칩 스케일 패키지는 크기 감소를 통해 살장 가능한 패키지의 수를 증대시킬 수 있지만, 전형적인 반도체 패키지와 마찬가지로, 하나의 반도체 칩이 탑재되기 때문에 그 용량 증대에는 한계가 있고, 그래서, 대용량 시스템의 구현에 어려움이 있다.

따라서, 패키지의 용량 증대 측면을 고려해서, 하나의 패키지의 2∼3개의 반도체 칩들을 탑재시키는 적층 패키지(Stack Package) 및 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 최근들어 활발하게 진행되고 있다.

여기서, 상기 멀티 칩 패키지는 서로 다른 기능을 갖는 두 개 이상의 반도체 칩들을 하나의 패키지로 제작한 형태로서, 통상, 여러개의 반도체 칩들을 기판 상에 단순 나열하여 패키징하는 방법, 또는, 두 개 이상의 반도체 칩들을 적층 구조로 쌓아 올려 패키징하는 방법으로 제작된다. 특히, 후자의 방법은 실장 면적을 감소시킬 수 있다는 부가적인 잇점을 갖는다.

도 1은 적층 구조로 이루어진 종래의 멀티 칩 패키지의 요부 단면도로서, 도시된 바와 같이, 상이한 기능을 행하는 반도체 칩들(1, 2), 예컨데, 플래쉬 메모리 칩(flash memory chip)과 에스램 칩(SRAM chip)이 접착제(5)를 매개로해서 회로패턴(3b)이 구비된 기판(3) 상에 차례로 부착되어 있고, 상기 칩들(1, 2)의 본드패드들(1a, 2a)과 기판(3)의 전극패드들(3a)은 금속 와이어(4)에 의해 전기적으로 연결되어 있다. 그리고, 상기 칩들(1, 2) 및 금속 와이어(4)를 포함한 기판(3)의 상부면은 봉지제(6), 예를들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound)로 봉지되어 있고, 기판(3)의 하부면에는 외부와의 전기적 접속 수단으로서 기능하는 솔더 볼(7)이 부착되어 있다.

그러나, 상기와 같은 구조를 갖는 종래의 멀티 칩 패키지는 칩들과 기판간의 전기적 연결이 와이어 본딩을 통해 이루어지는 바, 각 칩의 본드패드들과 기판의 전극패드들간의 연결이 개별적으로 각각 수행되어야 하는 것으로 인하여 공정 시간이 많이 소요되는 문제점이 있고, 아울러, 와이어 루프(loop) 면적을 확보해야 하는 것으로 인하여 패키지 면적의 감소에 어려움이 있다. 특히, 적층되는 칩의 수가 증가될 경우에는 패키지 크기의 감소가 매우 어려울 뿐만 아니라, 와이어들간의 쇼트가 유발될 수 있는 문제점이 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 반도체 칩들간의 전기적 연결에 소요되는 시간의 증가 및 패키지 면적의 증가를 방지할 수 있는 멀티 칩 패키지 제조에 적합한 칩간 연결 방법을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명은, 웨이퍼 상에 칩 형성 영역 이외의 영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 노출된 웨이퍼 부분에 전기화학적 식각을 통해 다공을 형성하는 단계; 상기 다공이 형성된 웨이퍼 부분에 전기화학적 증착을 통해 금속막을 증착하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 웨이퍼의 칩 형성 영역에 반도체 칩을 구성하는 단계; 상기 금속막의 저면이 노출되도록 웨이퍼를 백 그라인딩 하는 단계; 및 상기 노출된 금속막을 이용하여 수 개의 반도체 칩들간을 전기적으로 상호 연결시키는 단계를 포함하는 것을 특징으로 한다.

여기에서, 상기 다공을 형성하는 단계는 삼전극법을 사용하여 형성하는 것을 특징으로 한다.

상기 금속막을 증착하는 단계는 순환전류법을 사용하여 형성하는 것을 특징으로 한다.

상기 금속막은 구리막인 것을 특징으로 한다.

본 발명에 따르면, 멀티 칩 패키지 제조시 웨이퍼 상의 칩 형성 영역 이외의 영역에 전기화학적 식각을 통해 다공을 형성하고, 다공이 형성된 웨이퍼 부분에 전기화학적 증착을 통해 금속막을 증착함으로써 수 개의 반도체 칩들간을 와이어를 사용하지 않고 쉽게 연결할 수 있으며, 또한, 멀티 칩 패키지의 면적을 감소시킬 수 있다.

(실시예)

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명하도록 한다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 멀티 칩 패키지 제조에 적합한 칩간 연결 방법을 설명하기 위한 단면도이다.

도 2a에 도시된 바와 같이, 반도체 칩을 형성하기 전에 반도체 칩들간의 연결을 위해 웨이퍼(11) 상에 반도체 칩 형성 영역(A) 이외의 영역을 노출시키는 감광막 패턴(13)을 형성한다.

도 2b에 도시된 바와 같이, 상기 노출된 웨이퍼(11) 부분에 전기화학적 식각(Electrochemical Etch)을 통해 다공(15)을 형성한다. 이때, 도 3에 도시된 바와 같이, 상기 노출된 웨이퍼(11) 부분에 다공(15)을 형성하기 위해 삼전극법을 사용하며, 작업전극(31)은 감광막 패턴이 형성된 웨이퍼, 기준전극(33)은 SCE 및 상대전극(35)은 백금전극이다. 여기에서, 작업전극(31)과 기준전극(33) 및 상대전극(35)을 에탄올과 물을 혼합한 전해질(37) 용액에 넣고 전위기(39)를 통해 소정의 전위를 걸어주어 노출된 웨이퍼 부분에 다공을 형성한다.

도 2c에 도시된 바와 같이, 상기 다공(15)이 형성된 웨이퍼(11) 부분에 전기화학적 증착(Electrochemical Deposition)을 통해 금속막(17)을 증착한다. 이때, 도 2에 도시된 바와 같이, 상기 다공이 형성된 웨이퍼 부분에 금속막을 형성하기 위해 작업전극(31)과 기준전극(33) 및 상대전극(33)을 모두 전해질 용액에 담근 후 순환전류법을 사용하여 상기 금속막(17)을 증착한다. 여기에서, 상기 금속막(17)은 구리막으로 증착한다.

도 2d에 도시된 바와 같이, 상기 웨이퍼(11) 상의 감광막 패턴(13)을 제거한 후에 상기 웨이퍼(11)의 칩 형성 영역(A)에 반도체 칩(19)을 구성한다. 그 다음, 상기 금속막의 저면이 노출되도록 웨이퍼를 백 그라인딩(Back Grinding) 한다.

도 2e에 도시된 바와 같이, 상기 노출된 금속막(17, 47)을 이용하여 수 개의 반도체 칩들(49, 19)간을 전기적으로 상호 연결시킨다. 여기에서, 도면 부호 41은 기판을 나타낸다.

이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.

이상에서 설명한 바와 같이, 본 발명은 멀티 칩 패키지 제조시 웨이퍼 상의 칩 형성 영역 이외의 영역에 전기화학적 식각을 통해 다공을 형성하고, 다공이 형성된 웨이퍼 부분에 전기화학적 증착을 통해 금속막을 증착함으로써 수 개의 반도체 칩들간을 와이어를 사용하지 않고 쉽게 연결할 수 있다. 이로 인해, 멀티 칩 패키지 제조시 공정 시간을 줄일 수 있으며, 패키지의 면적을 감소시킬 수 있다.

도 1은 종래의 멀티 칩 패키지를 나타낸 단면도.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 멀티 칩 패키지 제조에 적합한 칩간 연결 방법을 설명하기 위한 단면도.

도 3은 본 발명의 실시예에 따른 다공 형성 방법을 설명하기 위한 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

11 : 웨이퍼 13 : 감광막 패턴

15 : 다공 17 : 금속막

19 : 반도체 칩 31 : 작업전극

33 : 기준전극 35 : 상대전극

37 : 전해질 39 : 전위기

Claims (4)

1. 웨이퍼 상에 칩 형성 영역 이외의 영역을 노출시키는 감광막 패턴을 형성하는 단계;

   상기 노출된 웨이퍼 부분에 전기화학적 식각을 통해 다공을 형성하는 단계;

   상기 다공이 형성된 웨이퍼 부분에 전기화학적 증착을 통해 금속막을 증착하는 단계;

   상기 감광막 패턴을 제거하는 단계;

   상기 웨이퍼의 칩 형성 영역에 반도체 칩을 구성하는 단계;

   상기 금속막의 저면이 노출되도록 웨이퍼를 백 그라인딩 하는 단계; 및

   상기 노출된 금속막을 이용하여 수 개의 반도체 칩들간을 전기적으로 상호 연결시키는 단계를 포함하는 것을 특징으로 하는 멀티 칩 패키지 제조에 적합한 칩간 연결방법.
2. 제 1 항에 있어서, 상기 다공을 형성하는 단계는 삼전극법을 사용하여 형성하는 것을 특징으로 하는 멀티 칩 패키지 제조에 적합한 칩간 연결방법.
3. 제 1 항에 있어서, 상기 금속막을 증착하는 단계는 순환전류법을 사용하여 형성하는 것을 특징으로 하는 멀티 칩 패키지 제조에 적합한 칩간 연결방법.
4. 제 1 항에 있어서, 상기 금속막은 구리막인 것을 특징으로 하는 멀티 칩 패키지 제조에 적합한 칩간 연결방법.