KR101542213B1 - 고밀도의 외부 상호접속부들을 구비하는 집적회로 패키지 시스템 - Google Patents

고밀도의 외부 상호접속부들을 구비하는 집적회로 패키지 시스템 Download PDF

Info

Publication number
KR101542213B1
KR101542213B1 KR1020080091801A KR20080091801A KR101542213B1 KR 101542213 B1 KR101542213 B1 KR 101542213B1 KR 1020080091801 A KR1020080091801 A KR 1020080091801A KR 20080091801 A KR20080091801 A KR 20080091801A KR 101542213 B1 KR101542213 B1 KR 101542213B1
Authority
KR
South Korea
Prior art keywords
integrated circuit
die
external
interconnections
radial
Prior art date
Application number
KR1020080091801A
Other languages
English (en)
Other versions
KR20090029679A (ko
Inventor
라이오넬 치엔 후이 테이
지그문트 라미레즈 카마초
아베라르도 주니어 하답 아드빈큐라
Original Assignee
스태츠 칩팩 엘티디
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스태츠 칩팩 엘티디 filed Critical 스태츠 칩팩 엘티디
Publication of KR20090029679A publication Critical patent/KR20090029679A/ko
Application granted granted Critical
Publication of KR101542213B1 publication Critical patent/KR101542213B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

집적회로 패키징 방법(1200)은, 집적회로 다이(218)와 외부 상호접속부(106)를 연결하는 단계와; 집적회로 다이(218)와 외부 상호접속부(106)의 일부분 위에 봉지재(104)를 형성하는 단계와; 외부 상호접속부(106)들 사이에서, 그리고 외부 상호접속부(106)들이 노출되어 있는 봉지재(104) 측면의 안쪽으로 절연 홀(102)을 형성하는 단계를 포함한다.
집적회로 패키지, 외부 상호접속부, 봉지재, 절연 홀

Description

고밀도의 외부 상호접속부들을 구비하는 집적회로 패키지 시스템{INTEGRATED CIRCUIT PACKAGE SYSTEM WITH EXTERNAL INTERCONNECTS AT HIGH DENSITY}
본 발명은 일반적으로 집적회로 패키지 시스템에 관한 것으로, 더욱 상세하게는 외부 상호접속부들을 구비하는 집적회로 패키지 시스템에 관한 것이다.
컴퓨터 산업의 당면 과제는 증가하는 부품들의 소형화, 집적회로("IC")들의 고밀도화, 고성능화 및 저 비용이다. 신세대 IC 제품들이 출시됨에 따라, IC 제품 제조에 사용되는 소자들의 숫자는 기술의 진보에 의해 감소하는 경향이 있다. 동시에, 이들 제품들의 기능은 향상되고 있다.
반도체 패키지 구조물들은 지속적으로 소형화 및 박육화되어서 그 안에 패키지되는 부품들의 밀도가 증가하는 반면, 그 패키지 구조물로 제작되는 제품들의 크기는 감소하고 있다. 이는 정보 및 통신기기가 성능이 향상되면서도 더욱 소형화되고, 박육화되며, 저비용이 될 것을 요구하는 수요에 대한 응답이다.
이와 같이 증가하고 있는 소형화에 대한 요구는, 예를 들어 셀룰러 폰, 핸드프리 셀룰러 폰 헤드셋, 피디에이(PDA's), 캠코더, 노트북 퍼스널 컴퓨터 등과 같은 휴대용 정보 및 통신기기에 있어서 특히 주목할 만하다. 이들 모든 기기들은 휴 대성을 향상시키기 위해 지속적으로 소형화 및 박육화되고 있다. 이에 따라, 이들 기기 내에 통합되는 대규모 IC("LSI") 패키지도 더욱 소형화 및 박육화될 것이 요구된다. 또한, LSI를 수용하고 보호하는 패키지 장치들도 소형화 및 박육화될 것이 요구된다.
많은 통상적인 반도체 다이(또는 "칩") 패키지는, 반도체 다이가 에폭시 몰딩 화합물과 같은 수지로 패키지 내에 몰딩되어 있는 형태이다. 상기 패키지는, 리드가 패키지 본체로부터 돌출되어 있어서, 다이와 외부 장치 간에 신호 전달의 경로를 제공하는 리드 프레임을 구비하고 있다. 다른 통상적인 패키지 장치는 패키지 표면 위에 직접적으로 형성되어 있는 패드 또는 접촉 터미널을 구비하고 있다.
그러한 통상적인 반도체 패키지는 다음과 같은 공정을 통해 제작된다: 다이-본딩 공정(반도체 다이를 리드 프레임의 패들 위에 장착하는 단계), 와이어-본딩 공정(리드 프레임 와이어를 사용하여 패들 위의 반도체 다이를 내부 리드에 전기적으로 연결하는 단계), 몰딩 공정(다이, 내부 리드 및 리드 프레임 와이어를 포함하는 어셈블리의 소정의 부분을 에폭시 수지로 봉지하여(encapsulation) 패키지 본체로 만드는 봉지 단계), 및 트리밍 공정(각 어셈블리들을 개별의 독립적인 패키지로 완성하는 단계).
이렇게 제작된 반도체 패키지는 외부 리드들 또는 외부 리드들의 접속 패드와 정합 및 솔더링으로 장착되어서 회로 보드 위에서 매칭 패턴을 형성함으로써, 패키지와 회로 보드 내에서 반도체 소자들 간에 전력 및 신호 입/출력("I/O") 동작을 가능하게 한다.
전자 산업에서 잘 알려져 있는 대표적인 반도체 패키지는 쿼드 플랫 논리디드(QFN: quad flat nonleaded) 패키지이다. QFN 패키지는 일반적으로 스탬핑 및 식각된 도전성 쉬트와 같은 리드 프레임을 포함하고 있는데, 리드 프레임은 그 리드 프레임의 상부에 장착된 복수의 본드 패드를 구비하고 있는 반도체 다이를 구비하고 있다. 반도체 다이의 와이어 본드는 본드 패드를 리드 프레임의 상부에 있는 일련의 도전성 리드 핑거에 전기적으로 연결한다. 일반적으로, 반도체 다이와 와이어 본드는 몰딩 화합물 내에 봉지된다.
제조 비용을 줄이기 위해, 전자 산업에서는 QFN 패키지의 사용을 늘이고 있다. 제조 공정 중에, 매우 얇은 프로파일의 극단적으로 소형인 패키지를 고 용량으로 하기 위해서는 많은 장애물들이 극복되어야 한다. 프로파일의 소형화 및 박육화 경향에도 불구하고, 좀 더 많은 기능과 좀 더 집적된 회로들이 계속적으로 QFN 패키지 내에 패킹되어야 한다. 일반적인 QFN 해법들은 현대의 전자 제품을 위해 필요로 하는 고밀도 및 고 카운트 I/O를 제공해야 하는 문제점들과 직면해 있다.
따라서, 낮은 제조 비용, 향상된 수율, 향상된 신뢰성 및 고밀도 I/O 카운트를 제공하는 집적회로 패키지 시스템에 대한 수요는 여전히 남아 있다. 지속적으로 비용을 절감하고 효율성을 향상시켜야 한다는 관점에서, 이들 문제점에 대한 해결책이 찾아져야 한다는 것은 매우 중요하다.
이들 문제들에 대한 해법들은 오랜 기간 동안 탐구되어 왔지만, 종래의 개발들은 아무런 해법을 제시하지 못하고 있으며, 이에 따라 이들 문제에 대한 해법들이 당업자에게 오랜 기간 동안 회피되고 있다.
집적회로 패키징 방법은, 집적회로 다이와 외부 상호접속부들을 연결하는 단계; 집적회로 다이와 외부 상호접속부들의 일부분 위로 봉지재를 형성하는 단계; 및 외부 상호접속부들 사이에서 외부 상호접속부들을 노출시키는 봉지재 측면 내부로 절연 홀(isolation hole)을 형성하는 단계를 포함한다.
본 발명의 특정 실시예들은 전술한 사항 외에 또는 전술한 사항을 대체하는 다른 태양을 가지고 있다. 이들 태양들은 첨부된 도면을 참조로 하여 후술하는 상세한 설명에 의해 당업자들에게 분명해질 것이다.
따라서, 본 발명의 집적회로 패키지 시스템은 집적회로 패키지 시스템의 수율을 향상시키고, 신뢰성을 증가시키며 비용을 감소시키기 위한 중요하고 현재까지 공지되어 있지 않았으며 이용 가능하지 않았던 해법, 성능 및 기능적 태양들을 제공한다. 결과적인 공정과 장치는 간단하고, 비용-효과적이고, 복잡하지 않으며, 다재다능하고, 정밀하고, 센시티브하며 효율적이며, 준비, 효율 및 경제적인 제작, 응용 및 사용을 위해 공지의 부품들에 적용되어 구현될 수 있다.
당업자가 본 발명을 사용하고 실시할 수 있도록 이하에서 실시태양들을 상세하게 기재하였다. 다른 실시태양들이 본 명세서의 기재를 근거로 한다는 점은 명확하며, 본 발명의 청구범위를 일탈하지 않으면서도 시스템, 공정 또는 기구적인 변경이 이루어질 수 있다는 점을 이해해야 한다.
이하에서, 본 발명에 대한 충분한 이해를 제공하기 위해 많은 특정한 상세한 사항들을 기재하였다. 그러나, 이러한 상세한 특정 기재 사항이 없더라도 본 발명이 실시될 수 있다는 점은 명백하다. 본 발명이 불명료해지는 것을 방지하기 위해, 일부 공지되어 있는 회로, 시스템 구성 및 공정 단계들을 상세하게 기재하지 않았다. 이와 마찬가지로, 본 시스템의 실시예들을 나타내는 도면들은 개략적으로 도시되어 있으며, 축척에 따라 도시된 것이 아니며, 특히 표현을 명료하게 할 목적으로 일부 치수들이 도면 내에서 과장되게 표현되어 있다. 일반적으로 본 발명은 임의의 방향에서 작동될 수 있다.
또한, 표현의 용이함과 명료함을 위해, 공통되는 일부 기술적 특징을 갖는 복수의 실시예들이 기재되어 있고, 명세서에서는 유사하거나 동일한 구성에 대해서는 동일한 도면부호를 사용할 것이다. 실시예들에 대해서는 제1 실시예, 제2 실시예와 같이 숫자를 매겨 놓았는데, 이는 기재의 편의를 위한 것이지 본 발명에 대한 한정이나 중요도를 부여하기 위한 목적은 아니다.
본 명세서에서는 설명을 목적으로 집적회로의 방향과는 무관하게, 수평"이라는 용어를 사용하여 집적회로의 평면 또는 표면과 평행한 평면을 규정한다. "수직"이란 용어는 위와 같이 규정된 수평과 직교하는 방향을 나타낸다. "위(above)", "아래(below)", "하부(bottom)", "상부(top)", "측면(side)"("측벽"으로도 사용), "위쪽(higher)", "아래쪽(lower)", "위(upper)", "위에(over)" 및 "아래(under)"와 같은 용어들은 수평면과 관련되어 규정된다. "위"(on)란 용어는 구성요소들 간에 직접 접촉하고 있음을 의미한다. 본 명세서에 사용되고 있는 "공정"(processing)이란 용어는 재료의 적층, 패터닝, 노출, 현상, 에칭, 세척, 몰딩 및/또는 소재의 제거 또는 기재된 구조물을 형성하는 데에 필요로 하는 것을 포함한다. 본 명세서에서 사용하고 있는 "시스템"이란 용어는 상기 용어가 사용되는 문맥에 따라 본 발명의 장치 및 방법을 지칭하고 의미한다.
도 1을 참조하면, 도 1은 본 발명의 제1 실시예인 집적회로 패키지 시스템(100)의 저면을 도시하고 있다. 저면도에는 에폭시 몰드 화합물과 같은 봉지재(104) 내에 있는 절연 홀(102)이 도시되어 있다. 일례로, 각 절연 홀(102)들은, 각 절연 홀(102)들과 인접해 있는, 단자 패드와 같은 외부 상호접속부(106)들을 전기적으로 절연시킨다. 상기 예에서, 각 절연 홀(102)들은 외부 상호접속부(106)의 제1 열(108), 제2 열(110) 및 제3 열(112) 내에 포함되어 있는 외부 상호접속부(106)들을 절연시키는데, 상기 외부 상호접속부(106)들은 엇갈림 구성(staggered configuration)으로 배열되어 있다. 제1 열(108)은 집적회로 패키지 시스템(100)의 경계부(114)에 인접해 있다. 제3 열(112)은 제2 열(110)과 다이-부착 패들(116) 사이에 위치해 있다. 제2 열(110)은 제1 열(108)과 제3 열(112) 사이에 위치하고 있다.
예시를 목적으로, 집적회로 패키지 시스템(100)이, 단자 패드로서 외부 상호접속부(106)를 구비하고 있는 QFN 패키지로 도시되어 있지만, 집적회로 패키지 시스템(100)은 다른 형태의 외부 상호접속부(106)를 구비하는 다른 형태의 패키지일 수도 있다는 것을 이해해야 한다. 예를 들어, 집적회로 패키지 시스템(100)은, 봉지재(104)로부터 연장되어 있는 리드로 외부 상호접속부(106)를 구비하고 있는 쿼드 플랫 패키지(QFP: quad flat package) 형태일 수 있다. 또한 예시를 목적으로, 집적회로 패키지 시스템(100)이 다이-부착 패들(116)을 구비하고 있는 것으로 도시되어 있지만, 봉지재(104)는 다이-부착 패들(116)을 노출시키지 않을 수도 있고, 또는 집적회로 패키지 시스템(100)이 다이-부착 패들(116)을 구비하지 않을 수도 있다는 점을 이해해야 한다.
도 2를 참조하면, 도 2는 도 1에서 라인 2-2를 따르는 집적회로 패키지 시스템(100)의 단면을 도시하고 있다. 상기 단면도에는, 다른 열의 외부 상호접속부(106)를 절연하고 있는 절연 홀(102)을 점선으로 도시하고 있다. 본 예에서, 절연 홀(102)들은 외부 상호접속부(106)의 제1 열(108)과 제3 열(112)을 분리하고 있다.
집적회로 다이(218)가 다이-부착 패들(116) 위에 위치하고 있다. 본드 와이 어 또는 리본 본드 와이어와 같은 내부 상호접속부(220)들은 집적회로 다이(218)와 외부 상호접속부(106)를 연결한다. 봉지재(104)는 집적회로 다이(218)를 덮고, 다이-부착 패들(116)과 외부 상호접속부(106)를 부분적으로 덮고 있다. 본 예에서, 외부 상호접속부(106)와 다이-부착 패들(116)은 동일 평면 상에 있는 것으로 도시되어 있다.
도 3을 참조하면, 도 3은 도 1의 집적회로 패키지 시스템(100)용의 중간 단계에 있는 리드 프레임(302)의 일부분의 저면을 도시하고 있다. 일례로서, 리드 프레임(302)은 댐 바(dam bar)(304)로 둘러싸여 있는 다이-부착 패들(116)을 포함하고 있다. 제1 방사형 구조물(306)이 댐 바(304)로부터 다이-부착 패들(116)을 향해 연장되어 있다. 제2 방사형 구조물(308)은 다이-부착 패들(116)로부터 댐 바(304)를 향해 연장되어 있다. 제1 방사형 구조물(306)과 제2 방사형 구조물(308)은 각 댐 바(304)를 따라서 엇갈린 위치에 위치하고 있다.
제1 방사형 구조물(306) 각각은 제1 연장부(310), 제1 공유부(312) 및 제1 방사형 상호접속부(314)를 포함하고 있다. 제1 연장부(310)는 댐 바(304)와 제1 공유부(312) 사이에 있다. 제1 방사형 상호접속부(314)는 제1 공유부(312)로부터 방사형으로 연장되어 있다. 제1 방사형 상호접속부(314)는 제1 열(108), 제2 열(110) 및 제3 열(112)을 차지하고 있다.
제2 방사형 구조물(308) 각각은 제2 연장부(316), 제2 공유부(318) 및 제2 방사형 상호접속부(320)를 포함하고 있다. 제2 연장부(316)는 다이-부착 패들(116)과 제2 공유부(318) 사이에 있다. 제2 방사형 상호접속부(320)는 제2 공유부(318) 로부터 방사형으로 연장되어 있다. 제2 방사형 상호접속부(320)는 제1 열(108), 제2 열(110) 및 제3 열(112)을 차지하고 있다.
다른 실시예로서, 제1 방사형 상호접속부(314)가 제1 연장부(310)로 댐 바(304)에 연결되어 있지 않을 수도 있다. 점선으로 도시되어 있는 제3 연장부(322)가 제1 방사형 상호접속부(314)와 다이-부착 패들(116)을 연결할 수 있으며, 제3 연장부(322)는 다이-부착 패들(116)과 인접해 있는 제1 방사형 상호접속부(314) 중 어느 하나에 부착된다.
또 다른 실시예에서, 제2 방사형 상호접속부(320)가 제2 연장부(316)로 다이-부착 패들(116)에 연결되어 있지 않을 수도 있다. 점선으로 도시되어 있는 제4 연장부(324)가 제2 방사형 상호접속부(320)와 댐 바(304)를 연결할 수 있으며, 제4 연장부(324)는 댐 바(304)와 인접해 있는 제2 방사형 상호접속부(320) 중 어느 하나에 부착된다.
예시를 목적으로, 제1 방사형 구조물(306)은 제1 열(108), 제2 열(110) 및 제3 열(112)까지 연장되어 있는 제1 방사형 상호접속부(314)들을 구비하고 있는 것으로 도시되어 있다. 하지만, 제1 방사형 구조물(306)은 제1 방사형 상호접속부(314)의 모든 구성을 전부 구비할 수 있거나, 또는 열들 중 일부 열이나 열 중의 일부분이 생략될 수도 있다는 점을 이해해야 한다. 또한, 예시를 목적으로, 제2 방사형 구조물(308)은 제1 열(108), 제2 열(110) 및 제3 열(112)까지 연장되어 있는 제2 방사형 상호접속부(320)를 구비하고 있는 것으로 도시되어 있다. 하지만, 제2 방사형 구조물(308)은 제2 방사형 상호접속부(320)의 모든 구성을 전부 구비할 수 있거나, 또는 열들 중 일부 열이나 열 중의 일부분이 생략될 수도 있다는 점을 이해해야 한다.
도 4를 참조하면, 도 4는 도 3에서 라인 4-4를 따르는 도 3의 구조물의 단면을 도시하고 있다. 집적회로 다이(218)는, 다이-부착 접착제와 같은 접착제(402)에 의해 다이-부착 패들(116) 위에 장착되어 있다. 다이-부착 패들(116)은 제1 방사형 상호접속부(314)와 제2 방사형 상호접속부(320) 사이에 위치하고 있다.
집적회로 다이(218)는 비활성 측면(non-active side)(404)과 활성 측면(active side)(406)을 포함하고 있는데, 활성 측면(406)은 그 위에 형성되어 있는 활성 회로를 포함하고 있다. 비활성 측면(404)은 다이-부착 패들(116)을 향하고 있다. 예시를 목적으로, 집적회로 다이(218)가, 다이-부착 패들(116)을 향하고 있는 비활성 측면(404)을 구비하고 있는 것으로 도시되어 있지만, 접착제(406)를 사용하지 않고서 활성 측면(406)이 다이-부착 패들(116)을 향하고 있을 수도 있다는 점을 이해해야 한다. 예를 들어, 집적회로 다이(218)는, 제1 방사형 상호접속부(314)와 제2 방사형 상호접속부(320) 위에 장착되는 플립 칩일 수 있다.
도 5를 참조하면, 도 5는 연결 단계(connecting step)에 있는 도 3의 구조물의 저면을 도시하고 있다. 상기 저면도는, 댐 바(304)로부터 연장되어 있는 제1 방사형 구조물(306)과, 다이-부착 패들(116)로부터 연장되어 있는 제2 방사형 구조물(308)을 도시하고 있다. 내부 상호접속부(220)들은, 다이-부착 패들(116)의 다른 측면에서부터 제1 방사형 상호접속부(314)와 제2 방사형 상호접속부(320)까지 연장되어 있는 것으로 도시되어 있다. 명료함을 위해, 모든 내부 상호접속부(220)들이 도시되어 있지는 않다.
도 6을 참조하면, 도 6은 도 5에서 라인 6-6을 따르는 도 5의 구조물의 단면을 도시하고 있다. 내부 상호접속부(220)는 집적회로 다이(218)와 제1 방사형 상호접속부(314)를 연결한다. 내부 상호접속부(220)는 또한 집적회로 다이(218)와 제2 방사형 상호접속부(320)를 연결한다.
도 7a 및 도 7b를 참조하면, 상기 도면들은 도 6의 일부분을 좀 더 상세하게 도시하고 있다. 상기 상세 단면도는, 일례로서, 제1 방사형 구조물(306)들 중 하나의 제1 방사형 구조물(306)을 도시하고 있다. 제1 공유부(312)는 제1 방사형 상호접속부(314)들 사이에 위치하고 있다. 상기 실시예에서, 제1 방사형 구조물(306)들이 도시되어 있지만, 상기 상세 단면도는 도 3의 제2 방사형 구조물(308)을 나타낼 수도 있다.
도 7a에 도시되어 있는 바와 같이, 제1 방사형 구조물(306)의 제1 측면(702)은, 제1 공유부(312)와 제1 방사형 상호접속부(314)가 제1 측면(702)을 따라서 동일한 평면 위에 있게 하는 평면형일 수 있다. 도 7b에 도시되어 있는 바와 같이, 일 예로서, 제1 방사형 구조물(306)의 제2 측면(704)은 대략적으로 제1 공유부(312)에서 만입부(indent)(706)를 포함하고 있다. 도 7b의 제2 측면(704)은 도 7a의 제1 측면(702)과 동일한 상대적 측면이다.
도 8을 참조하면, 도 8은 절연 단계(isolating step)에 있는, 도 5의 구조물의 저면을 도시하고 있다. 도 5의 구조물은 몰딩 공정을 거쳐서 봉지재(104)를 형성한다. 봉지재(104)는 다이-부착 패들(116)과, 도 5의 제1 방사형 상호접속 부(314)와 도 5의 제2 방사형 상호접속부(320) 양방의 단부(end)를 노출한다.
제1 방사형 상호접속부(314)는, 봉지재(104)를 관통하는 절연 홀(102)을 형성함으로써 서로로부터 절연될 수 있으며, 외부 상호접속부(106)의 일부분을 구성하는 도 3의 제1 공유부(312)에서 물리적인 연결을 한다. 절연 홀(102)들은 다양한 방법으로 형성될 수 있다. 예를 들면, 절연 홀(102)들은 스텐실을 사용하는 화학 에칭, 드릴 가공 또는 레이저 가공으로 형성될 수 있다. 제2 방사형 상호접속부(320)는 또한 봉지재(104)를 관통하는 절연 홀들의 형성에 의해 서로로부터 절연될 수 있으며, 외부 상호접속부(106)의 나머지 부분을 구성하는 도 3의 제2 공유부(318)에서 물리적인 연결을 한다.
예시를 목적으로, 절연 홀(102)들을 도 5의 모든 제1 방사형 구조물(306)들과 도 5의 제2 방사형 구조물(308) 위쪽에 도시하였지만, 절연 홀(102)들은 제1 방사형 구조물(306)들과 제2 방사형 구조물(308)의 일부분에 형성될 수도 있다는 점을 이해해야 한다. 절연 홀(102)들의 이와 같은 배치 선택성(selectivity)으로 인해 인쇄 회로 기판 또는 다른 집적회로 패키지 시스템과 같은 이웃하는 시스템 레벨(미도시)과의 연결을 위한 자유도가 더 커진다.
또한 설명을 목적으로, 절연 홀(102)들을 제1 공유부(312)와 제2 공유부(318) 위쪽에 도시하였지만, 절연 홀(102)들은 제1 방사형 상호접속부(314)와 제2 방사형 상호접속부(320)의 단부(end)에 형성될 수도 있다는 점을 이해해야 한다. 절연 홀(102)들의 이와 같은 추가 배치 선택성(selectivity)으로 인해, 외부 상호접속부(106)의 선택된 위치에서 절연 홀을 형성하지 않음으로써 이웃하는 시스템 레벨과의 연결을 위한 자유도도 역시 더 커진다.
도 9를 참조하면, 도 9는 도 8에서 라인 9-9를 따르는, 도 8의 구조물의 단면을 도시하고 있다. 상기 단면도는 외부 상호접속부(106)의 열들 사이에서 절연 홀(102)들을 점선으로 도시하고 있다. 집적회로 다이(218)는 다이-부착 패들(116) 위에 장착한다. 내부 상호접속부(220)는 집적회로 다이(218)와 외부 상호접속부(106)를 연결한다. 봉지재(104)는, 다이-부착 패들(116) 위쪽의 내부 상호접속부(220) 및 집적회로 다이(218)와, 외부 상호접속부(106)를 덮는다. 봉지재(104)는 외부 상호접속부(106)와 다이-부착 패들(116)의 일부분을 노출시킨다.
봉지재(104)와 절연 홀(102)들을 구비하는 구조물은, 세정(cleaning)과 같은 다른 목적의 라인 공정을 거칠 수 있다. 도 3의 리드 프레임(302)은 절단되어서(singulated) 집적회로 패키지 시스템(100)을 구성한다.
본 발명은 저 비용 및 신뢰성이 있는, 리드 프레임들로부터 제작되는 고밀도 I/O 집적회로 패키지 시스템용의 구조물과 방법을 제공한다. 공유부로부터 산개되어 있는 방사형 상호접속부를 구비하는 방사형 구조물은, 종래의 리드 프레임 내에서 발견되는 대각선 타이 바(diagonal tie bar)에 의한 제한을 받지 않고서도 많은 I/O를 패킹할 수 있게 한다. 방사형 구조물은, 타이 바가 다이-부착 패들을 지지할 필요가 없으면서도 I/O 카운트를 추가로 증가시키도록 댐 바와 다이-부착 패들 양쪽에 부착될 수 있다. 절연 홀들의 선택적인 형성은 소정의 위치에서 외부 상호접속부들을 삭제하거나, 공유부에 의해 전기적으로 연결되는 외부 상호접속부(106)의 소정의 위치를 남기는 탄력성을 제공한다.
도 10a 및 도 10b를 참조하면, 상기 도면들은 도 9의 일부분의 좀 더 상세하게 도시하고 있다. 상기 상세 단면도는, 일 예로서, 도 3의 제1 방사형 구조물(306) 중의 하나를 도시하고 있다. 도 10a에 도시되어 있는 바와 같이, 외부 상호접속부(106)들 사이에 절연 홀(102)의 어느 하나를 남김으로써, 도 7a의 제1 방사형 상호접속부(314)들 사이에서 도 7a의 제1 공유부(312)가 제거되어 있다. 유사하게 도 10b에 도시되어 있는 바와 같이, 외부 상호접속부(106)들 사이에 절연 홀(102)의 어느 하나를 남김으로써, 도 7b의 제1 방사형 상호접속부(314)들 사이에서 도 7b의 제1 공유부(312)가 제거되어 있다. 도 10b에서, 절연 홀(102)들은, 봉지재(104)가 외부 상호접속부(106)들 사이에 있도록, 외부 상호접속부(106)의 높이보다 높지 않다. 상기 실시예에서, 제1 방사형 구조물(306)들이 도시되어 있지만, 상기 상세 단면도는 도 3의 제2 방사형 구조물(308)을 나타내는 것일 수도 있다.
도 11을 참조하면, 도 11은 본 발명의 제2 실시태양인 리드 프레임(1102)의 저면을 도시하고 있다. 리드 프레임(1102)은 도 1의 집적회로 패키지 시스템(100)의 일 실시태양을 형성하는 데에 사용될 수 있다. 일 예로서, 리드 프레임(1102)은 댐 바(1104)들로 둘러싸여 있는 다이-부착 패들(1116)들을 포함한다. 타이 바(1106)들이 댐 바(1104)들의 코너들과 다이-부착 패들(1116)들의 코너들 사이에 위치하고 있다.
방사형 구조물(1108)들이 댐 바(1104)들로부터 다이-부착 패들(1116)들을 향해 연장되어 있다. 각각의 방사형 구조물(1108)은 연장부(1110), 공유부(1112) 및 방사형 상호접속부(1114)를 포함한다. 연장부(1110)는 댐 바(1104)와 공유 부(1112) 사이에 위치한다. 방사형 상호접속부(1114)는 공유부(1112)로부터 방사형으로 연장되어 있다. 방사형 상호접속부(1114)의 단부에 있는 단자 패드(1118)들은, 단자 패드(1118)들이 공유부(1112)로부터 방사상으로 퍼지는 방식으로 구성되어 있다.
방사형 상호접속부(1114)들의 각도와 수량은 변할 수 있다. 방사형 상호접속부(1114)들과 연장부(1110)들의 길이는 변할 수 있다. 단자 패드(1118)들의 구성은, 일 예로서 집적회로 패키지 시스템(100)의 경계부들과 평행하도록 변할 수 있으며, 또는 라운드 형태로 구성될 수 있다. 단자 패드(1118)들의 노출되는 형태와 크기는 변할 수 있다.
도 12를 참조하면, 도 12는 본 발명의 일 실시예인 집적회로 패키지 시스템(100)을 제작하는 집적회로 패키징 방법(1200)의 흐름도이다. 상기 방법(1200)은 블록(1202)에서 집적회로 다이와 외부 상호접속부들을 연결하는 단계와; 블록(1204)에서 집적회로 다이와 외부 상호접속부들의 일부분 위에 봉지재를 형성하는 단계와; 블록(1206)에서 외부 상호접속부들 사이에서, 그리고 외부 상호접속부들을 노출시키는 봉지재의 일 측면의 안쪽으로 절연 홀을 형성하는 단계를 포함한다.
본 발명의 또 다른 중요한 태양은, 비용을 낮추고, 시스템을 간소화 하며 성능을 향상시킨다고 하는 역사적인 추세를 가치 있게 지지하고 제공한다는 점이다.
결과적으로 이러한 가치 있는 태양과 또 다른 가치 있는 태양은 기술의 상태를 적어도 그 다음의 레벨로 발전시킨다.
본 발명을 특정의 최적의 모드와 연계하여 개시하였지만, 전술한 기술에 비추어 보면, 많은 대안, 변형 및 변조가 될 수 있다는 점은 당업자에게 자명하다는 것을 이해해야 한다. 따라서, 그러한 모든 대안, 변형 및 변조들은 첨부된 청구항의 청구 범위에 속한다. 지금까지 본 명세서에 개시된 모든 사항들 또는 첨부된 도면에 도시된 사항들은 예시적인 것으로서 이들 만에 한정되는 것으로 해석되어서는 안 된다.
도 1은 본 발명의 제1 실시태양에서의 집적회로 패키지 시스템의 저면도이다.
도 2는 도 1에서 라인 2-2를 따르는 집적회로 패키지 시스템의 단면도이다.
도 3은 도 1의 집적회로 패키지 시스템을 제조하는 중간 단계에서 리드 프레임의 일부분에 대한 저면도이다.
도 4는 라인 4-4를 따르는, 도 3의 구조물의 단면도이다.
도 5는 연결 단계의, 도 3의 구조물의 저면도이다.
도 6은 라인 6-6을 따르는, 도 5의 구조물의 단면도이다.
도 7a 및 7b는 도 6의 일부분에 대한 상세 단면도이다.
도 8은 분리(isolating) 단계의, 도 5의 구조물의 저면도이다.
도 9는 라인 9-9를 따르는, 도 8의 구조물의 단면도이다.
도 10a 및 도 10b는 도 9의 일부분에 대한 상세 단면도이다.
도 11은 본 발명의 제2 실시태양에서의 리드 프레임의 저면도이다.
도 12는 본 발명의 일 실시태양에서 집적회로 패키지 시스템을 제조하기 위한 집적회로 패키징 방법의 흐름도이다.

Claims (10)

  1. 집적회로 패키징 방법(1200)으로서,
    집적회로 다이(218)와, 적어도 3개의 외부 상호접속부(106)들로 형성되는 방사형 구조물 내에 위치하는 외부 상호접속부(106)들을 연결하는 단계;
    집적회로 다이(218)와 외부 상호접속부(106)들의 일부분 위에 봉지재(104)를 형성하는 단계; 및
    외부 상호접속부(106)들 사이에 그리고 외부 상호접속부(106)들이 노출되어 있는 봉지재(104) 측면의 안쪽으로 형성되어, 상기 외부 상호접속부(106)들을 서로에 대해 절연시키는 절연 홀(102)을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 패키징 방법.
  2. 제1항에 있어서,
    집적회로 다이(218)와 외부 상호접속부(106)들을 연결하는 단계는, 절연 홀(102)로부터 방사형으로 연장되어 있는 외부 상호접속부(106)들을 연결하는 것을 포함하는 것을 특징으로 하는 집적회로 패키징 방법.
  3. 제1항 또는 제2항에 있어서,
    집적회로 다이(218)와 외부 상호접속부(106)들의 일부분 위에 봉지재(104)를 형성하는 단계는, 외부 상호접속부(106)들 사이 및 절연 홀(102) 위쪽에 봉지재(104)를 형성하는 것을 포함하는 것을 특징으로 하는 집적회로 패키징 방법.
  4. 제1항 또는 제2항에 있어서,
    집적회로 다이(218)와 외부 상호접속부(106)들을 연결하는 단계는, 봉지재(104)의 경계부(114)와 평행한 외부 상호접속부(106)들을 연결하는 것을 포함하는 것을 특징으로 하는 집적회로 패키징 방법.
  5. 제1항 또는 제2항에 있어서,
    다이-부착 패들(116) 위쪽에 집적회로 다이(218)를 갖추고 있는, 다이-부착 패들(116)을 제공하는 단계를 추가로 포함하는 것을 특징으로 하는 집적회로 패키징 방법.
  6. 집적회로 패키지 시스템(100)으로서,
    집적회로 다이(218)와;
    상기 집적회로 다이(218)에 연결되어 있으며, 외부 상호접속부(106)들로 형성되는 방사형 구조물 내에 위치하는 외부 상호접속부(106)들;
    절연 홀(102)을 구비하고 있으며, 집적회로 다이(218)와, 외부 상호접속부(106)들 사이 및 외부 상호접속부(106)가 노출되어 있는 봉지재(104) 측면의 안쪽으로 형성되어 외부 상호접속부(106)들을 서로에 대해 절연시키는 절연 홀(102)을 갖추고 있는 외부 상호접속부(106)의 일부분을 덮고 있는 봉지재(104);를 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  7. 제6항에 있어서,
    외부 상호접속부(106)들이 절연 홀(102)로부터 방사형의 구성으로 되어 있는 것을 특징으로 하는 집적회로 패키지 시스템.
  8. 제6항 또는 제7항에 있어서,
    봉지재(104)가 외부 상호접속부(106)들 사이 및 절연 홀(102) 위쪽에 있는 것을 특징으로 하는 집적회로 패키지 시스템.
  9. 제6항 또는 제7항에 있어서,
    외부 상호접속부(106)들이 봉지재(104)의 경계부(114)들과 평행한 것을 특징으로 하는 집적회로 패키지 시스템.
  10. 제6항 또는 제7항에 있어서,
    다이-부착 패들(116) 위쪽에 집적회로 다이(218)를 갖추고 있는, 다이-부착 패들(116)을 추가로 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
KR1020080091801A 2007-09-18 2008-09-18 고밀도의 외부 상호접속부들을 구비하는 집적회로 패키지 시스템 KR101542213B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/856,841 US8421198B2 (en) 2007-09-18 2007-09-18 Integrated circuit package system with external interconnects at high density
US11/856,841 2007-09-18

Publications (2)

Publication Number Publication Date
KR20090029679A KR20090029679A (ko) 2009-03-23
KR101542213B1 true KR101542213B1 (ko) 2015-08-05

Family

ID=39866223

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080091801A KR101542213B1 (ko) 2007-09-18 2008-09-18 고밀도의 외부 상호접속부들을 구비하는 집적회로 패키지 시스템

Country Status (4)

Country Link
US (1) US8421198B2 (ko)
KR (1) KR101542213B1 (ko)
SG (2) SG170098A1 (ko)
TW (1) TWI470703B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7998790B2 (en) 2008-05-30 2011-08-16 Stats Chippac Ltd. Integrated circuit packaging system with isolated pads and method of manufacture thereof
US9287227B2 (en) 2013-11-29 2016-03-15 STMicroelectronics (Shenzhen) R&D Co. Ltd Electronic device with first and second contact pads and related methods

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040080030A1 (en) * 2001-08-06 2004-04-29 Fee Setho Sing Quad flat no-lead (QFN) grid array package, method of making and memory module and computer system including same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5369550A (en) * 1992-09-02 1994-11-29 Vlsi Technology, Inc. Method and apparatus for cooling a molded-plastic integrated-circuit package
KR100242994B1 (ko) 1996-12-28 2000-02-01 김영환 버텀리드프레임 및 그를 이용한 버텀리드 반도체 패키지
US6034423A (en) 1998-04-02 2000-03-07 National Semiconductor Corporation Lead frame design for increased chip pinout
US6335564B1 (en) * 1998-05-06 2002-01-01 Conexant Systems, Inc. Single Paddle having a semiconductor device and a passive electronic component
US6707135B2 (en) * 2000-11-28 2004-03-16 Texas Instruments Incorporated Semiconductor leadframe for staggered board attach
FR2825515B1 (fr) * 2001-05-31 2003-12-12 St Microelectronics Sa Boitier semi-conducteur a grille evidee et grille evidee
US6838751B2 (en) 2002-03-06 2005-01-04 Freescale Semiconductor Inc. Multi-row leadframe
TW560023B (en) 2002-06-20 2003-11-01 Advanced Semiconductor Eng Semiconductor device and method for manufacturing a semiconductor package
JP4254527B2 (ja) * 2003-12-24 2009-04-15 株式会社デンソー 半導体装置
US8957515B2 (en) * 2007-11-07 2015-02-17 Stats Chippac Ltd. Integrated circuit package system with array of external interconnects

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040080030A1 (en) * 2001-08-06 2004-04-29 Fee Setho Sing Quad flat no-lead (QFN) grid array package, method of making and memory module and computer system including same

Also Published As

Publication number Publication date
US8421198B2 (en) 2013-04-16
SG151189A1 (en) 2009-04-30
US20090072365A1 (en) 2009-03-19
TWI470703B (zh) 2015-01-21
KR20090029679A (ko) 2009-03-23
SG170098A1 (en) 2011-04-29
TW200917384A (en) 2009-04-16

Similar Documents

Publication Publication Date Title
US7834435B2 (en) Leadframe with extended pad segments between leads and die pad, and leadframe package using the same
US7868471B2 (en) Integrated circuit package-in-package system with leads
US7777310B2 (en) Integrated circuit package system with integral inner lead and paddle
TWI517333B (zh) 具雙重連接性之積體電路封裝系統
US8455988B2 (en) Integrated circuit package system with bumped lead and nonbumped lead
US7298026B2 (en) Large die package and method for the fabrication thereof
KR101551415B1 (ko) 외부 상호 연결부들의 열을 구비한 집적 회로 패키지 시스템
US8207597B2 (en) Integrated circuit package system with flashless leads
US9177898B2 (en) Integrated circuit package system with locking terminal
US8389332B2 (en) Integrated circuit packaging system with isolated pads and method of manufacture thereof
US8129827B2 (en) Integrated circuit package system with package encapsulation having recess
US8652881B2 (en) Integrated circuit package system with anti-peel contact pads
US8203220B2 (en) Integrated circuit package system with multiple device units and method for manufacturing thereof
KR101542213B1 (ko) 고밀도의 외부 상호접속부들을 구비하는 집적회로 패키지 시스템
US8258609B2 (en) Integrated circuit package system with lead support
US20070267731A1 (en) Integrated circuit package system with different mold locking features
US8362601B2 (en) Wire-on-lead package system having leadfingers positioned between paddle extensions and method of manufacture thereof
US8106502B2 (en) Integrated circuit packaging system with plated pad and method of manufacture thereof
US20080237816A1 (en) Integrated circuit package system with encapsulating features

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right