TWI470703B - 具高密度外部互連之積體電路封裝系統 - Google Patents

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TWI470703B
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Description

具高密度外部互連之積體電路封裝系統
本發明係關於一種積體電路封裝系統，且詳言之，係關於一種具有外部互連之積體電路封裝系統。
電腦工業目前正朝著促進元件微小化、加大積體電路(IC)封裝密度、提高效能及降低成本的目標發展。隨著新一代積體電路產品的問世，由於科技的進步，用於製備該等產品的裝置數量有減少的趨勢。同時地，該等產品的功能也不斷的增加。
半導體封裝結構持續朝著微小化及薄化的方向進行改良，以增加封裝於其中的元件密度，進而減少了由該封裝結構所製成的產品尺寸。此係回應在資訊及通訊裝置上不斷地增加對於持續降低尺寸、厚度及成本與持續增加性能的要求。
此等增加的微小化需求係在例如可攜式資訊及通訊裝置中特別地明顯，該等裝置例如為手機、免持手機耳機、個人資料助理(PDA)、攝錄機(camcorder)、筆記型個人電腦等。這些裝置的全部持續被製成更小及更薄以改善它們的可攜性。因此，需要將加入這些裝置的大型積體電路(large-scale IC,LSI)封裝件製成更小及更薄。因而，也需要將容置及保護LSI的封裝組構製成更小及更薄。
許多習知的半導體晶粒(die)(或晶片(chip))的封裝是屬於使用例如環氧樹脂模造物(epoxy molding compound)的樹脂模製(mold)半導體晶粒為封裝件的種類。該等封裝具有將導線由該封裝本體伸出的導線架(lead frame)，以提供作為該等晶粒及外部裝置之間訊號傳輸的路徑。其它習知的封裝組構則具有在該封裝表面上直接形成的接觸端子(contact terminal)或接觸墊(contact pad)。
上述習知的半導體封裝係透過下列製程而製備：黏晶(die-bonding)製程(安裝該半導體晶粒於導線架的焊盤(paddle)上)、打線製程(wire-bonding process)(使用導線架的銲線將在該焊盤上的半導體晶粒電性連接到內部導線(inner lead))、模製製程(molding process)(使用環氧樹脂囊封(encapsulate)包含該晶粒、內部導線及導線架銲線的組件的預定部份以形成封裝本體)，以及修整製程(trimming process)(使各個組件成為各自獨立的封裝件)。
因此，製作的該等半導體封裝件被隨後藉由配對及焊接於其中的外部導線或接觸墊而安裝於電路板上的配對圖案(matching pattern)，使得以於該封裝件中的半導體裝置與該電路板之間致能電源及訊號輸入/輸出(I/O)的操作。
在電子工業中廣為人知的例示半導體封裝件是四邊平坦無引腳(quad flat nonleaded,QFN)封裝件。QFN封裝件通常包含有導線架(例如衝壓(stamp)及蝕刻(etch)過的導電片)，而該導線架具有包含複數安裝於該導線架上側的銲墊(bond pad)的半導體晶粒。銲線墊(wire bond)係將該半導體晶粒的銲墊電性連接到在該導線架上面串聯的導電導線指(lead finger)。一般而言，該半導體晶粒及該等銲線墊係均囊封於模造物(molding compound)內。
電子產業係以增加QFN封裝的使用來降低製造成本。但在製造製程中仍須克服許多障礙方能呈現出在高容積下具有外形愈來愈薄的極小封裝。儘管目前的QFN封裝是朝著微小化及薄化外形的趨勢發展，但還是有很多的功能及很多的積體電路持續的被置入QFN封裝內。QFN技術方案通常面對著需要對現代電子產品提供高密度及高數量I/O的問題。
因此，對積體電路封裝系統提供降低製作成本、改善良率、改善可靠度以及提高緊密I/O數量的需求仍然存在。鑑於節省成本及改善效率的需求逐漸增加，因而發現這些問題的解答也愈來愈受到關注。
這些問題的解決方案已經過長時間的追尋，但是先前的發展並未教導或建議出任何解決方案，因此這些問題的解決方案已經長期困擾著所屬技術領域的人士。
一種積體電路封裝方法，係包含：連接積體電路晶粒及外部互連；形成封膠於該積體電路晶粒及該等外部互連之一部分之上；以及，形成隔離孔於該等外部互連之間並進入該封膠外露該等外部互連之一側。
本發明之某些實施例具有其他的實施態樣可供加入或取代上述提及的內容。該等實施態樣將可由本領域具有一般技術者透過閱讀以下詳細敘述並配合隨附圖式而清楚瞭解。
以下的實施例係經充分詳細的描述以使本領域具有一般技術者得以製造並使用本發明。應當要瞭解，本發明的其它實施例可基於此揭露的內容而得到，以及本發明揭露的系統、製程或機制可在不悖離本發明範疇的情況下進行改變。
在以下的說明中，將給出許多特定的細節以供徹底瞭解本發明。然而，顯然可知本發明可在不使用這些特定細節的情況下而加以實施。為了避免模糊本發明，一些習知的電路、系統組構及製程步驟均未被詳細的揭露。同樣地，顯示系統實施例的圖式是半圖式(semi-diagrammatic)且並未依照比例繪製，且特別的是，為了清楚描述，而在該等圖式中大大地誇飾了某些尺寸。一般而言，本發明可於任何情況下操作。
另外，在所揭露及描述的多個實施例中具有某些共通的特徵，為了清楚且易於顯示、描述及理解該些特徵，相似及相同的特徵彼此之間將通常以相同的參考符號來加以描述。該等實施例為了方便描述的理由已被編號為第一實施例、第二實施例等等，此非具有任何其他重要的意涵或作為本發明的限制。
為了說明的目的，於此使用的用語「水平(horizontal)」係定義為不考量其指向(orientation)且平行於該積體電路之平面或表面的平面。用語「垂直(vertical)」係關於垂直於前面定義的「水平」之方向。例如「以上(above)」、「以下(below)」、「底部(bottom)」、「頂部(top)」、「側(side)」(如同「側壁(sidewall)」)、「較高(higher)」、「較低(lower)」、「上面的(upper)」、「高於(over)」與「低於(under)」的用語係定義與該水平面有關。用語「上(on)」意指與元件之間直接接觸。於此使用或形成所述結構所需的用語「製程(processing)」係包含有材料沈積(deposition)、圖案化(patterning)、曝光(exposure)、顯影(development)、蝕刻(etching)、清洗(cleaning)、模造(molding)及/或材料移除或形成所述結構所需者。於此使用的用語「系統(system)」係依照使用該用語的內文而表示及指稱本發明的方法及裝置。
現在參照第1圖，於其中係顯示本發明第一實施例的積體電路封裝系統100之仰視圖。該仰視圖係顯示在封膠(encapsulation)104內的隔離孔(isolation hole)102，其中，該封膠104例如為環氧樹脂模造物(epoxy mold compound)。於一範例中，該等隔離孔102的每一個係電性隔離(electrically isolate)鄰近該等隔離孔102的每一個的外部互連106，其中，該等外部互連106例如為端子墊(terminal pad)。在此範例中，該等隔離孔102的每一個係隔離包含有第一列108、第二列110及第三列112的該等外部互連106，其中，該等外部互連106係屬於交錯的組構(staggered configuration)。該第一列108係與該積體電路封裝系統100之邊界114相鄰。該第三列112係介於該第二列110及晶粒黏接焊盤(die-attach paddle)116之間。該第二列110係介於該第一列108及該第三列112之間。
為了說明的目的，該積體電路封裝系統100係顯示具有該等外部互連106作為端子墊的四邊平坦無引腳(quad flat nonleaded,QFN)封裝，然而應當瞭解該積體電路封裝系統100可為具有不同形式的該等外部互連106的不同形式封裝。舉例而言，該積體電路封裝系統100可為具有自該封膠104延伸導線的該等外部互連106的四邊平坦封裝(quad flat package,QFP)。也是為了說明的目的，該積體電路封裝系統100係顯示有該晶粒黏接焊盤116，然而應當瞭解該封膠104可以不外露該晶粒黏接焊盤116，或者該積體電路封裝系統100可以不具有該晶粒黏接焊盤116。
現在參照第2圖，於其中係顯示沿著第1圖的2-2線段之積體電路封裝系統100之剖視圖。該剖視圖係使用虛線標示出隔離不同列的該等外部互連106的該等隔離孔102。在此範例中，該等隔離孔102係隔開該等外部互連106的第一列108及第三列112。
於該晶粒黏接焊盤116上方係為積體電路晶粒218。如連接銲線(bond wire)或帶狀連接銲線(ribbon bond wire)的內部互連220係連接該積體電路晶粒218及該等外部互連106。該封膠104覆蓋該積體電路晶粒218及部份覆蓋該晶粒黏接焊盤116和該等外部互連106。於此範例中，該等外部互連106及該晶粒黏接焊盤116係顯示為同平面。
現在參照第3圖，於其中係為製備第1圖之該積體電路封裝系統100的中間階段中導線架302一部份的仰視圖。於一範例中，該導線架302包含由緯線(dam bar)304所圍繞的該晶粒黏接焊盤116。第一輻射狀結構(first radiating structure)306係自該等緯線304朝向該晶粒黏接焊盤116延伸。第二輻射狀結構308係延伸該晶粒黏接焊盤116到該等緯線304。該等第一輻射狀結構306及該等第二輻射狀結構308係沿著該等緯線304的每一個而彼此交錯。
該等第一輻射狀結構306的每一個包含第一延伸部310、第一共用部312以及第一輻射狀互連314。該第一延伸部310係介於該等緯線304及該第一共用部312之間。該等第一輻射狀互連314係自該第一共用部312向多方延伸。該等第一輻射狀互連314佔用該第一列108、該第二列110以及該第三列112。
該等第二輻射狀結構308的每一個包含第二延伸部316、第二共用部318以及第二輻射狀互連320。該第二延伸部316係介於該晶粒黏接焊盤116及該第二共用部318之間。該等第二輻射狀互連320係自該第二共用部318向多方延伸。該等第二輻射狀互連320佔用該第一列108、該第二列110以及該第三列112。
於另一範例中，該等第一輻射狀互連314可以不使用該第一延伸部310連接到該等緯線304。以虛線標示的第三延伸部322可以連接該等第一輻射狀互連314與該晶粒黏接焊盤116。其中，該第三延伸部322附接於鄰近該晶粒黏接焊盤116之該等第一輻射狀互連314之一者。
再於另一範例中，該等第二輻射狀互連320可以不使用該第二延伸部316連接到該晶粒黏接焊盤116。以虛線標示的第四延伸部324可以連接該等第二輻射狀互連320與該等緯線304，其中，該第四延伸部324附接於鄰近該等緯線304之該等第二輻射狀互連320之一者。
為了說明的目的，該等第一輻射狀結構306係顯示延伸至該第一列108、該第二列110以及該第三列112的該等第一輻射狀互連314。然而應當瞭解該等第一輻射狀結構306可以具有該等第一輻射狀互連314的全部或者具有減少的某些列或部份列。也為了說明的目的，該等第二輻射狀結構308係顯示延伸至該第一列108、該第二列110以及該第三列112的該等第二輻射狀互連320。然而應當瞭解該等第二輻射狀結構308可以具有該等第二輻射狀互連320的全部或者具有減少的某些列或部份列。
現在參照第4圖，於其中係為顯示沿著第3圖之4-4線段的結構之剖視圖。該積體電路晶粒218係使用黏著劑402而安裝於該晶粒黏接焊盤116上，該黏著劑402例如為晶粒黏著劑(die-attach adhesive)。該晶粒黏接焊盤116係介於該等第一輻射狀互連314及該等第二輻射狀互連320之間。
該積體電路晶粒218包含非主動側(non-active side)404及主動側(active side)406，其中該主動側406包含製備於其上之主動電路(active circuitry)。該非主動側404面向該晶粒黏接焊盤116。為了說明的目的，該積體電路晶粒218係顯示面向該晶粒黏接焊盤116的該非主動側404，然而應當瞭解該主動側406可無需使用該黏著劑402面向該晶粒黏接焊盤116。舉例而言，該積體電路晶粒218可以覆晶(flip chip)的方式安裝於該等第一輻射狀互連314及該等第二輻射狀互連320之上。
現在參照第5圖，於其中係顯示第3圖之結構在連接階段的仰視圖。該仰視圖係顯示自該等緯線304延伸的該等第一輻射狀結構306及自該晶粒黏接焊盤116延伸的該等第二輻射狀結構308。該等內部互連220係顯示由該晶粒黏接焊盤116之其它側到該等第一輻射狀互連314及該等第二輻射狀互連320。為了清楚明確，並未顯示出所有的內部互連220。
現在參照第6圖，於其中係顯示沿著第5圖之6-6線段的結構之剖視圖。該等內部互連220係連接該積體電路晶粒218及該等第一輻射狀互連314。該等內部互連220也連接該積體電路晶粒218及該等第二輻射狀互連320。
現在參照第7A及7B圖，於其中係顯示第6圖一部份之更詳細的剖視圖。該更詳細的剖視圖係顯示該等第一輻射狀結構306之一者作為範例。該第一共用部312係介於該等第一輻射狀互連314之間。該等第一輻射狀結構306係顯示於此範例中，但是該更詳細的剖視圖也可表示第3圖之該等第二輻射狀結構308。
如第7A圖所示，該等第一輻射狀結構306之第一側702係為平面，因而該第一共用部312及該等第一輻射狀互連314係與該第一側702共平面。如第7B圖所示的範例中，該等第一輻射狀結構306之第二側704包含靠近該第一共用部312之凹口(indent)706。在第7B圖中之該第二側704係與在第7A圖中之該第一側702具有相同的相對側。
現在參照第8圖，於其中係顯示第5圖之結構在隔離階段的仰視圖。第5圖之結構遭遇形成該封膠104的模造製程。該封膠104外露該晶粒黏接焊盤116以及第5圖中之該等第一輻射狀互連314和該等第二輻射狀互連320二者之端部。
該等第一輻射狀互連314可以藉由形成穿透該封膠104之該等隔離孔102而彼此隔離，並且提供第3圖之該第一共用部312的實體連接，以形成該等外部互連106的一部分。該等隔離孔102可以數種方法而形成。舉例而言，該等隔離孔102可以使用模板(stencil)(未顯示)的化學蝕刻、鑽孔或雷射而形成。該等第二輻射狀互連320亦可藉由形成穿透該封膠104之該等隔離孔而彼此隔離，並且提供第3圖之該第二共用部318的實體連接，以形成該等外部互連106的剩餘部分。
為了說明的目的，該等隔離孔102係顯示位於所有第5圖的該等第一輻射狀結構306和該等第二輻射狀結構308之上，然而應當瞭解可將該等隔離孔102形成為該等第一輻射狀結構306及該等第二輻射狀結構308之一部份。該等隔離孔102之佈置選擇性(placement selectivity)可以提供更多的自由度來連接次一系統層次(未顯示)，該次一系統層次例如為印刷電路板或另一積體電路封裝系統。
也是為了說明的目的，該等隔離孔102係顯示位於該第一共用部312及該第二共用部318之上，然而應當瞭解該等隔離孔102可以被形成於該等第一輻射狀互連314及該等第二輻射狀互連320之端部。該等隔離孔102之其它佈置選擇性也可以提供更多的自由度來藉由減少該等外部互連106的選取部位而連接該次一系統層次。
現在參照第9圖，於其中係顯示沿著第8圖之9-9線段的結構之剖視圖。該剖視圖係使用介於該等外部互連106列之間的虛線標示該等隔離孔102。該積體電路晶粒218係安裝於該晶粒黏接焊盤116的上方。該等內部互連220連接該積體電路晶粒218及該等外部互連106。該封膠104覆蓋於該晶粒黏接焊盤116及該等外部互連106上方之該等內部互連220及該積體電路晶粒218。該封膠104部份地外露該等外部互連106及該晶粒黏接焊盤116。
具有該封膠104及該等隔離孔102之結構可遭受例如清洗的其他的最終處理製程。第3圖之該導線架302係單切(singulate)以形成該積體電路封裝系統100。
目前已發現本發明對於由導線架製備之高密度I/O積體電路封裝系統提供低成本且可靠的方法與結構。具有自該共用部扇出(fan out)之該等輻射狀互連之該等輻射狀結構允許置入更多的I/O而不受存在於習知導線架的對角分流條(diagonal tie bar)的拘束。該等輻射狀結構可被附接至該等緯線及該晶粒黏接焊盤兩者，以消除使用分流條支持該晶粒黏接焊盤的需要，且允許進一步增加I/O的數量。選擇性的形成該等隔離孔允許彈性的減少預先設置的該等外部互連或者留下藉由該共用部電性連接的預先設置的該等外部互連106。
現在參照第10A及10B圖，於其中係顯示第9圖一部分更為詳細之剖視圖。該更為詳細之剖視圖係顯示第3圖中之該等第一輻射狀結構306之一者作為範例。如第10A圖所示，第7A圖之該第一共用部312已自第7A圖之該等第一輻射狀互連314之間移除，以於該等外部互連106之間留下該等隔離孔102之一者。同樣地，如第10B圖所示，第7B圖之該第一共用部312已自第7B圖之該等第一輻射狀互連314之間移除，以於該等外部互連106之間留下該等隔離孔102之一者。於第10B圖中，該等隔離孔102並未越過該等外部互連106之高度使得該封膠104也是介於該等外部互連106之間。該等第一輻射狀結構306係顯示於此範例中，但是該更詳細之剖視圖可以表示出第3圖之該等第二輻射狀結構308。
現在參照第11圖，於其中係顯示本發明第二實施例之導線架1102之仰視圖。該導線架1102可被用以形成第1圖之該積體電路封裝系統100之實施例。於一範例中，該導線架1102包含被緯線1104所圍繞之晶粒黏接焊盤1116。分流條(tie bar)1106係介於該等緯線1104之角落及該晶粒黏接焊盤1116之角落之間。
輻射狀結構1108係自該等緯線1104朝向該晶粒黏接焊盤1116延伸。該等輻射狀結構1108的每一個包含延伸部1110、共用部1112及輻射狀互連1114。該延伸部1110係介於該等緯線1104及該共用部1112之間。該等輻射狀互連1114係自該共用部1112向多方延伸。於該等輻射狀互連1114端部之端子墊1118係形成為例如將該端子墊1118自該共用部1112向多方伸出之組構。
該等輻射狀互連1114之數量及角度可以改變。該延伸部1110及該等輻射狀互連1114之長度可以改變。該晶粒黏接焊盤1116之尺寸可以改變。該等端子墊1118之組構可以改變，舉例而言，如平行於該積體電路封裝系統100之邊界，或者可以形成為圓形組構。該等端子墊1118的外露形狀及尺寸可以改變。
現在參照第12圖，於其中係顯示用於製備本發明之一實施例之積體電路封裝系統100之積體電路封裝方法1200之流程圖。該方法1200包含：於方塊1202中，連接積體電路晶粒及外部互連；於方塊1204中，形成封膠於該積體電路晶粒及該等外部互連一部分的上方；以及於方塊1206中，形成隔離孔於該等外部互連之間並進入該封膠外露該等外部互連之一側。
本發明之另一重要的實施態樣係在用於支持與提供降低成本、簡化系統及提昇效能的歷史趨勢。
由於本發明具有上述及其他有用的實施態樣因而可進一步提昇本領域現狀到至少次一個層級。
因此，可發現本發明之該積體電路封裝系統提供重要的且迄今未知及未使用的解決方案、能力及功能性的實施態樣，以對積體電路封裝系統改善其良率、增加其可靠度並且降低其成本。所產生的製程及組構具有明確性、成本效益佳、不複雜、高度多用途，精確、靈敏及有效率的優點，而且可藉由以快速、有效率的方式改變已知的元件而加以實施，並且還具有可經濟地製備、應用及使用的優點。
雖然本發明業已搭配特定最佳模式來進行說明，但應當瞭解，本領域具有一般技術者將可根據先前的敘述內容而輕易地知悉仍可對本發明進行多種替換、修飾及改變。因此，本發明意欲包含落入以下所列之申請專利範圍之範疇內的所有替換、修飾及改變。於此所提出或於附圖中所顯示之所有內容均以說明的方式進行解釋而非作為限制之用。
100．．．積體電路封裝系統
102．．．隔離孔
104．．．封膠
106．．．外部互連
108．．．第一列
110．．．第二列
112．．．第三列
114．．．邊界
116．．．晶粒黏接焊盤
218．．．積體電路晶粒
220．．．內部互連
302．．．導線架
304、1104．．．緯線
306．．．第一輻射狀結構
308．．．第二輻射狀結構
310．．．第一延伸部
312．．．第一共用部
314．．．第一輻射狀互連
316．．．第二延伸部
318．．．第二共用部
320．．．第二輻射狀互連
322．．．第三延伸部
324．．．第四延伸部
402．．．黏著劑
404．．．非主動側
406．．．主動側
702．．．第一側
704．．．第二側
706．．．凹口
1102．．．導線架
1106．．．分流條
1108．．．輻射狀結構
1110．．．延伸部
1112．．．共用部
1114．．．輻射狀互連
1116．．．晶粒黏接焊盤
1118．．．端子墊
1200．．．方法
1202、1204、1206．．．步驟
第1圖係為本發明第一實施例之積體電路封裝系統之仰視圖；
第2圖係為沿著第1圖之2-2線段之該積體電路封裝系統之剖視圖；
第3圖係為製備第1圖之該積體電路封裝系統100的中間階段中的導線架一部份的仰視圖；
第4圖係為沿著第3圖之4-4線段的結構之剖視圖；
第5圖係為第3圖之結構在連接階段之仰視圖；
第6圖係為沿著第5圖之6-6線段的結構之剖視圖；
第7A及7B圖係為第6圖一部份更詳細的剖視圖；
第8圖係為第5圖之結構在隔離階段的仰視圖；
第9圖係為沿著第8圖之9-9線段的結構之剖視圖；
第10A及10B圖係為第9圖一部分更為詳細的剖視圖；
第11圖係本發明第二實施例之導線架之仰視圖；以及
第12圖係為用於製備本發明之一實施例之積體電路封裝系統之積體電路封裝方法的流程圖。
100．．．積體電路封裝系統
102．．．隔離孔
104．．．封膠
106．．．外部互連
108．．．第一列
112．．．第三列
116．．．晶粒黏接焊盤
218．．．積體電路晶粒
220．．．內部互連

Claims (10)

  1. 一種積體電路封裝方法(1200)，係包括：連接積體電路晶粒(218)及外部互連(106)，其中，該外部互連(106)形成輻射狀結構，且在每一輻射狀結構，該外部互連(106)藉由第一輻射狀互連(314)係自該第一共用部(312)向多方延伸；形成封膠(104)於該積體電路晶粒(218)及一部分的該等外部互連(106)之上；以及形成隔離孔(102)於該等外部互連(106)之間並進入外露該等外部互連(106)之該封膠(104)的一側。
  2. 如申請專利範圍第1項之方法(1200)，其中，連接該積體電路晶粒(218)及該等外部互連(106)的步驟包含連接由該隔離孔(102)向多方伸展之該等外部互連(106)。
  3. 如申請專利範圍第1項之方法(1200)，其中，形成該封膠(104)於該積體電路晶粒(218)及該一部分的該等外部互連(106)之上的步驟包含形成該封膠(104)於該等外部互連(106)之間及於該隔離孔(102)之上。
  4. 如申請專利範圍第1項之方法(1200)，其中，連接該積體電路晶粒(218)及該等外部互連(106)的步驟包含連接平行於該封膠(104)的邊界(114)之該等外部互連(106)。
  5. 如申請專利範圍第1至4項中任一項之方法(1200)，復包括提供具有該積體電路晶粒(218)於其上之晶粒黏接焊盤(116)。
  6. 一種積體電路封裝系統(100)，包括：積體電路晶粒(218)；外部互連(106)，係連接該積體電路晶粒(218)，其中，該外部互連(106)形成輻射狀結構，且在每一輻射狀結構，該外部互連(106)藉由第一輻射狀互連(314)係自該第一共用部(312)向多方延伸；以及具有隔離孔(102)之封膠(104)，係設於該積體電路晶粒(218)及一部分的該等外部互連(106)之上，且該隔離孔(102)位於該等外部互連(106)之間並進入該封膠(104)外露該等外部互連(106)的一側。
  7. 如申請專利範圍第6項之系統(100)，其中，該等外部互連(106)係為由該隔離孔(102)向多方伸展的組構。
  8. 如申請專利範圍第6項之系統(100)，其中，該封膠(104)係介於該等外部互連(106)之間以及於該隔離孔(102)之上。
  9. 如申請專利範圍第6項之系統(100)，其中，該等外部互連(106)係平行於該封膠(104)之邊界(114)。
  10. 如申請專利範圍第6至9項中任一項之系統(100)，復包括具有該積體電路晶粒(218)於其上之晶粒黏接焊盤(116)。
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