KR20090045780A - Method for forming fine pattern in semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 본 발명의 반도체 소자의 미세 패턴 형성 방법은, 피식각층 상에 희생막 패턴을 형성하는 단계; 상기 희생막 패턴을 포함하는 결과물의 전면에 폴리실리콘막을 형성하는 단계; 플라즈마 산화 공정을 수행하여 상기 폴리실리콘막의 표면이 산화되어 형성되는 산화막을 형성하는 단계; 상기 산화막을 비등방성 식각하여 상기 산화막이 상기 폴리실리콘막의 측벽에만 잔류하게 하는 단계; 상기 폴리실리콘막을 스페이서 식각하여 상기 희생막 패턴의 양측벽에 폴리실리콘 스페이서를 형성하는 단계; 상기 희생막 패턴을 제거하는 단계; 및 적어도 상기 폴리실리콘 스페이서를 식각 베리어로 상기 피식각층을 식각하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 미세 패턴 형성 방법은, 스페이서 패터닝 기술에 있어서 스페이서 형상을 개선하여 내외벽 프로파일을 동일하게 함으로써 피식각층 패턴의 스페이스 폭의 편차를 최소화할 수 있다.The present invention relates to a method of forming a fine pattern of a semiconductor device, the method of forming a fine pattern of a semiconductor device of the present invention, forming a sacrificial film pattern on the etching layer; Forming a polysilicon film on the entire surface of the resultant including the sacrificial film pattern; Performing a plasma oxidation process to form an oxide film formed by oxidizing a surface of the polysilicon film; Anisotropically etching the oxide film so that the oxide film remains only on sidewalls of the polysilicon film; Etching the polysilicon layer to form polysilicon spacers on both sidewalls of the sacrificial layer pattern; Removing the sacrificial layer pattern; And etching the etched layer using at least the polysilicon spacer as an etch barrier, wherein the method of forming a fine pattern of a semiconductor device according to the present invention includes improving the spacer shape in the spacer patterning technique to improve the inner and outer wall profiles. By making it the same, the variation of the space width of the etching target layer pattern can be minimized.

스페이서 패터닝 기술, 스페이스 폭, 스페이서 식각, 플라즈마 산화 공정 Spacer patterning technology, space width, spacer etching, plasma oxidation process

Description

반도체 소자의 미세 패턴 형성 방법{METHOD FOR FORMING FINE PATTERN IN SEMICONDUCTOR DEVICE}METHOD FOR FORMING FINE PATTERN IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.TECHNICAL FIELD This invention relates to the manufacturing technique of a semiconductor element. Specifically, It is related with the manufacturing method of the fine pattern of a semiconductor element.

반도체 소자가 고집적화됨에 따라 패턴의 미세화는 필수적으로 요구되고 있으나, 현재까지 개발된 노광 장비의 해상도 한계로 인하여 40nm 이하의 미세 패턴을 갖는 소자를 구현하는 것은 어려운 실정이다.As semiconductor devices are highly integrated, pattern refinement is required. However, due to the limitation of the resolution of exposure equipment developed to date, it is difficult to implement a device having a fine pattern of 40 nm or less.

이러한 문제를 해결하기 위하여 최근 스페이서 패터닝 기술(spacer patterning technology)이 제안되었으며, 이하, 도1a 내지 도1f를 참조하여 이를 간략히 설명하기로 한다.In order to solve this problem, a spacer patterning technology has recently been proposed, which will be briefly described with reference to FIGS. 1A to 1F.

도1a 내지 도1f는 종래의 스페이서 패터닝 기술을 이용하는 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method of forming a fine pattern of a semiconductor device using a conventional spacer patterning technique.

도1a에 도시된 바와 같이, 피식각층(10) 상에 하드마스크(11)를 형성한다.As shown in FIG. 1A, a hard mask 11 is formed on the etched layer 10.

이어서, 하드마스크(11) 상에 식각 정지막(12) 및 희생막(13)을 형성한 후, 포토레지스트 패턴(미도시됨)을 이용하여 희생막(13)을 식각함으로써 희생막(13) 패턴을 형성한다. 이때, 희생막(13)은 일반적으로 산화막으로 이루어진다.Subsequently, after the etch stop layer 12 and the sacrificial layer 13 are formed on the hard mask 11, the sacrificial layer 13 is etched by using a photoresist pattern (not shown). Form a pattern. In this case, the sacrificial film 13 is generally made of an oxide film.

도1b에 도시된 바와 같이, 희생막(13) 패턴을 포함하는 결과물의 전면에 스페이서용 물질막(14)을 증착한 후, 도1c에 도시된 바와 같이, 스페이서 식각(spacer etch)을 수행하여 희생막(13) 패턴의 양측벽에 스페이서(14a)를 형성한다. 이때, 스페이서용 물질막(14)으로는 일반적으로 폴리실리콘막을 이용한다.As shown in FIG. 1B, after depositing the spacer material film 14 on the entire surface of the resultant including the sacrificial layer 13 pattern, as shown in FIG. 1C, a spacer etch is performed. Spacers 14a are formed on both sidewalls of the sacrificial layer 13 pattern. In this case, a polysilicon film is generally used as the spacer material film 14.

도1d에 도시된 바와 같이, 습식 딥 아웃 공정 등으로 희생막(13) 패턴을 제거하여 스페이서(14a)만 잔류하게 한다.As shown in FIG. 1D, the sacrificial layer 13 pattern is removed by a wet dip out process to leave only the spacer 14a.

도1e에 도시된 바와 같이, 스페이서(14a)를 식각 베리어로 하부의 식각 정지막(12) 및 하드마스크(11)를 식각한다.As shown in FIG. 1E, the etch stop layer 12 and the hard mask 11 under the spacer 14a are etched using the etch barrier.

도1f에 도시된 바와 같이, 적어도 식각된 하드마스크(11) 패턴을 식각 베리어로 피식각층(10)을 식각하여 피식각층(10) 패턴을 형성한다. As shown in FIG. 1F, the etched layer 10 is etched using at least the etched hard mask 11 pattern as an etch barrier to form the etched layer 10 pattern.

이와 같이, 스페이서(14a)를 이용하여 피식각층(10)을 패터닝함으로써 노광 한계 피치보다 작은 값을 갖는 피식각층(10) 패턴 형성이 가능하다.In this manner, by patterning the etched layer 10 using the spacer 14a, the pattern of the etched layer 10 having a value smaller than the exposure limit pitch can be formed.

그러나 이러한 종래의 스페이서 패터닝 기술은 다음과 같은 문제점을 갖는다.However, this conventional spacer patterning technique has the following problems.

상기 도1c의 공정에 있어서, 스페이서 식각의 특성상 스페이서(14a)의 외측벽은 상부에서 하부로 갈수록 폭이 증가하는 경사 프로파일을 갖게 되는 반면, 희생막(13) 패턴과 접하는 스페이서(14a)의 내측벽은 수직 프로파일을 갖게 된다. 즉, 스페이서(14a)는 일반적으로 소뿔 형상을 갖게 된다(도1d의 점선 부분 참조).In the process of FIG. 1C, the outer wall of the spacer 14a has an inclined profile that increases in width from the top to the bottom, due to the nature of the spacer etching, while the inner wall of the spacer 14a is in contact with the sacrificial layer 13 pattern. Will have a vertical profile. That is, the spacer 14a generally has a horn shape (see dotted line in FIG. 1D).

이와 같은 형상의 스페이서(14a)를 식각 베리어로 이용하여 하부막(식각 정지막(12), 하드마스크(11) 및 피식각층(10))을 식각하는 경우, 식각되는 하부막의 스페이스(space) 폭이 균일하지 않게 된다. 이는, 수직 프로파일을 갖는 스페이서(14a)의 내벽에서보다 경사 프로파일을 갖는 스페이서(14a)의 외벽에서의 식각 속도가 더 빠르기 때문이다. When the lower layer (the etch stop layer 12, the hard mask 11, and the etched layer 10) is etched using the spacer 14a having such a shape as an etch barrier, the width of the lower layer to be etched. This is not uniform. This is because the etching rate at the outer wall of the spacer 14a having the inclined profile is faster than at the inner wall of the spacer 14a having the vertical profile.

따라서, 종래의 스페이서 패터닝 기술을 이용하면서도 피식각층 패턴 스페이스 폭의 편차를 최소화할 수 있는 기술의 개발이 요구된다. Accordingly, there is a need for the development of a technique capable of minimizing the variation in the pattern space width of an etched layer while using a conventional spacer patterning technique.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 스페이서 패터닝 기술에 있어서 스페이서 형상을 개선하여 내외벽 프로파일을 동일하게 함으로써 피식각층 패턴 스페이스 폭의 편차를 최소화할 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공하고자 한다.The present invention has been proposed to solve the above problems of the prior art, by improving the shape of the spacer in the spacer patterning technology to make the inner and outer wall profiles the same, so that the variation of the pattern space width of the etched layer can be minimized. It is intended to provide a pattern forming method.

상기 과제를 해결하기 위한 본 발명의 반도체 소자의 미세 패턴 형성 방법은, 피식각층 상에 희생막 패턴을 형성하는 단계; 상기 희생막 패턴을 포함하는 결과물의 전면에 폴리실리콘막을 형성하는 단계; 플라즈마 산화 공정을 수행하여 상기 폴리실리콘막의 표면이 산화되어 형성되는 산화막을 형성하는 단계; 상기 산화막을 비등방성 식각하여 상기 산화막이 상기 폴리실리콘막의 측벽에만 잔류하게 하는 단계; 상기 폴리실리콘막을 스페이서 식각하여 상기 희생막 패턴의 양측벽에 폴리실리콘 스페이서를 형성하는 단계; 상기 희생막 패턴을 제거하는 단계; 및 적어도 상기 폴리실리콘 스페이서를 식각 베리어로 상기 피식각층을 식각하는 단계를 포함한다.The method of forming a fine pattern of a semiconductor device of the present invention for solving the above problems, forming a sacrificial film pattern on the etched layer; Forming a polysilicon film on the entire surface of the resultant including the sacrificial film pattern; Performing a plasma oxidation process to form an oxide film formed by oxidizing a surface of the polysilicon film; Anisotropically etching the oxide film so that the oxide film remains only on sidewalls of the polysilicon film; Etching the polysilicon layer to form polysilicon spacers on both sidewalls of the sacrificial layer pattern; Removing the sacrificial layer pattern; And etching the etched layer with at least the polysilicon spacer as an etch barrier.

상술한 본 발명에 의한 반도체 소자의 미세 패턴 형성 방법은, 스페이서 패 터닝 기술에 있어서 스페이서 형상을 개선하여 내외벽 프로파일을 동일하게 함으로써 피식각층 패턴 스페이스 폭의 편차를 최소화할 수 있다.In the method for forming a fine pattern of a semiconductor device according to the present invention described above, in the spacer patterning technique, the spacer shape may be improved to make the inner and outer wall profiles the same, thereby minimizing the variation in the width of the etched layer pattern space.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도2a 내지 도2h는 본 발명의 일실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 공정 단면도이다.2A through 2H are cross-sectional views illustrating a method of forming a fine pattern of a semiconductor device in accordance with an embodiment of the present invention.

도2a에 도시된 바와 같이, 피식각층(20) 상에 하드마스크(21)를 형성한다.As shown in FIG. 2A, a hard mask 21 is formed on the etched layer 20.

이어서, 하드마스크(21) 상에 식각 정지막(22) 및 희생막(23)을 형성한다.Subsequently, an etch stop layer 22 and a sacrificial layer 23 are formed on the hard mask 21.

이어서, 희생막(23) 상에 포토레지스트 패턴(미도시됨)을 형성한 후, 이 포토레지스트 패턴을 식각 베리어로 희생막(23)을 식각하여 희생막(23) 패턴을 형성한다. 이때, 희생막(23) 패턴은 산화막으로 이루어질 수 있다. Subsequently, after the photoresist pattern (not shown) is formed on the sacrificial layer 23, the sacrificial layer 23 is etched using the photoresist pattern as an etching barrier to form the sacrificial layer 23 pattern. In this case, the sacrificial layer 23 pattern may be formed of an oxide layer.

도2b에 도시된 바와 같이, 희생막(23) 패턴을 포함하는 결과물의 전면에 스페이서용 폴리실리콘막(24)을 형성한다.As shown in FIG. 2B, a polysilicon film 24 for spacers is formed on the entire surface of the resultant including the sacrificial film 23 pattern.

도2c에 도시된 바와 같이, 결과물에 대해 플라즈마 산화(plasma oxidation) 공정을 수행하여 폴리실리콘막(24)의 표면을 산화시킨다. 그 결과, 산화되지 않고 잔류하는 폴리실리콘막(24) 전면에 플라즈마 산화 공정에 의한 산화막(25)이 형성 된다. 플라즈마 산화 공정은 O2 가스를 이용하되, 100~2000sccm 유량의 O2 가스를 이용함이 바람직하고, 5~30mT의 압력과 0~50V의 바이어스 파워를 인가한 상태에서 수행됨이 바람직하고, 10~50초 동안 수행됨이 바람직하다. 또한, 이러한 산화막(25)의 두께는 10~100Å 정도가 됨이 바람직하다.As shown in FIG. 2C, a plasma oxidation process is performed on the resultant to oxidize the surface of the polysilicon film 24. As a result, the oxide film 25 by the plasma oxidation process is formed on the entire surface of the polysilicon film 24 which remains unoxidized. The plasma oxidation process, but using O 2 gas, preferably utilizing an O 2 gas of 100 ~ 2000sccm flow, and carried out is preferably in a state of applying a bias power of 5 ~ 30mT pressure and 0 ~ 50V of and, 10-50 It is preferably carried out for a second. In addition, the thickness of the oxide film 25 is preferably about 10 ~ 100 ~.

도2d에 도시된 바와 같이, 산화막(25)을 비등방성 식각하여 폴리실리콘막(24)의 측벽에만 잔류하게 한다. As shown in FIG. 2D, the oxide film 25 is anisotropically etched so as to remain only on the sidewalls of the polysilicon film 24. As shown in FIG.

도2e에 도시된 바와 같이, 폴리실리콘막(24)에 대해 스페이서 식각을 수행하여 희생막(23) 패턴의 양측벽에 폴리실리콘 스페이서(24a)를 형성한다. 스페이서 식각 공정은 HBr 및 Cl2 가스를 이용하되, 그 유량을 10~500sccm으로 하는 것이 바람직하고, 10~50초 동안 수행됨이 바람직하다. 이러한 스페이서 식각시 산화막(25)이 폴리실리콘 스페이서(24a)의 외측벽을 보호하기 때문에 폴리실리콘 스페이서(24a)의 외측벽 프로파일을 개선할 수 있다. 결과적으로, 하부층의 식각 베리어로 작용하는 폴리실리콘 스페이서(24a)(또는, 폴리실리콘 스페이서(24a) 및 그 측벽의 산화막(25))의 내외벽이 모두 실질적으로 수직 프로파일을 갖게 되므로 이를 이용하여 형성되는 하부층 패턴의 스페이스 폭 편차를 최소화할 수 있다. As shown in FIG. 2E, spacer etching is performed on the polysilicon layer 24 to form the polysilicon spacers 24a on both sidewalls of the sacrificial layer 23 pattern. The spacer etching process uses HBr and Cl 2 gas, but the flow rate is preferably 10 to 500 sccm, preferably 10 to 50 seconds. Since the oxide layer 25 protects the outer wall of the polysilicon spacer 24a during the spacer etching, the outer wall profile of the polysilicon spacer 24a may be improved. As a result, the inner and outer walls of the polysilicon spacers 24a (or the polysilicon spacers 24a and the oxide film 25 on the sidewalls) serving as the etch barriers of the lower layer all have a substantially vertical profile and are formed using the same. The space width variation of the underlayer pattern may be minimized.

도2f에 도시된 바와 같이, 습식 딥 아웃 공정 등으로 희생막(23) 패턴을 제거하여 폴리실리콘 스페이서(24a) 및 그 외측벽의 산화막(25)만 잔류하게 한다. 본 도면에서는 산화막(25)이 잔류하는 것으로 도시하였으나, 이에 한정되는 것은 아니며 희생막(23) 패턴과 함께 제거될 수도 있다. As shown in FIG. 2F, the sacrificial film 23 pattern is removed by a wet dip out process to leave only the polysilicon spacer 24a and the oxide film 25 on the outer wall thereof. Although the oxide film 25 is shown as being left in this drawing, the present invention is not limited thereto and may be removed together with the sacrificial film 23 pattern.

도2g에 도시된 바와 같이, 폴리실리콘 스페이서(24a) 및 그 외측벽의 산화막(25)을 식각 베리어로 하부의 식각 정지막(22) 및 하드마스크(21)를 식각한다. 전술한 바와 같이, 폴리실리콘 스페이서(24a) 및 그 외측벽의 산화막(25)은 내외벽이 모두 수직 프로파일을 갖기 때문에 식각된 식각 정지막(22) 패턴 및 식각된 하드마스크(21) 패턴의 스페이스 폭이 균일하게 될 수 있다. As shown in FIG. 2G, the etch stop layer 22 and the hard mask 21 under the polysilicon spacers 24a and the oxide layer 25 on the outer wall thereof are etched with the etch barrier. As described above, the polysilicon spacers 24a and the oxide films 25 on the outer walls thereof have a vertical profile, so that the widths of the etch stop films 22 patterns and the etched hard mask 21 patterns are both inner and outer walls. This can be made uniform.

도2h에 도시된 바와 같이, 적어도 식각된 하드마스크(21) 패턴을 식각 베리어로 피식각층(20)을 식각하여 피식각층(20) 패턴을 형성한다. 전술한 바와 같이, 식각된 하드마스크(21) 패턴의 스페이스 폭이 균일하기 때문에 피식각층(20) 패턴의 스페이스 폭 역시 균일하게 될 수 있다. 이와 같은 패턴 스페이스 폭의 균일성을 확보함으로써 반도체 소자의 특성을 크게 개선할 수 있다. As shown in FIG. 2H, the etched layer 20 is etched using at least the etched hard mask 21 pattern as an etch barrier to form the etched layer 20 pattern. As described above, since the space width of the etched hard mask 21 pattern is uniform, the space width of the etched layer 20 pattern may also be uniform. By securing the uniformity of the pattern space width, the characteristics of the semiconductor device can be greatly improved.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도1a 내지 도1f는 종래의 스페이서 패터닝 기술을 이용하는 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 공정 단면도.1A to 1F are cross-sectional views for explaining a method for forming a fine pattern of a semiconductor device using a conventional spacer patterning technique.

도2a 내지 도2h는 본 발명의 일실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 공정 단면도.2A to 2H are cross-sectional views illustrating a method of forming a fine pattern of a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

20 : 피식각층 21 : 하드마스크20: etching layer 21: hard mask

22 : 식각 정지막 23 : 희생막22: etching stop film 23: sacrificial film

24 : 폴리실리콘막 25 : 산화막24 polysilicon film 25 oxide film

Claims (12)

피식각층 상에 희생막 패턴을 형성하는 단계;Forming a sacrificial layer pattern on the etched layer; 상기 희생막 패턴을 포함하는 결과물의 전면에 폴리실리콘막을 형성하는 단계;Forming a polysilicon film on the entire surface of the resultant including the sacrificial film pattern; 플라즈마 산화 공정을 수행하여 상기 폴리실리콘막의 표면이 산화되어 형성되는 산화막을 형성하는 단계;Performing a plasma oxidation process to form an oxide film formed by oxidizing a surface of the polysilicon film; 상기 산화막을 비등방성 식각하여 상기 산화막이 상기 폴리실리콘막의 측벽에만 잔류하게 하는 단계;Anisotropically etching the oxide film so that the oxide film remains only on sidewalls of the polysilicon film; 상기 폴리실리콘막을 스페이서 식각하여 상기 희생막 패턴의 양측벽에 폴리실리콘 스페이서를 형성하는 단계;Etching the polysilicon layer to form polysilicon spacers on both sidewalls of the sacrificial layer pattern; 상기 희생막 패턴을 제거하는 단계; 및Removing the sacrificial layer pattern; And 적어도 상기 폴리실리콘 스페이서를 식각 베리어로 상기 피식각층을 식각하는 단계Etching the etched layer with at least the polysilicon spacer as an etch barrier 를 포함하는 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 피식각층 상에 하드마스크가 개재되는A hard mask is interposed on the etched layer. 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 희생막 패턴 하부에 식각 정지막이 개재되는An etch stop layer is interposed below the sacrificial layer pattern. 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 플라즈마 산화 공정은, O2 가스를 이용하여 수행되는The plasma oxidation process is performed using O 2 gas 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 제4항에 있어서,The method of claim 4, wherein 상기 O2 가스의 유량은 100~2000sccm인The flow rate of the O 2 gas is 100 ~ 2000sccm 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 제4항 또는 제5항에 있어서,The method according to claim 4 or 5, 상기 플라즈마 산화 공정은, 10~50초 동안 수행되는The plasma oxidation process is performed for 10 to 50 seconds 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 플라즈마 산화 공정은, 5~30mT의 압력 및 0~50V의 바이어스 파워가 인가된 상태에서 수행되는The plasma oxidation process is performed at a pressure of 5 ~ 30mT and a bias power of 0 ~ 50V is applied 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 산화막의 두께는 10~100Å인The thickness of the oxide film is 10 ~ 100Å 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 스페이서 식각은, HBr 및 Cl2 가스를 이용하여 수행되는The spacer etching is performed using HBr and Cl 2 gas 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 제9항에 있어서,The method of claim 9, 상기 HBr 및 Cl2 가스의 유량은 10~500sccm인The flow rate of the HBr and Cl 2 gas is 10 ~ 500sccm 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 제9항 또는 제10항에 있어서,The method of claim 9 or 10, 상기 스페이서 식각은, 10~50초 동안 수행되는The spacer etching is performed for 10 to 50 seconds 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 피식각층 식각 단계는,The etching layer etching step, 상기 폴리실리콘 스페이서 및 상기 산화막을 식각 베리어로 하여 수행되는The polysilicon spacer and the oxide film is performed as an etching barrier 반도체 소자의 미세 패턴 형성 방법.Method of forming a fine pattern of a semiconductor device.
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