KR20090045753A - 고속으로 데이터 송신할 수 있는 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 고속으로 동작하는 데이터 처리 장치와 반도체 메모리 장치에 있어 데이터의 고속 전달의 신뢰성을 높일 수 있도록 한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 채널 정보를 수신하는 다수의 데이터 입출력 회로 및 읽기 트레이닝을 위해 입력되는 어드레스 정보를 바탕으로 채널 정보에 대응하여 선택된 데이터 입출력 회로로 전달될 데이터 트레이닝 패턴을 생성하기 위한 트레이닝 드라이버를 포함한다. 따라서, 본 발명은 데이터 처리 장치로부터 인가되는 채널 정보와 어드레스 핀을 통해 입력되는 정보를 이용하여 서로 다른 데이터 트레이닝 패턴을 각각의 데이터 패드를 통해 출력하여 실제 반도체 메모리 장치에서 데이터가 출력되는 상황과 유사하게 읽기 트레이닝을 수행할 수 있다.
읽기 트레이닝, 반도체, 메모리 장치, 데이터 패턴, 채널 정보

Description

고속으로 데이터 송신할 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS FOR TRANSMITTING DATA IN HIGH SPEED}
본 발명은 고속으로 동작할 수 있는 반도체 메모리 장치에 관한 것으로, 특히 데이터를 읽고 쓰는 동작 중 데이터의 송수신을 고속으로 하기 위한 장치 및 그 방법에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 반도체 메모리 장치가 보다 빠른 속도로 안전하게 동작하기 위해서는 반도체 메모리 장치 내 여러 회로들이 고속으로 동작할 수 있어야함은 물론 여러 회로들 간 신호 혹은 데이터를 빠른 속도로 전달할 수 있어야 한다.
실제로, 반도체 메모리 장치에는 단위셀에 저장된 데이터를 읽어내거나, 외부에서 입력되는 데이터를 단위셀에 전송하기 위한 여러 제어회로 및 이 데이터를 전달하기 위한 연결선 및 연결 장치를 통해 동작이 지연되고 있다. 또한, 반도체 메모리 장치가 출력한 데이터들이 시스템 내 데이터를 요구한 장치로 전달되는 데에도 지연이 발생한다. 고속으로 동작하는 시스템에서 신호 및 데이터 전달에 소요되는 지연은 시스템 성능을 저하하는 요소가 될 뿐만 아니라 동작의 안정성과 신뢰성을 낮춘다. 데이터가 전달된 경로에서 발생하는 지연은 주어진 동작 환경에 따라 변화될 가능성이 크며 이는 반도체 메모리 장치의 동작에 악영향을 미친다.
일반적으로, 외부 장치로부터 명령어가 입력된 후 반도체 메모리 장치가 단위셀의 데이터를 출력하는 동작(일반적으로 메모리동작에서의 Read동작)이 빠르면 빠를수록 동작 성능은 좋아지는 데, 특히 이미지와 같은 많은 양의 데이터를 빠르게 처리하는 그래픽 작업에 사용하기 위한 반도체 메모리 장치의 경우 데이터를 출력하는 데 소요되는 시간은 매우 중요한 성능 지표가 된다. 아울러, 반도체 메모리 장치로부터 출력된 데이터들이 각종 처리 장치에 정확히 전달되어야 시스템은 안정적으로 동작할 수 있다.
도 1은 일반적인 반도체 메모리 장치의 읽기 동작을 설명하기 위한 파형도이다. 구체적으로, 그래픽 작업용 반도체 메모리 장치와 이미지 데이터를 전문적으로 처리하기 위한 그래픽 처리 장치(GRAPHIC PROOCESS UNIT, GPU) 간 데이터를 주고 받는 과정을 설명하고 있다.
도시된 바와 같이, 읽기(READ) 동작에서 그래픽 처리 장치(GPU)의 요구에 따라 일반적인 디디알(DOUBLE DATA RATE, DDR) 반도체 메모리 장치는 요구에 대응하는 데이터(DRAM DATA)를 메모리 클록(DRAM clock)의 상승 에지(rising edge) 및 하강 에지(falling edge)에 동기 시켜 출력한다. 또한, 그래픽 처리 장치(GPU)는 그래픽 클록(GPU clock)의 상승 에지(rising edge) 및 하강 에지(falling edge) 때의 입력된 데이터 값을 읽어들인다. 이때, 디디알 반도체 메모리 장치에서 출력된 데이터의 유효 윈도우 내에 그래픽 클록의 상승 및 하강 에지가 존재하여야 그래픽 처리 장치가 정확히 데이터를 전달받을 수 있다.
데이터 전달과정에서 반도체 메모리 장치와 그래픽 처리 장치 사이에 존재하는 물리적 요인으로 인해 (t2-t1) 만큼의 데이터 지연 시간이 발생한다. 반도체 메모리 장치에서는 클록의 에지에 동기화하여 데이터를 출력하지만, 그래픽 처리 장치에서는 전달되는 데이터의 유효 윈도우 내 바람직하게는 데이터 유효 윈도우의 가운데 클록의 에지가 위치되어야 정확하게 데이터를 전달될 수 있다. 따라서, 가장 이상적인 상황은 메모리 클록(DRAM clock)과 그래픽 클록(GPU clock)의 위상차이가 0.5*UI(여기서 UI는 데이터 유효 윈도우)만큼 일 경우이고, 이때 데이터 지연 시간은 반도체 메모리 장치와 그래픽 처리 장치 사이에 존재하는 물리적 요인을 감안하여 t2-t1+0.5*UI 정도로 생각할 수 있다. 결국, 도시된 것처럼 반도체 메모리 장치와 그래픽 처리 장치의 동작은 서로 다른 위상을 가지는 클록을 기준으로 이루 어진다. 이렇게 반도체 메모리 장치와 그래픽 처리 장치 간 서로 다른 클록 환경은 전달되는 데이터와 데이터를 인식하기 위한 클록(즉, 데이터 트리거(trigger) 신호) 간의 불일치가 존재함을 의미한다.
이러한 불일치를 극복하여 안정된 동작을 제공하기 위해, 반도체 메모리 장치나 반도체 메모리 장치를 포함하는 시스템은 반도체 메모리 장치와 그래픽 처리 장치 사이 발생하는 지연 시간을 미리 정하기도 한다. 이를 위해, 읽기 스트로브 신호(RDQS) 및 쓰기 스트로브 신호(WDQS)와 같은 별도의 클록(기준신호)이 사용되거나, 기준 클록을 기준으로 한 출력 액세스 시간(tAC) 및 데이터 스트로브 신호 출력 액세스 시간(tDQSCK) 혹은 데이터 스트로브 신호부터 데이터 출력까지의 시간(tDQSQ) 등을 반도체 메모리 장치의 스펙(Spec.)에 규정한다.
이러한 반도체 메모리 장치의 스펙에 정의된 여러 파라미터들의 값이나 관련 정보들은 반도체 메모리 장치와 그래픽 처리 장치 내부에 물리적으로 고정되어 있어, 실제 구현된 시스템 내에서 예상치 않은 동작 환경의 변화가 발생할 경우 정상적인 데이터 전달을 보장되기 어려워진다. 특히, 고속으로 동작하는 시스템에서는 유효한 데이터의 윈도우는 점점 작아질 수밖에 없고 반도체 메모리 장치와 그래픽 처리 장치 사이의 채널에 존재하는 데이터가 증가함에 따라 안정적으로 데이터를 전달하는 일은 쉽지 않아졌다.
이러한 어려움을 해결하기 위해 최근의 반도체 메모리 장치와 그래픽 처리 장치는 데이터 트레이닝(data training)을 통해 실제로 둘 사이의 데이터가 고속으로 전달되는 상황에 대응할 수 있도록 한다. 여기서, 데이터 트레이닝은 읽기와 쓰 기의 동작을 위한 데이터를 안정적으로 전달하기 위해 제어 장치(Controller)와 반도체 메모리 장치 사이에 미리 약속된 데이터 패턴을 사용하여 데이터 사이의 스큐(skew)를 조절하는 기술을 말한다. 일 예로, 디디알3(DDRIII) 반도체 메모리 장치의 성능을 규정하는 스펙에는 지연으로 인한 클록(HCLK)과 데이터 스트로브 신호(DQS)의 시간 차이를 보정하기 위한 쓰기 레벨링(WRITE leveling) 기술을 채택하고 있다. 쓰기 레벨링을 통해 스트로브 신호와 클록 신호 간 스큐를 보상하여 반도체 메모리 장치가 가지는 tDQSS, tDSS and tDSH 등을 포함한 타이밍 요구 조건(timing requirement)을 충족할 수 있도록 프로그램 가능한 지연 소자들을 데이터 스트로브 신호에 사용한다.
최근에 제안되고 있는 그래픽 작업용 반도체 메모리 장치는 4Gbps 이상의 속도로 데이터를 전달할 수 있도록 설계되고 있으며 이러한 고속 동작의 신뢰성을 보장하기 위해서 그래픽 작업용 반도체 메모리 장치는 데이터 트레이닝을 스펙에 규정하고 있다.
본 발명은 고속으로 동작하는 데이터 처리 장치와 반도체 메모리 장치에 있어 데이터의 고속 전달의 신뢰성을 높이기 위한 것으로, 반도체 메모리 장치가 데이터 처리 장치로부터 인가되는 채널 정보와 어드레스 정보를 통해 서로 다른 데이터 트레이닝 패턴을 출력할 수 있는 반도체 메모리 장치를 제공함으로써 읽기 동작의 신뢰성을 보장하도록 하는 데 그 특징이 있다.
본 발명은 채널 정보를 수신하는 다수의 데이터 입출력 회로 및 읽기 트레이닝을 위해 입력되는 어드레스 정보를 바탕으로 채널 정보에 대응하여 선택된 데이터 입출력 회로로 전달될 데이터 트레이닝 패턴을 생성하기 위한 트레이닝 드라이버를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 읽기 트레이닝을 위한 채널 정보 및 어드레스 정보를 송신하고 대응하는 데이터 트레이닝 패턴의 도착 시점을 확인하여 시스템 클록의 위상을 앞당기거나 지연시키는 데이터 처리 장치 및 어드레스 정보를 바탕으로 데이터 트레이닝 패턴을 생성한 후 상기 채널 정보에 대응하는 다수의 데이터 입출력 회로를 통해 출력하기 위한 반도체 메모리 장치를 포함하는 시스템을 제공한다.
더 나아가, 본 발명은 다수의 어드레스 입출력 회로를 통해 입력되는 어드레스 정보를 배분하여 데이터 트레이닝 패턴을 생성하는 단계; 및 데이터 트레이닝 패턴을 다수의 데이터 입출력 회로 중 채널 정보에 의해 선택된 데이터 입출력 회로를 통해 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.을 제공한다.
동작 속도가 빠른 반도체 메모리 장치에서 데이터 전달의 신뢰성을 높이기 위해 클록과 데이터에 대해 적용되는 트레이닝 중 읽기 및 쓰기 트레이닝(Data Training)이란 반도체 메모리 장치와 데이터 처리 장치가 데이터를 주고 받는 읽기와 쓰기 과정에서 채널의 상황에 맞춰 그래픽 처리 장치의 동작 클록을 조절하여 지연으로 인한 오차를 없애버리는 것으로, 본 발명은 데이터 처리 장치로부터 인가되는 읽기 트레이닝 명령과 함께 어드레스 핀을 통해 입력되는 정보를 이용하여 실제 상황과 유사하게 다양한 데이터 패턴을 출력할 수 있는 반도체 메모리 장치를 제안한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 어드레스 핀을 통해 입력되는 정보를 활용하여 채널 정보에 대응하여 선택된 각각의 데이터 패드마다 서로 다른 데이터 트레이닝 패턴을 인가할 수 있는 회로를 포함한다.
본 발명은 데이터 처리 장치로부터 인가되는 채널 정보와 어드레스 핀을 통해 입력되는 정보를 이용하여 서로 다른 데이터 트레이닝 패턴을 각각의 데이터 패드를 통해 출력하여 실제 반도체 메모리 장치에서 데이터가 출력되는 상황과 유사하게 읽기 트레이닝을 수행할 수 있는 장점이 있다.
또한, 본 발명은 어드레스 핀을 통해 입력되는 정보를 이용하여 모든 데이터 패드에 대해 효율적으로 실제 상황과 유사한 읽기 트레이닝을 수행할 수 있을 뿐만 아니라 채널 정보에 따라 일부의 데이터 패드에 한하여 선택적으로 읽기 트레이닝을 수행할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 고속으로 동작하는 반도체 메모리 장치의 데이터 입출력 동작을 설명하기 위한 파형도이다.
도시된 바와 같이, 반도체 메모리 장치와 데이터 처리 장치를 포함한 시스템은 두 개의 서로 다른 주파수를 가지는 클록을 사용하고 있다. 데이터 처리 장치의 일종인 그래픽 처리 장치(Graphics Processing Unit, GPU)는 반도체 메모리 장치로부터 출력된 데이터(D0 ~ D7)를 데이터 클록(WCLK, WCLK#)의 상승 및 하강 에지에 동기하여 수신한다. 데이터 클록(WCLK, WCLK#)은 시스템 클록(CLK, CLK#)보다 두 배의 주파수를 가지는 클록으로 데이터를 전달하는 데 기준이 되며, 시스템 클록(CLK, CLK#)은 명령과 주소를 전달하는 데 기준으로 사용한다.
기존의 디디알(Double Data Rate, DDR) 반도체 메모리 장치와 달리, 본 발명은 시스템 클록(CLK, CLK#)의 한 주기(1 tck) 동안 4개의 데이터를 입력 혹은 출력 하는 큐디알(Quad Data Rate, QDR) 반도체 메모리 장치를 예로 들어 설명한다. 더 빠른 데이터 전달 속도를 가질 수 있는 큐디알(QDR) 반도체 메모리 장치는 1ns의 주기를 가지는 시스템 클록(CLK, CLK#)에 대해 그 4배인 4Gbps의 속도로 데이터를 전달할 수 있게 된다.
반도체 메모리 장치나 그래픽 처리 장치 모두 데이터 클록(WCLK, WCLK#)의 상승 및 하강 에지가 전달받는 데이터의 유효 윈도우 내에 존재하여야 한다. 종래에 비해, 시스템 클록의 두 배의 주파수를 가지는 데이터 클록(WCLK, WCLK#)으로 인하여 데이터의 유효 윈도우는 더 작아졌다. 데이터 클록(WCLK, WCLK#)의 상승 및 하강 에지가 데이터의 유효 윈도우 내에 위치할 때 데이터는 정상적으로 전달될 수 있으므로, 데이터 전달에 있어 동작 마진은 유효 윈도우의 크기와 같은 0.25*tck가 된다. 결국 시스템 클록(CLK, CLK#)의 동작 주파수가 높아질수록 그래픽 처리 장치가 데이터를 전달받기는 어려워진다. 이러한 반도체 메모리 장치와 데이터 처리장치의 고속 동작을 보장하기 위해, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 읽기 트레이닝 및 쓰기 트레이닝과 같은 데이터 트레이닝을 수행한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 읽기 트레이닝을 설명하기 위한 순서도이다.
도시된 바와 같이, 반도체 메모리 장치와 데이터 처리 장치 간 수행되는 읽기 트레이닝은 데이터 패턴을 로딩하는 단계(S301), 데이터 패턴을 전송하는 단계(S302), 데이터 패턴의 도착 시점을 확인하는 단계(S303), 도착 시점을 확인한 후 데이터 클록의 위상을 앞당기거나 지연하기 위한 단계(S304, S305), 데이터 패 턴의 도착 시점에 대한 데이터 클록의 위상이 조정된 후 인터페이스가 데이터 입출력 시점에 대응하는지 확인하는 단계(S306), 및 인터페이스(UI)가 데이터 입출력 시점에 대응하지 않을 경우 인터페이스(UI)를 조정하는 단계(S307)를 포함한다. 데이터 패턴을 로딩하는 단계(S301)와 데이터 패턴을 전송하는 단계(S302)는 반도체 메모리 장치 내에서 이루어지고, 그 외 동작들은 데이터 처리 장치가 수행한다.
읽기 트레이닝을 위한 데이터 패턴이 반도체 메모리 장치 내에 로딩된 후 데이터 처리 장치는 데이터 패턴을 전송하라는 명령을 반도체 메모리 장치에 내린다. 데이터 패턴의 도착 시점을 확인하여 데이터 패턴의 유효 윈도우와 데이터 클록(WCLK, WCLK#)의 상승 및 하강 에지를 비교한 뒤 데이터 클록(WCLK, WCLK#)의 위상이 늦다면 데이터 클록(WCLK, WCLK#)의 위상을 앞당기고, 그 반대라면 데이터 클록(WCLK, WCLK#)의 위상을 지연한다. 또한, 데이터 처리 장치의 인터페이스(UI)도 반도체 메모리 장치로부터 전달되는 데이터 패턴의 도착 시점에 대응하여 동작 마진을 확인하고, 부적절한 경우 인터페이스를 데이터 패턴의 입출력 시점에 맞추어 조정한뒤 데이터 패턴을 전달받아 재확인한다. 여기서, 반도체 메모리 장치에서 데이터 트레이닝 중 읽기 트레이닝을 수행하기 위해 로딩되는 데이터 트레이닝 패턴을 어떠한 방법으로 생성할 것인가는 뒤에서 설명한다.
도 4는 도 3에 도시된 읽기 트레이닝을 결과를 설명하기 위한 파형도이다.
도시된 바와 같이, 읽기 트레이닝 전 데이터 클록(WCLK)의 상승 혹은 하강 에지가 데이터 패턴(D0 ~ D7)의 유효 윈도우 내 중앙에 위치하지 않을 뿐만 아니라 데이터 패턴(D0 ~ D7)의 유효 윈도우 내 위치하지 않고 있다. 여기서, 데이터 패 턴(D0 ~ D7)의 유효 윈도우 내 중앙으로부터 현재 데이터 클록(WCLK)의 상승 에지와의 시간 차를 'A'로 표기하였다. 이 경우, 데이터 처리 장치가 데이터 패턴(D0 ~ D7)를 안전하게 전달받을 수 있음을 보장할 수 없게 된다.
이후, 도 3에 도시된 것처럼, 읽기 트레이닝이 시작되고 'A'의 시간 차에 대응하는 만큼 데이터 클록(WCLK)의 위상을 조정하여 데이터 클록(WCLK)의 상승 에지가 데이터 패턴(D0 ~ D7)의 유효 윈도우의 중앙에 위치할 수 있도록 조정된다.(S303) 이후, 데이터 처리 장치의 인터페이스(UI)에 대응하여 데이터 클록(WCLK)도 위상이 재조정된다.(S306, S307) 일반적으로 데이터 처리 장치가 반도체 메모리 장치로부터 데이터를 전달받을 때 첫 데이터가 데이터 클록(WCLK)의 상승 에지에 동기되어 입력되도록 인터페이스(UI)가 설계되어 있기 때문에 데이터 클록(WCLK)의 위상을 재조정한 것이다. 만약 데이터 패턴(D0 ~ D7)의 유효 윈도우의 중앙에 데이터 클록의 에지를 위치시킨 후 데이터 처리 장치의 인터페이스(UI)에 부합한다면 데이터 클록(WCLK)의 위상이 재조정될 필요는 없다. 도시된 바와 같이 데이터 처리 장치의 인터페이스(UI)에 부합하도록 데이터 클록(WCLK)의 위상이 조정되면, 데이터 클록(WCLK)의 상승 에지는 첫 번째 데이터 패턴(D0)의 하강 에지는 두 번째 데이터 패턴(D1)의 유효 윈도우 중앙에 위치하게 되어 데이터 클록(WCLK)의 반주기('B') 간격으로 데이터 처리 장치는 데이터 패턴(D0 ~ D7)을 차례로 전달받을 수 있게 된다.
전술한 읽기 트레이닝을 수행하기 위해서는 반도체 메모리 장치가 데이터 트레이닝 패턴을 데이터 처리 장치로 전송하여야 한다. 반도체 메모리 장치는 다수개 의 데이터 입출력 패드를 통해 데이터 트레이닝 패턴을 출력하는데, 모든 데이터 입출력 패드가 동일한 데이터 트레이닝 패턴을 출력할 수도 있고 서로 다른 데이터 트레이닝 패턴을 출력할 수도 있다. 다만, 읽기 트레이닝은 데이터 처리 장치가 읽기 명령을 반도체 메모리 장치에 내리고 그에 대응하는 데이터들이 출력되는 읽기 동작을 모델링하여 가상으로 반도체 메모리 장치와 데이터 처리 장치 간 데이터 트레이닝 패턴을 전달하는 것으로, 실제 상황과 유사할수록 읽기 트레이닝 효과는 크다고 할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 반도체 메모리 장치 내 포함된 다양한 데이터 트레이닝 패턴을 생성하여 데이터 처리 장치로 전송할 수 있는 구조를 이하에서 설명한다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 다수의 어드레스 입출력 회로와 다수의 데이터 입출력 회로(BYTE0 ~ BYTE3) 및 읽기 트레이닝을 위한 데이터 로딩 신호와 함께 다수의 어드레스 입출력 회로(ADDR_MSB, ADDR_LSB)를 통해 입력되는 어드레스 정보(A0 ~ A11, BA0 ~ BA3)를 배분하여 다수의 데이터 입출력 회로(BYTE0 ~ BYTE3)를 통해 출력될 데이터 트레이닝 패턴을 생성하기 위한 트레이닝 드라이버(500)를 포함한다. 여기서, 어드레스 정보(A0 ~ A11, BA0 ~ BA3)는 데이터 트레이닝 패턴을 구성하기 위한 데이터형 어드레스 정보이다.
다수의 어드레스 입출력 회로(ADDR_MSB, ADDR_LSB)는 총 8 개로 구성되어 있으며, 시스템 클록의 상승 에지 및 하강 에지에 대응하여 어드레스 정보를 입력받 는다. 즉, 어드레스 입출력 회로를 통해 시스템 클록의 한 주기 동안 두 개의 정보가 입력되어, 8 개의 어드레스 입출력 회로를 통해 시스템 클록의 한 주기 동안 16 개의 어드레스 정보를 입력받을 수 있다. 또한, 다수의 데이터 입출력 회로(BYTE0 ~ BYTE3)는 32 개의 데이터 전달 회로(DQ0 ~ DQ31)와 4 개의 데이터버스 반전 회로(DBI0 ~ DBI3)로 구성되어 있다. 여기서, 데이터버스 반전 회로(DBI0 ~ DBI3)는 데이터 전달 회로(DQ0 ~ DQ31)를 통해 전달되는 데이터들의 반전 유무를 나타내기 위한 것으로, 정상동작시 반도체 메모리 장치의 동작 환경과 기 설정된 조건에 따라 활성화되는 데이터 반전 신호를 출력한다.
다수의 어드레스 입출력 회로(ADDR_MSB, ADDR_LSB)를 통해 전달된 어드레스 정보(A0 ~ A11, BA0 ~ BA3)가 다수의 데이터 입출력 회로(BYTE0 ~ BYTE3) 내 데이터 전달 회로(DQ0 ~ DQ31) 및 데이터버스 반전 회로(DBI0 ~ DBI3) 각각의 채널 정보(CH value)에 대응하여 전달된다. 즉, 반도체 메모리 장치는 데이터 처리 장치로부터 수신된 각각의 채널 정보를 이용하여 데이터 전달 회로(DQ0 ~ DQ31) 및 데이터버스 반전 회로(DBI0 ~ DBI3)를 선택한 후 서로 다른 데이터 트레이닝 패턴을 인가한다. 읽기 트레이닝을 수행하기 위해서 데이터 트레이닝 패턴을 인가할 때, 반도체 메모리 장치는 데이터 전달 회로(DQ0 ~ DQ31) 및 데이터버스 반전 회로(DBI0 ~ DBI3) 각각의 채널 정보를 데이터 처리 장치로부터 수신한다. 이때, 각각의 채널 정보는 온 다이 터미네이션(On-Die Termination) 회로를 통해 인지된다. 즉, 반도체 메모리 장치는 어드레스 정보(A0 ~ A11, BA0 ~ BA3)를 입력받아 데이터 전달 회로(DQ0 ~ DQ31) 및 데이터버스 반전 회로(DBI0 ~ DBI3) 각각의 채널 정보 중 논리 로우 레벨인 곳에 데이터 트레이닝 패턴으로 인가한다.
도 6은 도 5에 도시된 반도체 메모리 장치에서의 읽기 트레이닝에서 어드레스 정보의 배분을 설명하기 위한 개념도로서, 어드레스 정보가 데이터 입출력 회로로 배분된 결과를 설명한다.
도시된 바와 같이, 시스템 클록(CLK)의 상승 에지 및 하강 에지에 대응하여 어드레스 정보(A0 ~ A11, BA0 ~ BA3)와 데이터 입출력 회로(BYTE0 ~ BYTE3) 중 하나를 선택하기 위한 입출력 선택 정보(BYTE2/3, BYTE0/1)가 반도체 메모리 장치로 입력된다. 또한, 데이터 전달 회로(DQ0 ~ DQ31) 및 데이터버스 반전 회로(DBI0 ~ DBI3) 각각은 채널 정보를 데이터 처리 장치로부터 입력받는다. 어드레스 정보(A0 ~ A11, BA0 ~ BA3)가 데이터 트레이닝 패턴으로 인가되는 과정은 다음과 같다.
먼저, 반도체 메모리 장치는 시스템 클록(CLK)의 상승 에지에 입력된 제 1 입출력 선택 정보(BYTE2/3)에 대응하여 제 3 및 제 4 데이터 입출력 회로(BYTE2, BYTE3) 중 하나를 선택하고, 내부의 데이터 전달 회로(DQ16 ~ DQ31) 및 데이터버스 반전 회로(DBI2 ~ DBI3) 각각은 데이터 처리 장치로부터 채널 정보(CH value)를 입력받는다. 도시된 바와 같이, 반도체 메모리 장치는 제 1 입출력 선택 정보(BYTE2/3)에 의해 제 3 데이터 입출력 회로(BYTE2)가 선택하고 제 3 데이터 입출력 회로(BYTE2) 내에서 논리 로우 레벨('0')의 채널 정보(CH value)를 입력받은 제 18 데이터 전달 회로(DQ17)로 시스템 클록(CLK)의 상승 에지에 입력된 어드레스 정보(A8 ~ A11, BA0 ~ BA3)를 데이터 트레이닝 패턴으로서 인가한다.
이후, 반도체 메모리 장치는 시스템 클록(CLK)의 하강 에지에 입력된 제 2 입출력 선택 정보(BYTE0/1)에 대응하여 제 1 및 제 2 데이터 입출력 회로(BYTE0, BYTE1) 중 하나를 선택하고, 각각의 데이터 전달 회로(DQ0 ~ DQ15) 및 데이터버스 반전 회로(DBI0 ~ DBI1)는 데이터 처리 장치로부터 채널 정보(CH value)를 입력받는다. 도시된 바와 같이, 반도체 메모리 장치는 제 2 입출력 선택 정보(BYTE0/1)에 의해 제 1 데이터 입출력 회로(BYTE0)가 선택하고 제 1 데이터 입출력 회로(BYTE0) 내에서 논리 로우 레벨('0')의 채널 정보(CH value)를 입력받은 제 2 데이터 전달 회로(DQ1)로 시스템 클록(CLK)의 하강 에지에 입력된 어드레스 정보(A0 ~ A7)를 데이터 트레이닝 패턴으로서 인가한다.
도 7은 도 5에 도시된 반도체 메모리 장치가 데이터 처리 장치로부터 채널 정보를 입력받는 것을 설명하기 위한 개념도이다.
도시된 바와 같이, 각각의 데이터 전달 회로(DQ0, DQ1)는 복수의 선입선출 버퍼(FIFO), 인에이블 신호(BUF_EN)에 대응하여 채널 정보(CH0, CH1)를 래치하기 위한 래치 및 채널 정보(CHO, CH1)에 대응하여 버퍼 제어 신호(FIFOPIN)를 전달하기 위한 논리부를 포함하고 있다. 읽기 트레이닝시 선입 선출 버퍼(FIFO)로 전달되는 데이터 및 데이터 트레이닝 패턴(Training Pattern)을 제어하기 위한 버퍼 제어 신호(FIFOPIN)는 데이터 처리 장치로부터 입력된 채널 정보(CH0, CH1)에 대응한다. 도시되지 않았지만, 데이터버스 반전 회로(DBI0 ~ DBI1) 역시 데이터 전달 회로(DQ0 ~ DQ15)와 같은 구성을 가진다.
구체적인 동작을 살펴보면, 읽기 트레이닝시 데이터 처리 장치로부터 다수의 어드레스 입출력 회로(ADDR_MSB, ADDR_LSB)를 통해 입력된 어드레스 정보(A0 ~ A11, BA0 ~ BA3)는 트레이닝 드라이버(500)를 거쳐 각각의 데이터 전달 회로(DQ0 ~ DQ31) 및 데이터버스 반전 회로(DBI0 ~ DBI3) 내 선입선출 버퍼(FIFO)로 보내어진다. 이 과정에서 선입선출 버퍼(500)로부터 데이터 트레이닝 패턴(Training Pattern)이 인가될 때 채널 정보가 논리 로우 레벨('0')인 경우에만 버퍼 제어 신호(FIFOPIN)가 선입선출 버퍼(FIFO)를 활성화하여 데이터 트레이닝 패턴(Training Pattern)을 저장하고, 그렇지 않은 경우 데이터 트레이닝 패턴(Training Pattern)을 입력받지 않는다.
도 8은 도 5에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.
도시된 바와 같이, 반도체 메모리 장치는 데이터 처리 장치로부터 시스템 클록(CLK, CLK#)에 동기하여 읽기 트레이닝 명령(RDTR)과 상승 및 하강 어드레스 정보(ADDR R, ADDR R#)를 입력받는다. 여기서, 상승 및 하강 어드레스 정보(ADDR R, ADDR R#)는 도 6에서 설명한 어드레스 정보(A0 ~ A11, BA0 ~ BA3)를 시스템 클록(CLK, CLK#)에 대응하도록 상징화한 것이다.
상승 및 하강 어드레스 정보(ADDR R, ADDR R#)는 트레이닝 드라이버(500)를 통해 각각 다른 데이터 트레이닝 패턴(Training Pattern R, Training Pattern R#)으로 변환된다. 변환된 데이터 트레이닝 패턴(Training Pattern R, Training Pattern R#)은 채널 정보(CH0, CH1)에 대응하여 전달되는 버퍼 제어 신호(FIFOPIN)를 통해 활성화되는 선입선출 버퍼(FIFO)가 포함된 데이터 전달 회로(DQ0, DQ1)로 전달된다.
도 8에 도시된 바와 같이 읽기 트레이닝 명령(RDTR)의 명령어간 최소 이격 시간이 4tCK라고 가정하면, 전술한 방법을 통해, 모든 데이터 입출력 회로 내 선입선출 버퍼를 어드레스 정보를 이용하여 서로 다른 데이터 트레이닝 패턴으로 채우는 데 최대 2*9(8DQ+1DBI)*4*tck가 필요하다. 또한, 입출력 선택 정보를 사용하지 않고 두 개의 데이터 입출력 회로씩 짝을 지어 데이터 트레이닝 패턴을 인가하면 9(8DQ+1DBI)*4*tck만큼의 시간으로 데이터 트레이닝 패턴을 채울 수 있다. 반면, 모든 데이터 입출력 회로 내 선입 선출 버퍼를 동일한 데이터 트레이닝 패턴을 채우는 경우에는 최소 4tCK의 시간만이 필요하다.
더 나아가, 본 발명에 따른 반도체 메모리 장치는 읽기 트레이닝을 위한 동작 환경에 따라 다수의 데이터 입출력 회로의 전체가 아닌 일부만을 통해 선택적으로 상기 데이터 트레이닝 패턴을 출력하는 것도 가능하다.
전술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 외부의 데이터 처리 장치로부터 인가된 채널 정보를 활용하여 어드레스 정보를 분배한 후 데이터 트레이닝 패턴을 데이터 입출력 회로로 인가할 수 있도록 하여 다양한 패턴의 데이터 트레이닝 패턴을 출력할 수 있다. 이를 통해 본 발명에 따른 반도체 메모리 장치에서는 읽기 트레이닝이 실제 읽기 동작과 유사하게 진행할 수 있고 이후 시스템에 적용되는 반도체 메모리 장치와 데이터 처리 장치 간 일반적인 동작에서 데이터 전달에 대한 신뢰성을 높여준다.
특히, 본 발명에서는 각각의 입출력 회로를 통해 출력되는 데이터 트레이닝 패턴을 모두 프로그램하기 위해 어드레스 정보를 분배하여 생성하기 때문에 미리 저장된 혹은 기 설정된 동작에 따라 고정된 혹은 다양하지 못한 데이터 트레이닝 패턴을 생성하여 데이터 트레이닝 동작을 수행하는 경우 발생할 수 있는 제한 요소(단점, 한계)가 줄어든다. 또한, 본 발명에 따른 반도체 메모리 장치는 내부에 미리 저장해야 하는 데이터 트레이닝 패턴 관련 정보가 없어 저장 공간이 필요하지 않고 기존 데이터 입출력 회로 내 간단한 회로의 추가만으로 효율적인 설계가 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 일반적인 반도체 메모리 장치의 읽기 동작을 설명하기 위한 파형도이다.
도 2는 고속으로 동작하는 반도체 메모리 장치의 데이터 입출력 동작을 설명하기 위한 파형도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 읽기 트레이닝을 설명하기 위한 순서도이다.
도 4는 도 3에 도시된 읽기 트레이닝을 결과를 설명하기 위한 파형도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 6은 도 5에 도시된 반도체 메모리 장치에서의 읽기 트레이닝에서 어드레스 정보의 배분을 설명하기 위한 개념도이다.
도 7은 도 5에 도시된 반도체 메모리 장치가 데이터 처리 장치로부터 채널 정보를 입력받는 것을 설명하기 위한 개념도이다.
도 8은 도 5에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.

Claims (22)

  1. 채널 정보를 수신하는 다수의 데이터 입출력 회로; 및
    읽기 트레이닝을 위해 입력되는 어드레스 정보를 바탕으로 상기 채널 정보에 대응하여 선택된 데이터 입출력 회로로 전달될 데이터 트레이닝 패턴을 생성하기 위한 트레이닝 드라이버를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 데이터 입출력 회로는
    인에이블 신호에 대응하여 상기 채널 정보를 래치하기 위한 래치;
    상기 래치의 출력에 대응하여 버퍼 제어 신호를 전달하기 위한 논리부; 및
    상기 논리부의 출력에 대응하여 상기 데이터 트레이닝 패턴을 인가받는 선입선출 버퍼를 포함하는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 어드레스 정보는 시스템 클록의 상승 에지 및 하강 에지 각각에 상기 다수의 어드레스 입출력 회로를 통해 입력되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 어드레스 정보는
    상기 데이터 트레이닝 패턴을 구성하기 위한 데이터형 어드레스 정보; 및
    상기 데이터형 어드레스 정보를 출력할 데이터 입출력 회로를 선택하기 위한 입출력 선택 정보를 포함하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 입출력 선택 정보에 의해 선택된 데이터 입출력 회로 중 논리 로우 레벨('0')의 채널 정보가 인가된 데이터 입출력 회로에 상기 데이터 트레이닝 패턴을 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 어드레스 정보는 8개의 어드레스 입출력 회로를 통해 입력되며, 상기 다수의 데이터 입출력 회로는 32 개의 데이터 전달 회로와 4 개의 데이터버스 반전 회로로 구성되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    읽기 트레이닝을 위한 동작 환경에 따라 상기 다수의 데이터 입출력 회로의 전체 혹은 일부만을 통해 선택적으로 상기 데이터 트레이닝 패턴을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6항에 있어서,
    상기 읽기 트레이닝을 위한 동작 환경에 따라 상기 다수의 데이터 입출력 회로를 짝지어 한 쌍의 데이터 입출력 회로에 동일한 데이터 트레이닝 패턴을 입력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 6항에 있어서,
    상기 읽기 트레이닝을 위한 동작 환경에 따라 상기 다수의 데이터 입출력 회로에 동일한 데이터 트레이닝 패턴을 입력하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 읽기 트레이닝을 위한 채널 정보 및 어드레스 정보를 송신하고 대응하는 데이터 트레이닝 패턴의 도착 시점을 확인하여 시스템 클록의 위상을 앞당기거나 지 연시키는 데이터 처리 장치; 및
    상기 어드레스 정보를 바탕으로 상기 데이터 트레이닝 패턴을 생성한 후 상기 채널 정보에 대응하는 다수의 데이터 입출력 회로를 통해 출력하기 위한 반도체 메모리 장치를 포함하는 시스템.
  11. 제 10항에 있어서,
    상기 반도체 메모리 장치는
    상기 어드레스 정보를 수신하는 다수의 어드레스 입출력 회로; 및
    상기 어드레스 정보를 바탕으로 상기 채널 정보에 대응하여 선택된 데이터 입출력 회로로 전달될 상기 데이터 트레이닝 패턴을 생성하기 위한 트레이닝 드라이버를 더 포함하는 시스템.
  12. 제 11항에 있어서,
    상기 데이터 입출력 회로는
    인에이블 신호에 대응하여 상기 채널 정보를 래치하기 위한 래치;
    상기 래치의 출력에 대응하여 버퍼 제어 신호를 전달하기 위한 논리부; 및
    상기 논리부의 출력에 대응하여 상기 데이터 트레이닝 패턴을 인가받는 선입선출 버퍼를 포함하는 시스템.
  13. 제 11항에 있어서,
    상기 어드레스 정보는 시스템 클록의 상승 에지 및 하강 에지 각각에 상기 다수의 어드레스 입출력 회로를 통해 입력되는 것을 특징으로 하는 시스템.
  14. 제 13항에 있어서,
    상기 어드레스 정보는
    상기 데이터 트레이닝 패턴을 구성하기 위한 데이터형 어드레스 정보; 및
    상기 데이터형 어드레스 정보를 출력할 데이터 입출력 회로를 선택하기 위한 입출력 선택 정보를 포함하는 시스템.
  15. 제 14항에 있어서,
    상기 입출력 선택 정보에 의해 선택된 데이터 입출력 회로 중 논리 로우 레벨('0')의 채널 정보가 인가된 데이터 입출력 회로에 상기 데이터 트레이닝 패턴을 인가하는 것을 특징으로 하는 시스템.
  16. 제 15항에 있어서,
    상기 어드레스 정보는 8개의 어드레스 입출력 회로를 통해 입력되며, 상기 다수의 데이터 입출력 회로는 32 개의 데이터 전달 회로와 4 개의 데이터버스 반전 회로로 구성되어 있는 것을 특징으로 하는 시스템.
  17. 제 16항에 있어서,
    읽기 트레이닝을 위한 동작 환경에 따라 상기 다수의 데이터 입출력 회로의 전체 혹은 일부만을 통해 선택적으로 상기 데이터 트레이닝 패턴을 출력하는 것을 특징으로 하는 시스템.
  18. 제 16항에 있어서,
    상기 읽기 트레이닝을 위한 동작 환경에 따라 상기 다수의 데이터 입출력 회로를 짝지어 한 쌍의 데이터 입출력 회로에 동일한 데이터 트레이닝 패턴을 입력하는 것을 특징으로 하는 시스템.
  19. 제 16항에 있어서,
    상기 읽기 트레이닝을 위한 동작 환경에 따라 상기 다수의 데이터 입출력 회로에 동일한 데이터 트레이닝 패턴을 입력하는 것을 특징으로 하는 시스템.
  20. 다수의 어드레스 입출력 회로를 통해 입력되는 어드레스 정보를 배분하여 데이터 트레이닝 패턴을 생성하는 단계; 및
    상기 데이터 트레이닝 패턴을 다수의 데이터 입출력 회로 중 채널 정보에 의해 선택된 데이터 입출력 회로를 통해 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  21. 제 20항에 있어서,
    상기 어드레스 정보는
    상기 데이터 트레이닝 패턴을 구성하기 위한 데이터형 어드레스 정보; 및
    상기 데이터형 어드레스 정보를 출력할 데이터 입출력 회로를 선택하기 위한 입출력 선택 정보를 포함하는 반도체 메모리 장치의 동작 방법.
  22. 제 21항에 있어서,
    상기 입출력 선택 정보에 의해 선택된 데이터 입출력 회로 중 논리 로우 레벨('0')의 채널 정보가 인가된 데이터 입출력 회로에 상기 데이터 트레이닝 패턴을 인가하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
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