KR20090043636A - 전압제어발진기 기반의 아날로그 디지털 변환기, 아날로그디지털 변환방법 및 전압제어발진기 기반의 엔차 아날로그디지털 변환기 - Google Patents

전압제어발진기 기반의 아날로그 디지털 변환기, 아날로그디지털 변환방법 및 전압제어발진기 기반의 엔차 아날로그디지털 변환기 Download PDF

Info

Publication number
KR20090043636A
KR20090043636A KR1020070109278A KR20070109278A KR20090043636A KR 20090043636 A KR20090043636 A KR 20090043636A KR 1020070109278 A KR1020070109278 A KR 1020070109278A KR 20070109278 A KR20070109278 A KR 20070109278A KR 20090043636 A KR20090043636 A KR 20090043636A
Authority
KR
South Korea
Prior art keywords
signal
sample
clock
digital
analog
Prior art date
Application number
KR1020070109278A
Other languages
English (en)
Inventor
조성환
윤영규
Original Assignee
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술원 filed Critical 한국과학기술원
Priority to KR1020070109278A priority Critical patent/KR20090043636A/ko
Publication of KR20090043636A publication Critical patent/KR20090043636A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H03M1/126—Multi-rate systems, i.e. adaptive to different fixed sampling rates

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

전압제어발진기 기반의 N차 아날로그 디지털 변환기는 N 개의 컨버팅부, 멀티플렉서를 포함한다. N 개의 컨버팅부는 기준 클럭 신호가 N(N은 2이상의 자연수) 분주된 제1 내지 제N 클럭 신호에 따라 각각의 샘플링 레이트로 아날로그 입력 신호가 샘플링된 제1 내지 제N 개 샘플신호의 전압 레벨에 기초한 N 개의 디지털 신호를 각각 출력한다. 멀티플렉서는 제어 클럭 신호에 응답하여 상기 N 개의 디지털 신호들 중 하나를 선택하여 출력한다. 따라서 여러 주파수 대역에서 높은 신호 대 잡음비를 갖는다.

Description

전압제어발진기 기반의 아날로그 디지털 변환기, 아날로그 디지털 변환방법 및 전압제어발진기 기반의 엔차 아날로그 디지털 변환기{VCO based ADC, method of analog to digital conversion and VCO based nth order ADC}
본 발명은 집적 회로에 관한 것으로, 보다 상세하게는 아날로그 디지털 변환기에 관한 것이다.
CMOS(complementary metal oxide semiconductor) 공정의 크기가 감소함에 따라 전원전압 또한 급격히 감소하고 있다. 디지털 회로의 관점에서 본다면 전원전압의 강하는 스위칭 파워(switching power)의 감소라는 장점이 있으나, 아날로그(analog) 회로에서는 시그널 스윙(signal swing)의 감소에 따른 신호 대 잡음비(SNR ratio)가 열화되기 때문에 회로설계가 더욱 더 어려워진다.
다른 측면에서, CMOS 공정의 발전에 따라 회로의 전원전압의 크기는 감소하는 반면 기초 노이즈(fundamental noise)는 감소하지 않기 때문에 전압 기반 아날로그 디지털 변환기(analog-to-digital converter,ADC)의 설계와 동작에 어려움이 있는 반면 디지털 신호의 천이 시간(transition time)은 감소하였다.
ADC는 해상도에 따라 여러 종류가 있는데, 수 MHz 이하의 저 주파수 영역에 서는 Delta-Sigma를 이용한 oversampling converter가 사용되고, 이보다 높은 주파수에서는 pipelined converter가 사용되고, 그리고 수 GHz 대역의 높은 주파수에는 FLASH converter가 주로 사용되고 있다. FLASH converter를 제외한 나머지 ADC에서는 연산 증폭기(operational amplifier)가 필수적으로 사용되는데 전원전압이 낮아짐에 따라 연산 증폭기를 구현하기기가 더 어려워지면서 연산 증폭기를 사용하지 않는 ADC가 연구되고 있다. 이러한 연산 증폭기를 사용하지 않는 ADC에는 전압제어발진기(VCO) 기반 ADC가 있다.
도 1은 종래의 VCO 기반 1차 ADC의 구조를 나타내는 블록도이다.
도 1을 참조하면, 종래의 VCO 기반 1차 ADC는 샘플/홀드 회로(10), 전압제어발진기(20) 및 카운터(30)를 포함한다.
도 2는 도1의 VCO 기반 1차 ADC의 아날로그 입력 신호(Vin(t))와 디지털 출력 신호(Y(n))를 나타내는 그래프이다. 도 2에서 X[n]은 아날로그 입력신호(Vin(t))가 샘플/홀드 회로(10)를 거쳐 나온 신호를 의미하고, P[n]은 샘플링 주기 동안에 바뀐 VCO의 페이즈(phase)를 나타내고, E[n]은 양자화 오차를 나타내고, Y[n]은 카운터(30)의 출력 신호를 나타낸다. 도 2에는 VCO(20)의 출력 신호도 나타나 있다.
도 1 및 도 2를 참조하여, VCO 기반 1 차 ADC의 동작을 설명한다.
Vin(t)가 입력되면 샘플/홀드 회로(10)는 샘플링 클럭(CLK)의 상승에지에서 Vin(t)의 전압 레벨 값을 다음 상승에지까지 유지하여 샘플링 신호(X(n))로 출력한다. VCO(20)는 샘플링 신호(X[n])를 입력받아 샘플링 신호의 전압 레벨에 비례하는 주파수를 가지는 발진 신호(VCO output)를 카운터(30)에 제공한다. 카운터(30)는 샘플링 클럭의 한 주기 동안 발진 신호에 존재하는 상승에지의 개수를 카운팅하여 디지털 출력 신호(Y[n])로 제공한다.
도 2에서 아날로그 입력신호는 도시되지 않았지만, 샘플링 신호는 아날로그 입력 신호의 파형과 비슷한 전압 레벨을 갖는 구형파로 나타나고, 발진 신호는 샘플링 신호인 구형파의 전압 레벨에 비례하는 주파수를 갖는 펄스 신호로 나타난다.
도 1 및 도 2에서 디지털 출력 신호(Y[n])를 수학적으로 표현하면 다음의 [수학식 1]과 같이 나타낼 수 있다.
[수학식 1]
Y[n] = X[n] + P[n] - E[n] = X[n] + E[n-1] - E[n]
상기의 [수학식 1]을 Z-변환(Z-transform)하면 다음의 [수학식 2]와 같이 나타낼 수 있다.
[수학식 2]
Y[z] = X[z] + z-1E[z] - E[z] = X(z) + (Z-1 - 1)E[z]
[수학식 2]를 살펴보면 도 1의 VCO 기반 1차 ADC에서의 노이즈 전달 함수는 다음의 [수학식 3]과 같음을 알 수 있다.
[수학식 3]
NTF1 = z-1 - 1
[수학식 3]을 살펴보면 양자화 오차가 first order로 noise-shaping됨을 알 수 있다. 이는 이전 샘플링 주기에서 발생한 양자화 오차가 현재 샘플링 주기에서의 initial phase가 되기 때문이다. 도 1의 VCO 기반 1차 ADC를 시뮬레이션 하면 낮은 주파수 대역에서만 높은 신호 대 잡음비를 가지는 것을 쉽게 확인할 수 있다.
도 1의 VCO 기반 1차 ADC는 양자화 오차를 하이 패스시키기 때문에 낮은 주파수 대역에서는 사용하기 적합하지만 높은 주파수 대역에서는 신호 대 잡음비가 낮아져서 적합하지 않다.
이에 따라, 본 발명의 일 목적은 설계가 용이하고 여러 주파수 대역에서 높은 신호 대 잡음비를 갖는 전압제어발진기 기반의 아날로그 디지털 변환기를 제공하는 데 있다.
또한 본 발명의 일 목적은 높은 신호 대 잡음비를 갖는 아날로그 디지털 변한 방법을 제공하는 데 있다.
또한 본 발명의 일 목적은 설계가 용이하고 여러 주파수 대역에서 높은 신호 대 잡음비를 갖는 전압제어발진기 기반의 N차 아날로그 디지털 변환기를 제공하는데 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 전압제어발진기 기반의 아날로그 디지털 변환기는 제1 컨버팅부, 제2 컨버팅부 및 멀티플렉서를 포함한다. 상기 제1 컨버팅부는 기준 클럭 신호의 두 배의 주기를 갖는 제1 클럭 신호에 따라 아날로그 입력 신호가 제1 샘플링 레이트로 샘플링된 제1 샘플 신호의 전압 레벨에 기초한 제1 디지털 신호를 출력한다. 상기 제2 컨버팅부는 상기 제1 클럭 신호와 반대의 위상을 갖는 제2 클럭 신호에 따라 상기 아날로그 입력 신호가 제2 샘플링 레이트로 샘플링된 제2 샘플 신호의 전압 레벨에 기초한 제2 디지털 신호를 출력한다. 상기 멀티플렉서는 제어 클럭 신호에 응답하여 상기 제1 디지털 신호와 상기 제2 디지털 신호 중 하나를 선택하여 출력한다.
실시예에 있어서, 상기 제1 컨버팅부는 상기 제1 클럭의 상승 에지에 동기되어 상기 아날로그 입력 신호의 전압 레벨을 유지하여 상기 제1 샘플 신호로 제공하는 샘플/홀드 회로, 상기 제1 샘플/홀드 회로에서 제공되는 상기 제1 샘플 신호의 전압 레벨에 비례하는 주파수를 갖는 제1 발진 신호를 출력하는 제1 전압 제어 발진기 및 상기 제1 클럭 신호의 한 주기 동안 상기 제1 발진 신호에 나타나는 펄스의 개수를 카운팅하여 상기 제1 디지털 신호로 출력하는 제1 카운터를 포함한다.
실시예에 있어서, 상기 제2 컨버팅부는 상기 제2 클럭의 상승 에지에 동기되어 상기 아날로그 입력 신호의 전압 레벨을 유지하여 상기 제2 샘플 신호로 제공하는 샘플/홀드 회로, 상기 제2 샘플/홀드 회로에서 제공되는 상기 제2 샘플 신호의 전압 레벨에 비례하는 주파수를 갖는 제2 발진 신호를 출력하는 제2 전압 제어 발진기 및 상기 제2 클럭 신호의 한 주기 동안 상기 제2 발진 신호에 나타나는 펄스의 개수를 카운팅하여 상기 제2 디지털 신호로 출력하는 제2 카운터를 포함한다.
실시예에 있어서, 상기 제1 카운터는 상기 제1 발진 신호에 나타나는 펄스의 상승 에지의 개수를 카운팅하고, 상기 제2 카운터는 상기 제2 발진 신호에 나타나는 펄스의 상승 에지의 개수를 카운팅할 수 있다. 또한 상기 제1 카운터는 상기 제1 발진 신호에 나타나는 펄스의 하강 에지의 개수를 카운팅하고, 상기 제2 카운터는 상기 제2 발진 신호에 나타나는 펄스의 하강 에지의 개수를 카운팅할 수 있다.
실시예에 있어서, 상기 제1 전압제어발진기와 상기 제2 전압제어발진기는 링 전압제어발진기로 구성될 수 있다. 상기 제1 샘플/홀드 회로와 상기 제2 샘플/홀드 회로는 제로 복귀(return-to-zero) 샘플/홀드 회로로 구성될 수 있다. 상기 제1 카 운터와 상기 제2 카운터는 각각 상기 제1 클럭 신호와 상기 제2 클럭 신호에 의하여 리셋(reset)될 수 있다.
실시예에 있어서, 상기 제어 클럭 신호는 상기 제1 클럭 신호와 상기 제2 클럭 신호 중 하나일 수 있다.
본 발명의 일 실시예에 따르는 아날로그 디지털 변환방법은 아날로그 입력 신호를 제공받는다. 상기 아날로그 입력 신호를 제1 클럭 신호에 따라 제1 샘플링 레이트로 샘플링하여 제1 샘플 신호로 제공한다. 상기 제1 샘플 신호의 전압 레벨에 비례하는 제1 디지털 신호를 제공한다. 상기 아날로그 입력 신호를 상기 제2 클럭 신호와 반대의 위상을 갖는 제2 클럭 신호에 따라 제2 샘플링 레이트로 샘플링하여 제2 샘플 신호로 제공한다. 상기 제2 샘플 신호의 전압 레벨에 비례하는 제2 디지털 신호를 제공한다. 제어 클럭 신호에 응답하여 상기 제1 디지털 신호와 상기 제2 디지털 신호 중 하나를 선택하여 출력한다.
실시예에 있어서, 상기 제1 샘플 신호는 상기 제1 클럭의 상승 에지에 동기되어 상기 아날로그 입력 신호의 전압 레벨을 유지하여 상기 제1 샘플 신호로 제공될 수 있다. 상기 제1 디지털 신호는 상기 제1 샘플 신호의 전압 레벨에 비례하는 주파수를 갖는 제1 발진 주파수를 생성하고, 상기 제1 클럭의 한 주기 동안 상기 제1 발진 신호에 나타나는 상승 에지의 개수를 카운팅하여 제공될 수 있다.
실시예에 있어서, 상기 제2 샘플 신호는 상기 제2 클럭의 상승 에지에 동기되어 상기 아날로그 입력 신호의 전압 레벨을 유지하여 상기 제2 샘플 신호로 제공될 수 있다. 상기 제1 디지털 신호는 상기 제2 샘플 신호의 전압 레벨에 비례하는 주파수를 갖는 제2 발진 주파수를 생성하고, 상기 제2 클럭의 한 주기 동안 상기 제2 발진 신호에 나타나는 상승 에지의 개수를 카운팅하여 제공될 수 있다.
본 발명의 일 실시예에 따르면, 전압제어발진기 기반의 N차 아날로그 디지털 변환기는 N 개의 컨버팅부, 멀티플렉서를 포함한다. 상기 N 개의 컨버팅부는 기준 클럭 신호가 N(N은 2이상의 자연수) 분주된 제1 내지 제N 클럭 신호에 따라 각각의 샘플링 레이트로 아날로그 입력 신호가 샘플링된 제1 내지 제N 개 샘플신호의 전압 레벨에 기초한 N 개의 디지털 신호를 각각 출력한다. 상기 멀티플렉서는 제어 클럭 신호에 응답하여 상기 N 개의 디지털 신호들 중 하나를 선택하여 출력한다.
실시예에 있어서, 상기 제1 내지 제N 클럭 신호는 그 순서대로 두 개의 클럭 신호끼리 서로 ˚2π(라디안)/N의 위상차를 가질 수 있다.
실시예에 있어서, 상기 N 개의 컨버팅부 각각은 상기 해당 클럭의 상승 에지에 동기되어 상기 아날로그 입력 신호의 전압 레벨을 유지하여 해당 샘플 신호로 제공하는 샘플/홀드 회로, 상기 해당 샘플/홀드 회로에서 제공되는 상기 해당하는 샘플 신호의 전압 레벨에 비례하는 주파수를 갖는 해당 발진 신호를 출력하는 전압제어발진기, 상기 해당 클럭 신호의 한 주기 동안 상기 해당 발진 신호에 나타나는 펄스의 개수를 카운팅하여 해당하는 디지털 신호로 출력하는 카운터를 포함할 수 있다.
실시예에 있어서, 상기 전압 제어 발진기 각각은 링 전압제어발진기로 구성될 수 있다.
실시예에 있어서, 상기 카운터 각각은 상기 해당 발진 신호에 나타나는 펄스 의 상승 에지를 카운팅할 수 있다. 상기 카운터 각각은 상기 해당 발진 신호에 나타나는 펄스의 하강 에지를 카운팅할 수 있다. 상기 카운터 각각은 해당하는 클럭 신호에 의하여 리셋될 수 있다.
실시예에 있어서. 상기 샘플/홀드 회로 각각은 제로 복귀(return-to-zero) 샘플/홀드 회로로 구성될 수 있다.
상기 제어 클럭 신호는 상기 제1 내지 제N 클럭 신호 중의 하나일 수 있다.
본 발명에 따르면, 동일한 구조의 ADC를 N 개 인터리빙하여 각 ADC의 동작 속도를 느리게 할 수 있으므로 설계 및 동작이 용이하고, 또한 여러 주파수 대역에서 높은 신호 대 잡음비를 가지게 되어 다양한 주파수 대역에서 높은 해상도를 가질 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다. 각 도면에 제시된 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 전압제어발진기(VCO) 기반의 아날로그 디지털 변환기(ADC)를 나타내는 블록도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 VCO 기반의 ADC는 제1 컨버팅부(110), 제2 컨버팅부(150) 및 멀티플렉서(190)를 포함한다.
제1 컨버팅부(110)는 제1 샘플/홀드 회로(120), 제1 전압제어발진기(130) 및 제1 카운터(140)를 포함한다. 제2 컨버팅부(150)는 제2 샘플/홀드 회로(160), 제2 전압제어발진기(170) 및 제2 카운터(180)를 포함한다. 제1 샘플/홀드 회로(120) 및 제2 샘플/홀드 회로(160)는 제로 복귀 샘플/홀드 회로 일 수 있다. 제1 전압제어발진기(130) 및 제2 전압제어발진기(170)는 링 전압제어발진기일 수 있다.
제1 컨버팅부(110)는 제1 클럭 신호(CLK1)에 따라 아날로그 입력 신호(Vin(t))를 양자화하여 제1 디지털 신호(Y1[n])로 출력한다. 제2 컨버팅부(150)는 제2 클럭 신호(CLK2)에 따라 아날로그 입력 신호(Vin(t))를 양자화하여 제2 디지털 신호(Y2[n])로 출력한다. 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 기준 클럭 신호(RCLK)의 주파수의 절반의 주파수를 갖고, 서로 반대의 위상을 갖는다.
도 4는 도 3의 VCO 기반의 ADC의 여러 신호들을 나타내는 그래프이다.
도 4에서 X1[n]과 X2[n]은 아날로그 입력 신호(Vin(t))가 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)의 상승에지에서 샘플링되고 홀드되어 출력되는 제1 샘플링 신호와 제2 샘플링 신호를 나타낸다. OS1과 OS2는 제1 샘플링 신호와 제2 샘플링 신호가 각각 제1 전압제어발진기(130)와 제2 전압제어발진기(170)를 통과한 후의 주파수 신호를 나타낸다. Y1[n]과 Y2[n]은 각각 제1 카운터(140)와 제2 카운터에서 출력되는 제1 디지털 신호와 제2 디지털 신호를 나타낸다. Y[n]은 멀티플렉서(190)에서 출력되는 디지털 출력을 나타낸다. 도 4에는 제1 전압제어발진기(130)와 제2 전압제어발진기(170)의 한 주기 동안에서의 위상 변화도 나타나 있다,
도 3 및 도 4를 참조하여 본 발명의 일 실시예에 따른 VCO 기반의 ADC의 동작이 상세히 설명된다.
제1 샘플/홀드 회로(120)는 제1 클럭 신호(CLK1)의 상승에지에서 아날로그 입력 신호(Vin(t))의 전압 레벨을 샘플링하여 다음 상승에지 까지 그 값을 유지하여 제1 샘플 신호(X1[n])로 출력한다. 제1 VCO(130)는 제1 샘플 신호(X1[n])의 전압 레벨에 비례하는 주파수를 갖는 제1 발진 신호(OS1)를 출력한다. 제1 발진 신호(OS1)는 제1 샘플 신호(X1[n])의 전압 레벨에 비례하는 펄스 신호를 포함할 수 있다. 제1 카운터(140)는 제1 발진 신호(OS1)내의 펄스 신호의 개수를 카운팅하여 제1 디지털 신(Y1[n])호로 출력한다. 제1 카운터(140)는 제1 발진 신호(OS1)내의 펄스 신호의 상승에지를 카운팅할 수도 있고, 하강 에지를 카운팅할 수도 있다. 또한 제1 카운터(140)는 제1 발진 신호(OS1)내의 펄스 신호의 상승에지와 하강에지를 모두 카운팅할 수도 있다.
제2 샘플/홀드 회로(150)는 제1 클럭 신호(CLK1)와는 반대의 위상을 갖는 제2 클럭 신호(CLK2)의 상승에지에서 아날로그 입력 신호(Vin(t))의 전압 레벨을 샘플링하여 다음 상승에지 까지 그 값을 유지하여 제2 샘플 신호(X2[n])로 출력한다. 제2 VCO(170)는 제2 샘플 신호(X2[n])의 전압 레벨에 비례하는 주파수를 갖는 제2 발진 신호(OS2)를 출력한다. 제2 발진 신호(OS2)는 제2 샘플 신호(X2[n])의 전압 레벨에 비례하는 펄스 신호를 포함할 수 있다. 제2 카운터(180)는 제2 발진 신호(OS2)내의 펄스 신호의 개수를 카운팅하여 제2 디지털 신호(Y2[n])로 출력한다. 제2 카운터(180)는 제2 발진 신호(OS2)내의 펄스 신호의 상승에지를 카운팅할 수도 있고, 하강 에지를 카운팅할 수도 있다. 또한 제2 카운터(180)는 제2 발진 신호(OS2)내의 펄스 신호의 상승에지와 하강에지를 모두 카운팅할 수도 있다.
멀티플렉서(190)는 제어클럭신호(CCLK)에 따라 제1 디지털 신호(Y1[n])와 제2 디지털 신호(Y1[n]) 중 하나를 선택하여 디지털 출력(Y[n])으로 제공한다.
제1 카운터(140)에는 제1 클럭신호(CLK1)가 입력되는데 제1 클럭신호(CLK1)에 의하여 제1 카운터(140)는 리셋된다. 즉 제1 카운터(140)는 제1 클럭신호(CLK1)의 매 주기마다 제1 발진 신호(OS1)의 펄스의 개수를 카운팅하고 다시 리셋된다. 이는 제2 카운터(180)도 마찬가지이다.
제1 카운터(140)는 T1 주기, T3 주기에서 각각 3과 1을 출력하고, 제2 카운터(180)는 T2 주기, T4 주기에서 각각 1과 2를 출력한다. 멀티플렉서는 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2) 중의 하나의 신호에 따라 T1 내지 T4 주기에서 각각 3, 1, 1, 2의 디지털 출력을 제공한다.
도 4에서 제1 샘플 신호(X1[n])와 제2 샘플 신호(X2[n]) 신호와 같이 도시되어 있는 점선은 아날로그 입력 신호(Vin(t))를 나타낸다. 그리고 제1 발진 신호(OS1)와 제2 발진 신호(OS2)는 상승 에지만을 나타내었다. 물론 도 4의 상승 에지는 하강 에지로 대체될 수 도 있다.
제1 전압제어발진기(130)와 제2 전압제어발진기(170)의 위상은 해당 주기에서의 발진 신호내의 펄스(상승에지 또는 하강에지)의 개수에 비례한다.
도 4에서 P[n]은 도 2에서와 마찬가지로 샘플링 주기 동안 바뀐 전압제어 발진기의 위상을 나타내고, E[n]은 해당 샘플링 주기에서의 양자화 오차를 나타낸다.
도 3과 도 4를 참조하여 Y[n]을 수학식으로 표현하면 아래의 [수학식 4]와 같이 나타난다.
[수학식 4]
Y[n] = X[n] + E[n-2] - E[n]
[수학식 4]를 Z-변환하면 아래의 [수학식 5]와 같이 나타난다.
[수학식 5]
Y[z] = X[z] + z-2E[z] - E[z] = X[z] + (z-2 - 1)E[z]
= X[z] + (z-1 - 1)(z-1 + 1)E[z]
[수학식 5]에서 본 발명의 일 실시예에 따른 VCO 기반 ADC에서의 노이즈 전달 함수는 다음의 [수학식 6]과 같음을 알 수 있다.
[수학식 6]
NTF2 = (z-1 - 1)(z-1 + 1)
[수학식 6]을 살펴보면 양자화 오차가 second order로 noise-shaping됨을 알 수 있다. 또한 도 3의 구조는 하이패스/로우 패스 특성을 갖는 노이즈 전달함수 특성을 갖는 것을 알 수 있다.
즉 도 3의 구조는 도 1의 구조에 비하여 동일한 ADC를 타임-인터리빙(time-interleaving)한 구조이기 때문에 샘플링 클럭 신호가 두 배 느려져서 설계 및 동작이 용이하게 되고 양자화 잡음이 줄어들게 된다.
도 3의 구조를 3개 이상의 VCO 기반의 ADC를 타임-인터리빙하는 경우에 대하여 확장할 수 있다.
도 6은 본 발명의 일 실시예에 따른 전압제어발진기 기반의 N차 아날로그 디지털 변환기를 나타낸다.
도 6을 참조하면 본 발명의 일 실시예에 따른 전압제어발진기 기반의 N차 아날로그 디지털 변환기는 N(N은 3이상의 자연수)개의 컨버팅부(310, 320,330)와 멀티플렉서(340)를 포함한다. 제1 컨버팅부(310)는 제1 샘플/홀드 회로(311), 제1 번압제어발진기(312) 및 제1 카운터(313)를 포함한다. 나머지 컨버팅부들(320, 330)도 마찬가지로 각각 샘플/홀드 회로. 전압제어발진기 및 카운터를 포함한다. 상기 전압제어발진기들(VCO1, VCO2,..., VCON)은 링 전압제어발진기일 수 있다. 상기 샘플/홀드 회로들(S/H1, S/H2,..,S/HN)은 제로-복귀 샘플/홀드 회로일 수 있다.
N 개의 컨버팅부들(310, 320, 330) 각각은 기준 클럭 신호(RCLK)가 N분주된 제1 내지 제N 클럭 신호(CLK1, CLK2, ..., CLKN)에 따라 각각의 샘플링 레이트로 아날로그 입력 신호(Vin(t))가 샘플링된 제1 내지 제N 개 샘플신호(X1(n), X2(n),...XN(n))의 전압 레벨에 기초한 N 개의 디지털 신호(Y1(n), Y2(n),..., Y3(n))를 각각 출력한다. 멀티 플렉서(340)는 제어 클럭 신호(CCLK)에 응답하여 N 개의 디지털 신호들(Y1(n), Y2(n),..., Y3(n)) 중 하나를 선택하여 출력한다.
상기 제1 내지 제N 클럭 신호(CLK1, CLK2, ..., CLKN)는 그 순서대로 두 개의 클럭 신호끼리 서로 ˚2π(라디안)/N의 위상차를 가질 수 있다.
상기 샘플/홀드 회로들(S/H1, S/H2,..,S/HN) 각각은 해당 클럭의 상승에지에 동기되어 상기 아날로그 입력 신호(Vin(t))의 전압 레벨을 유지하는 해당하는 샘플 신호(X1(n), X2(n),...XN(n))로 제공한다. 상기 전압제어발진기들(VCO1, VCO2,..., VCON)들 각각은 해당 샘플/홀드 회로(S/H1, S/H2,..,S/HN)에서 제공되는 상기 해당하는 샘플 신호(X1(n), X2(n),...XN(n))의 전압 레벨에 비례하는 주파수를 갖는 해당 발진 신호(OS1, OS2,...,OSN)를 출력한다. 상기 카운터들(COUNT1, COUnT2,...,COUNTN) 각각은 해당 클럭 신호(CLK1, CLK2, ..., CLKN)의 한 주기 동안 상기 해당 발진 신호(OS1, OS2,...,OSN)에 나타나는 펄스의 개수를 카운팅하여 해당하는 디지털 신호((Y1(n), Y2(n),..., Y3(n))로 출력한다. 상기 카운터들(COUNT1, COUNT2,...,COUNTN) 각각은 해당하는 클럭 신호들(CLK1, CLK2, ..., CLKN)이 인가되어 리셋한다.
상기 멀티플렉서(340)에 인가되는 제어클럭신호(CCLK)는 N의 값에 따라 알맞은 클럭 신호들(CLK1, CLK2, ..., CLKN)이 조합되어 입력된다. 예를 들어 N이 4인 경우라면 제어클럭신호(CCLK)은 (0,0), (0.1), (1,0),(1.1)을 네가지 조합이 가능한 2비트 신호가 입력될 것이다.
도 7은 도 6의 클럭 신호들(CLK1, CLK2, ..., CLKN)이 기준클럭 신호들로부터 4분주되어 입력되는 경우를 나타낸다.
도 6의 전압제어발진기 기반의 N차 아날로그 디지털 변환기의 동작은 도 3의 전압제어발진기(VCO) 기반의 아날로그 디지털 변환기(ADC)의 동작과 유사하므로 이에 대한 상세한 설명은 생략한다.
도 6의 전압제어발진기 기반의 N차 아날로그 디지털 변환기에서 Y[n]을 수학식으로 표현하면 아래의 [수학식 7]과 같이 나타난다.
[수학식 7]
Y[n] = X[n] + E[n-N] - E[n]
[수학식 7]을 Z-변환하면 아래의 [수학식 8]과 같이 나타난다.
[수학식 8]
Y[z] = X[z] + z-NE[z] - E[z] = X[z] + (z-N - 1)E[z]
[수학식 8]에서 본 발명의 일 실시예에 따른 VCO 기반 N차 ADC에서의 노이즈 전달 함수는 다음의 [수학식 9]와 같음을 알 수 있다.
[수학식 9]
NTFN = (z-N - 1)
[수학식 9]는 zN = 1을 만족하는 점에서 영점을 가지게 되며 [수학식 9]의 일반해는 다음의 [수학식 10]과 나타난다.
[수학식 10]
zk = cos(2πk/N) + j sin(2πk/N), k = 0, 1,..., N-1
이 해들은 모두 복소평면상의 단위원 위에 존재하며 따라서 다음[수학식 11] 과 같은 주파수 근처에서 양자화 노이즈 값을 감소시키게 된다.
[수학식 11]
fk = 2πk/N, k = 0, 1,..., N-1
도 8은 도 6의 전압제어발진기 기반의 N차 아날로그 디지털 변환기에서 N이 16인 경우의 출력 스펙트럼을 시뮬레이션하여 나타낸 것이다.
도 8에서 알 수 있듯이 도 6의 구조는 낮은 주파수 대역에서만 높은 신호 대 잡음비를 가지는 도 1의 VCO 기반 1차 ADC와는 달리 여러 주파수 대역에서 높은 신호 대 잡음비를 가지게 되어 좀더 높고 다양한 주파수 대역에서 높은 해상도를 가지는 ADC로 동작할 수 있다. 그리고 여러개의 동등한 ADC를 타임-인터리빙한 구조이기 때문에 각 ADC의 동작 속도는 그만큼 느려지게 되어 설계 및 동작이 용이하게 된다.
실제로 ADC를 구현하는 경우 그 성능에 영향을 미치는 부분이 샘플/홀드 회로와 전압제어발진기이다. 여기서 샘플/홀드 회로의 해상도가 ADC의 해상도에 영향을 직접적으로 미치기 때문에 샘플/홀드 회로의 해상도가 높아야 한다.
도 9는 샘플링 클럭에 따른 여러 가지 샘플/홀드 회로의 동작을 나타낸다.
도 9에서 점선은 아날로그 입력 신호를 나타낸다. 이상적인 샘플/홀드 회로(Ideal S/H)는 샘플링 클럭(CLK)의 상승에지에서 입력 신호의 전압 레벨을 그대로 유지한다. 하지만 제로미복귀 샘플/홀드 회로(NRZ S/H)는 이전 샘플값으로부터 현재 샘플값까지 트래킹(tracking) 한 후 현재 샘플값에서 고정하게 된다. VCO 기반 ADC에서는 각 샘플에서 VCO의 입력값을 적분하여 디지털 변환하는 것이기 때문에, 샘플내에서의 파형이 현재 입력만이 아닌 이전입력에 의하여 영향을 받게 되면 해상도가 낮아지게 된다. 따라서 제로복귀 샘플/홀드 회로(RZ S/H)로 설계를 하여 매 샘플마다 시작값을 초기화하여 이전샘플값에 영향을 받지 않도록 하여 해상도를 증가시킬 수 있다.
본발명의 실시예들에 따르는 도 3과 도 6의 ADC들에 채용되는 샘플/홀드 회 로들은 상기의 제로 복귀 샘플/홀드 회로일 수 있다.
또한 본 발명의 실시예들에 따른 ADC의 구조들을 오버샘플링 ADC가 아닌 Nyquist ADC에 사용하는 것이 가능하다. 도 1의 VCO 기반 1차 ADC를 Nyquist ADC로 동작시키면 양자화 잡음의 적분 구간이 0부터 π까지가 된다.
[수학식 12]
Noise Power|1 = ∫Qe 2|ejω - 1|2dω = 2πQe 2 (적분구간 0부터 π)
여기서 Qe는 양자화 잡음의 크기에 해당한다.
도 3이나 도 6과 같이 N 개의 동일한 VCO 기반의 ADC를 타임-인터리빙하였을 때의 전체 양자화 잡음은 [수학식 13]과 같이 나타난다.
[수학식 13]
Noise Power|N = ∫(Qe/N)2|ejωN - 1|2dω (적분구간 0부터 π)
= N∫(Qe/N)2|ejωN - 1|2dω (적분구간 0부터 π/N)
= N∫(Qe/N)2|ejω' - 1|2dω' (적분구간 0부터 π)
= 1/N2 Noise Power|1 =Noise Power|1/N2
N 개를 타임-인터리빙함에 따라 각각의 ADC의 Qe가 N배 감소한다. 그 이유는 ADC가 N배 느리게 동작하면 샘플링 주기 사이에 카운터가 가질 수 있는 범위 즉 샘 플링 주기 내에서 VCO의 출력에 나타날 수 있는 상승 에지의 개수의 범위가 N 배 늘어나기 때문이다.
즉, N 개를 인터리빙 함에 따라 노이즈 파워가 1/N2로 감소하기 때문에 2 배의 ADC를 인터리빙 할 때마다 해상도는 1 bit씩 증가하게 된다.
도 5는 본 발명의 다른 실시예에 따른 아날로그 디지털 변환방법을 나타내는 흐름도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 아날로그 디지털 변환방법에서는 아날로그 입력 신호를 제공받는다(S210). 상기 아날로그 입력 신호를 제1 클럭 신호에 따라 제1 샘플링 레이트로 샘플링하여 제1 샘플 신호로 제공한다(S220). 상기 제1 샘플 신호의 전압 레벨에 비례하는 제1 디지털 신호를 제공한다(S240). 상기 아날로그 입력 신호를 상기 제2 클럭 신호와 반대의 위상을 갖는 제2 클럭 신호에 따라 제2 샘플링 레이트로 샘플링하여 제2 샘플 신호로 제공한다(S230). 상기 제2 샘플 신호의 전압 레벨에 비례하는 제2 디지털 신호를 제공한다(S250). 제어 클럭 신호에 응답하여 상기 제1 디지털 신호와 상기 제2 디지털 신호 중 하나를 선택하여 출력한다(S260).
제1 샘플 신호와 제2 샘플 신호는 동시에 제공될 수 있고, 제1 디지털 신호와 제2 디지털 신호는 동시에 제공될 수 있다.
제1 디지털 신호는 상기 제1 샘플 신호의 전압 레벨에 비례하는 주파수를 갖는 제1 발진 주파수를 생성하고(S242), 상기 제1 클럭의 한 주기 동안 상기 제1 발 진 신호에 나타나는 상승 에지의 개수를 카운팅하여(S244) 제공될 수 있다. 물론 상기 제1 클럭의 한 주기 동안 상기 제1 발진 신호에 나타나는 하강 에지의 개수를 카운팅 할 수도 있고, 상승 에지와 하강 에지를 모두 카운팅할 수도 있다.
제2 디지털 신호는 상기 제2 샘플 신호의 전압 레벨에 비례하는 주파수를 갖는 제2 발진 주파수를 생성하고(S252), 상기 제2 클럭의 한 주기 동안 상기 제2 발진 신호에 나타나는 상승 에지의 개수를 카운팅하여(S254) 제공될 수 있다. 물론 상기 제1 클럭의 한 주기 동안 상기 제2 발진 신호에 나타나는 하강 에지의 개수를 카운팅 할 수도 있고, 상승 에지와 하강 에지를 모두 카운팅할 수도 있다.
상기 제어 클럭 신호는 상기 제1 클럭 신호와 상기 제2 클럭 신호 중 하나일 수 있다.
본 발명의 다른 실시예에 따른 아날로그 디지털 변환 방법은 도 3의 VCO 기반의 ADC에서 설명된 내용과 유사하므로 상세한 설명은 생략한다.
본 발명에 실시예들에 따르면, 동일한 구조의 ADC를 N 개 인터리빙하여 각 ADC의 동작 속도를 느리게 할 수 있으므로 설계 및 동작이 용이하고, 또한 여러 주파수 대역에서 높은 신호 대 잡음비를 가지게 되어 다양한 주파수 대역에서 높은 해상도를 가질 수 있다. 또한 피드백 구조를 채용하지 않기 때문에 일반적인 delta-sigma ADC와는 다르게 안정성(stability) 문제로부터 자유로울 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발 명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 VCO 기반 1차 ADC의 구조를 나타내는 블록도이다.
도 2는 도1의 VCO 기반 1차 ADC의 아날로그 입력 신호와 디지털 출력 신호를 나타내는 그래프이다.
도 3은 본 발명의 일 실시예에 따른 전압제어발진기(VCO) 기반의 아날로그 디지털 변환기(ADC)를 나타내는 블록도이다.
도 4는 도 3의 VCO 기반의 ADC의 여러 신호들을 나타내는 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 아날로그 디지털 변환방법을 나타내는 흐름도이다.
도 6은 본 발명의 일 실시예에 따른 전압제어발진기 기반의 N차 아날로그 디지털 변환기를 나타낸다.
도 7은 도 6의 클럭 신호들이 기준클럭 신호들로부터 4분주되어 입력되는 경우를 나타낸다.
도 8은 도 6의 전압제어발진기 기반의 N차 아날로그 디지털 변환기에서 N이 16인 경우의 출력 스펙트럼을 시뮬레이션하여 나타낸 것이다.
도 9는 샘플링 클럭에 따른 여러 가지 샘플/홀드 회로의 동작을 나타낸다.
<도면의 주요 부분에 대한 설명>
110: 제1 컨버팅 부 150: 제2 컨버팅부
310, 320, 330: 컨버팅부
190, 340: 멀티플렉서 120, 160: 샘플/홀드 회로
130, 170: 전압제어 발진기 140, 180: 카운터

Claims (24)

  1. 기준 클럭 신호의 두 배의 주기를 갖는 제1 클럭 신호에 따라 아날로그 입력 신호가 제1 샘플링 레이트로 샘플링된 제1 샘플 신호의 전압 레벨에 기초한 제1 디지털 신호를 출력하는 제1 컨버팅부;
    상기 제1 클럭 신호와 반대의 위상을 갖는 제2 클럭 신호에 따라 상기 아날로그 입력 신호가 제2 샘플링 레이트로 샘플링된 제2 샘플 신호의 전압 레벨에 기초한 제2 디지털 신호를 출력하는 제2 컨버팅부; 및
    제어 클럭 신호에 응답하여 상기 제1 디지털 신호와 상기 제2 디지털 신호 중 하나를 선택하여 출력하는 멀티플렉서를 포함하는 전압제어발진기 기반의 아날로그 디지털 변환기.
  2. 제1항에 있어서, 상기 제1 컨버팅부는,
    상기 제1 클럭의 상승 에지에 동기되어 상기 아날로그 입력 신호의 전압 레벨을 유지하여 상기 제1 샘플 신호로 제공하는 샘플/홀드 회로;
    상기 제1 샘플/홀드 회로에서 제공되는 상기 제1 샘플 신호의 전압 레벨에 비례하는 주파수를 갖는 제1 발진 신호를 출력하는 제1 전압 제어 발진기; 및
    상기 제1 클럭 신호의 한 주기 동안 상기 제1 발진 신호에 나타나는 펄스의 개수를 카운팅하여 상기 제1 디지털 신호로 출력하는 제1 카운터를 포함하는 것을 특징으로 하는 전압제어발진기 기반의 아날로그 디지털 변환기.
  3. 제2항에 있어서, 상기 제2 컨버팅 부는,
    상기 제2 클럭의 상승 에지에 동기되어 상기 아날로그 입력 신호의 전압 레벨을 유지하여 상기 제2 샘플 신호로 제공하는 샘플/홀드 회로;
    상기 제2 샘플/홀드 회로에서 제공되는 상기 제2 샘플 신호의 전압 레벨에 비례하는 주파수를 갖는 제2 발진 신호를 출력하는 제2 전압 제어 발진기; 및
    상기 제2 클럭 신호의 한 주기 동안 상기 제2 발진 신호에 나타나는 펄스의 개수를 카운팅하여 상기 제2 디지털 신호로 출력하는 제2 카운터를 포함하는 것을 특징으로 하는 전압제어발진기 기반의 아날로그 디지털 변환기.
  4. 제3항에 있어서, 상기 제1 카운터는 상기 제1 발진 신호에 나타나는 펄스의 상승 에지의 개수를 카운팅하고, 상기 제2 카운터는 상기 제2 발진 신호에 나타나는 펄스의 상승 에지의 개수를 카운팅하는 것을 특징으로 하는 전압제어발진기 기반의 아날로그 디지털 변환기.
  5. 제3항에 있어서, 상기 제1 카운터는 상기 제1 발진 신호에 나타나는 펄스의 하강 에지의 개수를 카운팅하고, 상기 제2 카운터는 상기 제2 발진 신호에 나타나는 펄스의 하강 에지의 개수를 카운팅하는 것을 특징으로 하는 전압제어발진기 기반의 아날로그 디지털 변환기.
  6. 제3항에 있어서, 상기 제1 카운터는 상기 제1 발진 신호에 나타나는 펄스의 상승 에지와 하강 에지의 개수를 카운팅하고, 상기 제2 카운터는 상기 제2 발진 신호에 나타나는 펄스의 상승 에지 하강 에지의 개수를 카운팅하는 것을 특징으로 하는 전압제어발진기 기반의 아날로그 디지털 변환기.
  7. 제3항에 있어서, 상기 제1 샘플/홀드 회로와 상기 제2 샘플/홀드 회로는 제로 복귀(return-to-zero) 샘플/홀드 회로로 구성되는 것을 특징으로 하는 전압제어발진기 기반의 아날로그 디지털 변환기.
  8. 제3항에 있어서, 상기 제1 카운터와 상기 제2 카운터는 각각 상기 제1 클럭 신호와 상기 제2 클럭 신호에 의하여 리셋(reset)되는 것을 특징으로 하는 전압제업발진기 기반의 아날로그 디지털 변환기.
  9. 제1항에 있어서, 상기 제어 클럭 신호는 상기 제1 클럭 신호와 상기 제2 클럭 신호 중 하나인 것을 특징으로 하는 전압제어발진기 기반의 아날로그 디지털 변환기.
  10. 아날로그 입력 신호를 제공받는 단계;
    상기 아날로그 입력 신호를 제1 클럭 신호에 따라 제1 샘플링 레이트로 샘플링하여 제1 샘플 신호로 제공하는 단계;
    상기 제1 샘플 신호의 전압 레벨에 비례하는 제1 디지털 신호를 제공하는 단계;
    상기 아날로그 입력 신호를 상기 제2 클럭 신호와 반대의 위상을 갖는 제2 클럭 신호에 따라 제2 샘플링 레이트로 샘플링하여 제2 샘플 신호로 제공하는 단계;
    상기 제2 샘플 신호의 전압 레벨에 비례하는 제2 디지털 신호를 제공하는 단계; 및
    제어 클럭 신호에 응답하여 상기 제1 디지털 신호와 상기 제2 디지털 신호 중 하나를 선택하여 출력하는 단계를 포함하는 아날로그 디지털 변환 방법.
  11. 제10항에 있어서, 상기 제1 샘플 신호는 상기 제1 클럭의 상승 에지에 동기되어 상기 아날로그 입력 신호의 전압 레벨을 유지하여 상기 제1 샘플 신호로 제공하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
  12. 제11항에 있어서, 상기 제1 디지털 신호를 제공하는 단계는,
    상기 제1 샘플 신호의 전압 레벨에 비례하는 주파수를 갖는 제1 발진 주파수를 생성하는 단계; 및
    상기 제1 클럭의 한 주기 동안 상기 제1 발진 신호에 나타나는 상승 에지의 개수를 카운팅하는 단계를 포함하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
  13. 제10항에 있어서, 상기 제2 샘플 신호는 상기 제2 클럭의 상승 에지에 동기되어 상기 아날로그 입력 신호의 전압 레벨을 유지하여 상기 제2 샘플 신호로 제공하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
  14. 제13항에 있어서, 상기 제2 디지털 신호를 제공하는 단계는,
    상기 제2 샘플 신호의 전압 레벨에 비례하는 주파수를 갖는 제2 발진 주파수를 생성하는 단계; 및
    상기 제2 클럭의 한 주기 동안 상기 제2 발진 신호에 나타나는 상승 에지의 개수를 카운팅하는 단계를 포함하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
  15. 제10항에 있어서, 상기 제어 클럭 신호는 상기 제1 클럭 신호와 상기 제2 클럭 신호 중 하나인 것을 특징으로 하는 아날로그 디지털 변환 방법.
  16. 기준 클럭 신호가 N(N은 3이상의 자연수) 분주된 제1 내지 제N 클럭 신호에 따라 각각의 샘플링 레이트로 아날로그 입력 신호가 샘플링된 제1 내지 제N 개 샘플신호의 전압 레벨에 기초한 N 개의 디지털 신호를 각각 출력하는 N 개의 컨버팅부; 및
    제어 클럭 신호에 응답하여 상기 N 개의 디지털 신호들 중 하나를 선택하여 출력하는 멀티플렉서를 포함하는 전압제어발진기 기반의 N차 아날로그 디지털 변환기.
  17. 제16항에 있어서, 상기 제1 내지 제N 클럭 신호는 그 순서대로 두 개의 클럭 신호끼리 서로 ˚2π(라디안)/N의 위상차를 가지는 것을 특징으로 하는 전압제어발진기 기반의 N차 아날로그 디지털 변환기.
  18. 제17항에 있어서, 상기 N 개의 컨버팅부 각각은,
    상기 해당 클럭의 상승 에지에 동기되어 상기 아날로그 입력 신호의 전압 레벨을 유지하여 해당 샘플 신호로 제공하는 샘플/홀드 회로;
    상기 해당 샘플/홀드 회로에서 제공되는 상기 해당하는 샘플 신호의 전압 레벨에 비례하는 주파수를 갖는 해당 발진 신호를 출력하는 전압제어발진기;
    상기 해당 클럭 신호의 한 주기 동안 상기 해당 발진 신호에 나타나는 펄스의 개수를 카운팅하여 해당하는 디지털 신호로 출력하는 카운터를 포함하는 것을 특징으로 하는 전압제어발진기 기반의 N차 아날로그 디지털 변환기.
  19. 제18항에 있어서, 상기 전압 제어 발진기 각각은 링 전압제어발진기로 구성되는 것을 특징으로 하는 전압제어발진기 기반의 N차 아날로그 디지털 변환기.
  20. 제18항에 있어서, 상기 카운터 각각은 상기 해당 발진 신호에 나타나는 펄스 의 상승 에지를 카운팅하는 것을 특징으로 하는 전압제어발진기 기반의 N차 아날로그 디지털 변환기.
  21. 제18항에 있어서, 상기 카운터 각각은 상기 해당 발진 신호에 나타나는 펄스의 하강 에지를 카운팅하는 것을 특징으로 하는 전압제어발진기 기반의 N차 아날로그 디지털 변환기.
  22. 제18항에 있어서, 상기 카운터 각각은 상기 해당 발진 신호에 나타나는 펄스의 상승 에지와 하강 에지를 카운팅하는 것을 특징으로 하는 전압제어발진기 기반의 N차 아날로그 디지털 변환기.
  23. 제18항에 있어서, 상기 샘플/홀드 회로 각각은 제로 복귀(return-to-zero) 샘플/홀드 회로로 구성되는 것을 특징으로 하는 전압제어발진기 기반의 N차 아날로그 디지털 변환기.
  24. 제18항에 있어서, 상기 카운터 각각은 해당하는 클럭 신호에 의하여 리셋되는 것을 특징으로 하는 전압제어발진기 기반의 N차 아날로그 디지털 변환기.
KR1020070109278A 2007-10-30 2007-10-30 전압제어발진기 기반의 아날로그 디지털 변환기, 아날로그디지털 변환방법 및 전압제어발진기 기반의 엔차 아날로그디지털 변환기 KR20090043636A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070109278A KR20090043636A (ko) 2007-10-30 2007-10-30 전압제어발진기 기반의 아날로그 디지털 변환기, 아날로그디지털 변환방법 및 전압제어발진기 기반의 엔차 아날로그디지털 변환기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070109278A KR20090043636A (ko) 2007-10-30 2007-10-30 전압제어발진기 기반의 아날로그 디지털 변환기, 아날로그디지털 변환방법 및 전압제어발진기 기반의 엔차 아날로그디지털 변환기

Publications (1)

Publication Number Publication Date
KR20090043636A true KR20090043636A (ko) 2009-05-07

Family

ID=40854320

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070109278A KR20090043636A (ko) 2007-10-30 2007-10-30 전압제어발진기 기반의 아날로그 디지털 변환기, 아날로그디지털 변환방법 및 전압제어발진기 기반의 엔차 아날로그디지털 변환기

Country Status (1)

Country Link
KR (1) KR20090043636A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140034056A (ko) * 2012-09-10 2014-03-19 한국전자통신연구원 신호 변환 전자 장치 및 신호 변환 전자 장치의 동작 방법
CN110661527A (zh) * 2019-09-24 2020-01-07 深圳市航顺芯片技术研发有限公司 一种信号的测量方法及装置、计算机设备、可读存储介质
CN115037897A (zh) * 2022-06-06 2022-09-09 北京大学 像素级模数转换电路、模数转换器及红外探测设备
KR20220157220A (ko) * 2021-05-20 2022-11-29 한국과학기술원 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140034056A (ko) * 2012-09-10 2014-03-19 한국전자통신연구원 신호 변환 전자 장치 및 신호 변환 전자 장치의 동작 방법
CN110661527A (zh) * 2019-09-24 2020-01-07 深圳市航顺芯片技术研发有限公司 一种信号的测量方法及装置、计算机设备、可读存储介质
KR20220157220A (ko) * 2021-05-20 2022-11-29 한국과학기술원 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기
US11838028B2 (en) 2021-05-20 2023-12-05 Korea Advanced Institute Of Science And Technology Band-pass analog-to-digital converter using bidirectional voltage-controlled oscillator
CN115037897A (zh) * 2022-06-06 2022-09-09 北京大学 像素级模数转换电路、模数转换器及红外探测设备

Similar Documents

Publication Publication Date Title
US10303124B2 (en) Time-to-digital converter
CN109964404B (zh) 高线性度相位内插器
KR102103933B1 (ko) 연속 접근 방식 아날로그-디지털 변환기 및 아날로그-디지털 변환 방법
Tsividis Digital signal processing in continuous time: a possibility for avoiding aliasing and reducing quantization error
JP5749372B2 (ja) アナログディザリングを用いる時間／デジタル変換
WO2006107393A1 (en) Multiple reference clock synthesizer
JPWO2008069144A1 (ja) Ａ／ｄコンバータ
US20170288693A1 (en) Continuous time delta-sigma modulator with a time interleaved quantization function
CN112514257A (zh) 调制器
US20020053986A1 (en) Methods and systems for high speed quantizers
KR20090043636A (ko) 전압제어발진기 기반의 아날로그 디지털 변환기, 아날로그디지털 변환방법 및 전압제어발진기 기반의 엔차 아날로그디지털 변환기
US6919832B2 (en) Methods and systems for high speed quantizers
Wu et al. A 103fs rms 1.32 mW 50MS/s 1.25 MHz bandwidth two-step flash-ΔΣ time-to-digital converter for ADPLL
US10734977B1 (en) Efficient voltage controlled oscillator (VCO) analog-to-digital converter (ADC)
TWI650955B (zh) 三角積分調變器與其信號轉換方法
JP7322482B2 (ja) 時間デジタル変換器、及びａ／ｄ変換回路
JP2021057746A (ja) 遅延回路、時間デジタル変換器及びａ／ｄ変換回路
US11552648B2 (en) Digital filter for a delta-sigma analog-to-digital converter
US11121717B2 (en) A/D conversion circuit
Borremans et al. A 6fJ/step, 5.5 ps time-to-digital converter for a digital PLL in 40nm digital LP CMOS
JP2009159432A (ja) アナログ・デジタル変換器および受信機
KR102544497B1 (ko) 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기
Lai et al. A 90nm CMOS, 5.6 ps, 0.23 pJ/code time-to-digital converter with multipath oscillator and seamless cycle detection
Abdelfattah et al. 9 Time-Mode Circuit Concepts and Their Transition to All-Digital Synthesizable Circuits
KR100866500B1 (ko) 해상도 조절이 가능한 아날로그-디지털 변환기 및 변환방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application