KR20090043349A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더미 비트라인과 스위칭 소자의 게이트 간의 쇼트 패일을 스크린 할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 워드라인과 비트라인이 교차하는 영역에 형성된 단위 셀과, 워드라인과 더미 비트라인이 교차하는 영역에 형성된 더미 셀, 및 액티브 동작 모드시 워드라인이 활성화될 경우 더미 비트라인에 제 1 바이어스 전압을 공급하고, 스탠바이 동작 모드시 워드라인이 비활성화될 경우 더미 비트라인에 제 1 바이어스 전압보다 높은 제 2 바이어스 전압을 공급하는 전압 발생 수단을 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더미 비트라인(Dummy Bitline)과 스위칭 소자의 게이트 간의 쇼트 패일(Short Fail)을 스크린(Screen) 할 수 있도록 하는 기술을 개시한다.
근래에 컴퓨터가 급속히 보급되면서 반도체 소자들에 대한 수요도 크게 증가 하고 있다. 이러한 반도체 소자들은 그 기능적인 면에 있어 높은 축적 용량을 가지면서 고속 동작이 요구된다. 이를 위하여 반도체 소자는 집적도, 응답 속도 및 신뢰도를 향상시키기 위한 방향으로 제조 기술들이 개발되고 있다.
이와 같은 반도체 소자로서는 정보의 입력과 출력이 자유롭고, 고용량을 갖는 디램(DRAM; Dynamic Random Access Memory) 소자가 범용적으로 이용되고 있다. DRAM 소자는 전하의 형태로 정보 데이터를 저장하는 메모리 셀 영역과 그 정보 데이터의 입력 및 출력을 위한 주변 영역으로 구성된다. 또한, DRAM 소자는 하나의 액세스 트랜지스터(access transistor)와 하나의 축적 커패시터를 포함한다.
도 1은 종래기술에 따른 디램의 셀 어레이를 나타낸 도면이다.
디램은 메인 셀 블록(1)과 더미 셀 블록(2)을 포함한다.
여기서, 메인 셀 블록(1)은 로오 방향으로 복수개의 비트라인 BL이 배열되고, 컬럼 방향으로 복수개의 워드라인 WL이 배열된다. 그리고, 복수개의 워드라인 WL과 복수개의 비트라인 BL이 교차하는 영역에 복수개의 단위 셀 C이 각각 형성된다.
각각의 단위 셀 C은 워드라인 WL의 상태에 따라 스위칭 동작하여 비트라인 BL과 커패시터 C를 연결시키는 하나의 스위칭 소자 T와, 스위칭 소자 T의 일단과 플레이트 라인(PL) 사이에 연결된 하나의 커패시터 C를 구비하여 이루어진다. 여기서, 스위칭 소자 T는 게이트 제어 신호에 의해 스위칭 동작이 제어되는 NMOS트랜지스터를 주로 사용한다.
그리고, 더미 셀 블록(2)은 로오 방향으로 복수개의 더미 비트라인 DBL이 배열되고, 컬럼 방향으로 복수개의 워드라인 WL이 배열된다. 그리고, 복수개의 워드라인 WL과 복수개의 더미 비트라인 DBL이 교차하는 영역에 복수개의 더미 셀 DUC이 각각 형성된다.
각각의 더미 셀 DUC은 워드라인 WL의 상태에 따라 스위칭 동작하여 더미 비트라인 DBL과 커패시터 DC를 연결시키는 하나의 스위칭 소자 DT와, 스위칭 소자 DT의 일단과 플레이트 라인(PL) 사이에 연결된 하나의 커패시터 DC를 구비하여 이루어진다. 여기서, 스위칭 소자 DT는 게이트 제어 신호에 의해 스위칭 동작이 제어되는 NMOS트랜지스터를 주로 사용한다.
이러한 구성을 갖는 종래의 디램에서 메인 셀 블록(1)의 워드라인 WL은 스탠바이 모드시 접지전압 VSS 레벨을 가지며, 액티브 동작 모드시 펌핑전압 VPP 레벨 을 갖는다.
그리고, 비트라인 BL은 스탠바이 모드시 비트라인 프리차지 전압 VBLP 레벨을 가지며, 액티브 동작 모드시 코아전압 Vcore 또는 접지전압 VSS 레벨을 갖는다. 또한, 더미 셀 블록(2)에서 더미 비트라인 DBL은 스탠바이 모드시 또는 액티브 모드시와 무관하게 항상 비트라인 프리차지 전압 VBLP 레벨을 유지하게 된다.
그런데, 상술된 종래의 디램의 개발 분야에서 스위칭 소자 T의 게이트 길이(Gate Length)가 점점 더 미세하게 쉬링크(Shrink) 되면서 (A)와 같이 게이트가 기울어지는 리닝(Leaning) 현상이 발생하게 된다. 이러한 게이트 리닝 현상에 의해 LPC(Landing Plug Contact) SAC(Self Aligned Contact) 패일이 유발되어 스위칭 소자 T의 게이트와 비트라인 BL 간의 브리지(Bridge)가 발생하게 된다.
실제 사용하는 메인 셀에서 이러한 브리지가 발생하게 될 경우 테스트를 통해 스크린이 가능하게 된다. 하지만, 더미 셀에서 더미 비트라인 DBL과 스위칭 소자 DT의 게이트 간에 마이크로 브리지(Micro Bridge)가 발생하게 될 경우 이를 스크린 할 수 있는 방법이 없다. 이러한 경우 더미 비트라인 DBL과 스위칭 소자 DT의 게이트 간에 누설 전류가 발생하게 되어 메인 셀의 리드/라이트 동작에 오류가 발생할 수 있다.
도 2는 종래의 반도체 메모리 장치의 문제점을 설명하기 위한 도면이다.
반도체 메모리 장치는 반도체 기판(3) 상에 소자 분리막(4)이 형성되고, 반도체 기판(3)의 상부에 게이트(real gate;6)와 스페이스(6)가 형성된다. 그리고, 스페이서(6) 영역 사이에는 랜딩 플러그(7)가 형성되며, 게이트(5)의 상측 영역에 는 더미 비트라인 DBL이 형성된다.
그런데, 더미 비트라인 DBL과 게이트(6) 간에 (A)와 같이 마이크로 브리지가 발생하게 되면, 워드라인 WL이 액티브 될 때 게이트 전압인 펌핑전압 VPP과 더미 비트라인 DBL의 전압인 비트라인 프리차지 전압 VBLP이 쇼트된다. 이에 따라, 워드라인 WL의 전압 레벨이 낮아지게 되어 로오 패일이 발생하게 된다.
이러한 패일 들은 초기의 웨이퍼 레벨의 테스트시 스크린 되지 않게 되며, 후속하는 패키지 레벨의 테스트에서 번인 테스트(Burn In test)를 받은 이후에 패일이 드러나게 되는 문제가 발생하게 된다.
본 발명은 더미 셀 블록에서 더미 비트라인에 인가되는 바이어스 전압을 액티브 동작 모드시와 스탠바이 모드시에 서로 다르게 제공하여 더미 비트라인(Dummy Bitline)과 스위칭 소자의 게이트 간의 전압 차를 극대화시킴으로써 쇼트 패일(Short Fail)을 용이하게 스크린(Screen) 할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 워드라인과 비트라인이 교차하는 영역에 형성된 단위 셀; 워드라인과 더미 비트라인이 교차하는 영역에 형성된 더미 셀; 및 액티브 동작 모드시 워드라인이 활성화될 경우 더미 비트라인에 제 1 바이어스 전압을 공급하고, 스탠바이 동작 모드시 워드라인이 비활성화될 경우 더미 비트라인에 상기 제 1 바이어스 전압보다 높은 제 2 바이어스 전압을 공급하는 전압 발생 수단을 포함하는 것을 특징으로 한다.
본 발명은 더미 셀 블록에서 더미 비트라인(Dummy Bitline)과 스위칭 소자의 게이트 간의 쇼트 패일(Short Fail)을 스크린(Screen) 할 수 있도록 하여 게이트 바이어스와의 전압 차를 극대화시켜 마이크로 브리지(Micro Bridge)의 스크린을 용이하게 할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 셀 어레이를 나타낸 도면이다.
본 발명은 메인 셀 블록(10)과 더미 셀 블록(20)을 포함한다.
여기서, 메인 셀 블록(10)은 로오 방향으로 복수개의 비트라인 BL이 배열되고, 컬럼 방향으로 복수개의 워드라인 WL이 배열된다. 그리고, 복수개의 워드라인 WL과 복수개의 비트라인 BL이 교차하는 영역에 복수개의 단위 셀 C이 각각 형성된다.
각각의 단위 셀 C은 워드라인 WL의 상태에 따라 스위칭 동작하여 비트라인 BL과 커패시터 C를 연결시키는 하나의 스위칭 소자 T와, 스위칭 소자 T의 일단과 플레이트 라인(PL) 사이에 연결된 하나의 커패시터 C를 구비하여 이루어진다. 여기서, 스위칭 소자 T는 게이트 제어 신호에 의해 스위칭 동작이 제어되는 NMOS트랜지스터를 주로 사용한다.
그리고, 더미 셀 블록(20)은 로오 방향으로 복수개의 더미 비트라인 DBL이 배열되고, 컬럼 방향으로 복수개의 워드라인 WL이 배열된다. 그리고, 복수개의 워드라인 WL과 복수개의 더미 비트라인 DBL이 교차하는 영역에 복수개의 더미 셀 DUC이 각각 형성된다.
각각의 더미 셀 DUC은 워드라인 WL의 상태에 따라 스위칭 동작하여 더미 비트라인 DBL과 커패시터 DC를 연결시키는 하나의 스위칭 소자 DT와, 스위칭 소자 DT의 일단과 플레이트 라인(PL) 사이에 연결된 하나의 커패시터 DC를 구비하여 이루어진다. 여기서, 스위칭 소자 DT는 게이트 제어 신호에 의해 스위칭 동작이 제어되는 NMOS트랜지스터를 주로 사용한다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
스탠바이 모드시에는 메인 셀 블록(10)의 워드라인 WL이 접지전압 VSS 레벨이 되고, 비트라인 BL은 비트라인 프리차지 전압 VBLP 레벨을 가지게 된다.
이에 따라, 스위칭 소자 T가 턴 오프 상태를 유지하여 커패시터 C와 비트라인 BL 과의 연결을 차단한다. 그리고, 비트라인 BL이 비트라인 프리차지 전압 VBLP 레벨로 프리차지 된 상태를 유지하게 된다.
반면에, 액티브 동작 모드시에는 메인 셀 블록(10)의 워드라인 WL이 펌핑전압 VPP 레벨이 되고, 비트라인 BL은 코아전압 Vcore 또는 접지전압 VSS 레벨을 갖는다.
이에 따라, 스위칭 소자 T가 턴 온 되어 커패시터 C와 비트라인 BL이 서로 연결됨으로써 커패시터 C의 차지가 비트라인 BL에 전달된다. 즉, 스위칭 소자 T를 통해 비트라인 BL에 코아전압 Vcore 또는 접지전압 VSS 레벨이 전달된다.
한편, 스탠바이 모드시에 워드라인 WL이 접지전압 VSS 레벨일 경우, 스위칭 소자 DT가 턴 오프 상태를 유지하게 된다. 이에 따라, 스위칭 소자 DT와 커패시터 DC의 연결이 차단된다. 이때, 더미 셀 블록(20)의 더미 비트라인 DBL은 코아전압 Vcore 레벨이 된다.
반면에, 액티브 동작 모드시에 워드라인 WL이 펌핑전압 VPP 레벨일 경우, 스위칭 소자 DT가 턴 온 상태가 된다. 이에 따라, 스위칭 소자 DT와 커패시터 DC가 서로 연결되어 커패시터 DC의 차지가 더미 비트라인 DBL에 전달된다. 이때, 더미 셀 블록(20)의 더미 비트라인 DBL은 접지전압 VSS 레벨이 된다.
이러한 본 발명은 더미 비트라인 DBL의 바이어스 레벨을 항상 일정하게 비트라인 프리차지 전압 VBLP 레벨로 유지하는 것이 아니라, 테스트 모드나 외부에서 바이어스 전압을 인가하는 방식에 의해 액티브 동작시 또는 스탠바이 모드시에 더미 비트라인 DBL의 전압을 서로 다른 레벨로 제어하도록 한다.
즉, 워드라인 WL의 전압 레벨이 펌핑전압 VPP 레벨이 되는 액티브 동작 모드시에는 더미 비트라인 DBL을 접지전압 VSS 레벨로 하강시켜 게이트와 더미 비트라인 DBL 과의 전압 차를 극대화시키도록 한다.
예를 들어, 기존에는 액티브 모드시 스위칭 소자 DT의 게이트에 펌핑전압 VPP 레벨의 바이어스 전압이 인가되고, 더미 비트라인 DBL에 비트라인 프리차지 전압 VBLP 레벨의 바이어스 전압이 인가된다.
하지만, 본 발명은 액티브 모드시에 더미 비트라인 DBL의 바이어스 전압을 접지전압 VSS 레벨로 인가하고, 스위칭 소자 DT의 게이트에 인가되는 바이어스 전압이 펌핑전압 VPP 레벨이 된다. 따라서, 스위칭 소자 DT와 더미 비트라인 DBL간의 전압 차가 기존에 비해 두 배로 더 크게 벌어지게 된다.
이러한 전압 차에 따라 패일 확률이 더 커지게 됨으로써, 스위칭 소자 DT의 게이트와 더미 비트라인 DBL 간의 마이크로 브리지를 용이하게 스크린 할 수 있도록 한다.
반면에, 워드라인 WL의 전압 레벨이 접지전압 VSS 레벨이 되는 스탠바이 동작 모드시에는 더미 비트라인 DBL을 코아전압 Vcore 레벨로 상승시켜 게이트와 더미 비트라인 DBL 과의 전압 차를 극대화시키도록 한다.
예를 들어, 기존에는 스탠바이 모드시 스위칭 소자 DT의 게이트에 접지전압 VSS 레벨의 바이어스 전압이 인가되고, 더미 비트라인 DBL에 비트라인 프리차지 전압 VBLP 레벨의 바이어스 전압이 인가된다.
하지만, 본 발명은 스탠바이 모드시에 더미 비트라인 DBL의 바이어스 전압을 코아전압 Vcore 레벨로 인가하고, 스위칭 소자 DT의 게이트에 인가되는 바이어스 전압이 접지전압 VSS 레벨이 된다. 따라서, 스위칭 소자 DT와 더미 비트라인 DBL간의 전압 차가 기존에 비해 두 배로 더 크게 벌어지게 된다.
이러한 전압 차에 따라 패일 확률이 더 커지게 됨으로써, 스위칭 소자 DT의 게이트와 더미 비트라인 DBL 간의 마이크로 브리지를 용이하게 스크린 할 수 있도록 한다.
더미 비트라인 DBL에 공급되는 코아전압 Vcore 또는 접지전압 VSS은 전압 발생 수단(30)을 이용하여 테스트 모드 신호의 제어에 따라 액티브 동작시 또는 스탠바이 모드시 더미 비트라인 DBL에만 공급되도록 할 수 있다. 또한, 외부의 패드(PAD)를 이용하여 더미 비트라인 DBL에 코아전압 Vcore 또는 접지전압 VSS을 가변적인 바이어스 전압으로 인가할 수도 있다.
또한, 본 발명은 스탠바이 모드시에 더미 비트라인 DBL에 코아전압 Vcore이 인가되는 것을 그 실시예로 설명하였다. 하지만, 본 발명은 이에 한정되는 것이 아니라, 스탠바이 모드시에 전원전압(VDD) 또는 펌핑전압(VPP)이 더미 비트라인 DBL에 인가되도록 제어할 수도 있다.
도 1은 종래의 디램에 관한 셀 어레이를 나타낸 도면.
도 2는 종래의 반도체 메모리 장치의 문제점을 설명하기 위한 도면.
도 3은 본 발명에 따른 반도체 메모리 장치의 셀 어레이를 나타낸 도면.

Claims (7)

  1. 워드라인과 비트라인이 교차하는 영역에 형성된 단위 셀;
    상기 워드라인과 더미 비트라인이 교차하는 영역에 형성된 더미 셀; 및
    액티브 동작 모드시 상기 워드라인이 활성화될 경우 상기 더미 비트라인에 제 1 바이어스 전압을 공급하고, 스탠바이 동작 모드시 상기 워드라인이 비활성화될 경우 상기 더미 비트라인에 상기 제 1 바이어스 전압보다 높은 제 2 바이어스 전압을 공급하는 전압 발생 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 제 1 바이어스 전압은 접지전압 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 제 2 바이어스 전압은 코아전압 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 제 2 바이어스 전압은 전원전압 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1항에 있어서, 상기 제 2 바이어스 전압은 펌핑전압 레벨을 갖는 것을 특 징으로 하는 반도체 메모리 장치.
  6. 제 1항에 있어서, 상기 전압 발생 수단은 상기 더미 비트라인과 상기 워드라인 간의 브리지를 스크린 하기 위한 테스트 모드 신호에 따라 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1항에 있어서, 상기 전압 발생 수단은 패드를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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