KR20090041877A - The capacitor in semiconductor device and manufacturing method for thereof - Google Patents

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Abstract

A capacitor of a semiconductor device and a forming method thereof are provided to prevent a contact between bottom electrodes by forming a protective film after forming a storage hole. A storage node contact plug(101) is formed, and is connected to a semiconductor substrate(100). A first sacrificial insulation film(105) is formed on a structure of the result. A top part of the storage node contact plug is exposed by forming a first storage hole on the first sacrificial insulation film. A protective film is formed on a side wall and a bottom surface of the first storage hole. A second sacrificial insulation film(109) is formed on a structure of the result. A top part of the storage node contact plug is exposed by forming a second storage hole(111) on the second sacrificial insulation film. A bottom electrode is formed on a side wall and a bottom surface of the second storage hole.

Description

반도체 소자의 캐패시터 및 이의 형성 방법{The capacitor in semiconductor device and manufacturing method for thereof}The capacitor in semiconductor device and manufacturing method for

본 발명은 반도체 소자의 캐패시터 및 이의 형성 방법에 관한 것으로, 특히 캐패시터의 종횡비에 따라 전극이 기울어져 불량이 발생하는 것을 방지할 수 있는 반도체 소자의 캐패시터 및 이의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor of a semiconductor device and a method of forming the same, and more particularly, to a capacitor of a semiconductor device and a method of forming the same, which can prevent the failure of the electrode due to the aspect ratio of the capacitor.

일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(cell) 면적 상에 고밀도로 여러 요소들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터, 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 단위 소자들의 크기가 점차 작아지지만, 캐패시터의 용량을 확보하기 위해서는 그 종횡비의 증가가 불가피하다.In general, a semiconductor device includes a plurality of unit devices therein. As semiconductor devices become highly integrated, various elements must be formed at a high density on a predetermined cell area, and thus, the size of unit devices, for example, transistors and capacitors, is gradually reduced. In particular, in semiconductor memory devices such as DRAM (Dynamic Random Access Memory), as the design rule decreases, the size of unit elements formed inside the cell gradually decreases, but in order to secure the capacity of the capacitor, the aspect ratio increases. Inevitable

도 1은 종래 기술에 따른 반도체 소자의 캐패시터 형성 방법을 설명하기 위 한 소자의 단면도이다.1 is a cross-sectional view of a device for explaining a method of forming a capacitor of a semiconductor device according to the prior art.

도 1을 참조하면, 반도체 기판(10) 상부에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체 기판(10)의 일부와 연결되는 스토리지노드 콘택플러그(11)을 형성한다. 이 때, 스토리지노드 콘택플러그(11) 형성 전에 소자분리, 워드라인 및 비트라인 등의 DRAM 구성에 필요한 공정이 진행된다.Referring to FIG. 1, after forming the interlayer insulating layer 12 on the semiconductor substrate 10, a storage node contact plug 11 is formed through the interlayer insulating layer 12 and connected to a portion of the semiconductor substrate 10. do. At this time, before the storage node contact plug 11 is formed, processes necessary for DRAM configuration such as device isolation, word lines, and bit lines are performed.

이 후, 스토리지노드 콘택플러그(11)를 포함한 전체 구조 상에 버퍼막(13), 식각정지막(14), 제 1절연막(15), 및 제 2절연막(16)을 순차적으로 적층하여 형성한다. 이 후, 식각 공정을 실시하여 스토리지노드 콘택플러그(11)의 상부가 노출되는 스토리지홀을 형성한다.Thereafter, the buffer film 13, the etch stop film 14, the first insulating film 15, and the second insulating film 16 are sequentially stacked on the entire structure including the storage node contact plug 11. . Thereafter, an etching process is performed to form a storage hole through which the upper portion of the storage node contact plug 11 is exposed.

이 후, 도면으로 도시 되진 않았지만, 스토리지노드 콘택플러그(11)와 연결되는 하부 전극, 유전체막, 상부 전극을 순차적으로 형성하여 캐패시터를 형성한다.Subsequently, although not shown in the drawings, a capacitor is formed by sequentially forming a lower electrode, a dielectric film, and an upper electrode connected to the storage node contact plug 11.

상술한 종래 기술에 따른 캐패시터 형성 방법은 캐패시터의 캐패시턴스 값을 증가 시키기 위해 스토리지홀의 종횡비가 증가하게 되고, 이로 인하여 하부 전극의 기울어짐 현상(leaning)이 발생할 수 있다. 기울어짐 현상은 하부 전극이 인접한 캐패시터의 하부 전극과의 접촉으로 불량을 유발할 수 있다.In the above-described method of forming a capacitor, the aspect ratio of the storage hole is increased to increase the capacitance value of the capacitor, and thus, the lower electrode may be inclined. The tilting phenomenon may cause the lower electrode to be in contact with the lower electrode of the adjacent capacitor.

본 발명이 이루고자 하는 기술적 과제는 스토리지홀 형성 후, 보호막을 형성하여 후속 형성되는 하부 전극이 기울어져 인접한 캐패시터의 하부 전극과 접촉되는 것을 방지함으로써, 캐패시터의 불량을 억제할 수 있는 반도체 소자의 캐패시터 및 이의 제조 방법을 제공하는 데 있다.The technical problem to be achieved by the present invention is to form a protective film after the formation of the storage hole, the lower electrode to be formed to prevent the lower electrode to be in contact with the lower electrode of the adjacent capacitor, thereby reducing the capacitor of the semiconductor device and It is to provide a method for producing the same.

본 발명의 일실시 예에 따른 반도체 소자의 캐패시터는 반도체 기판 상에 형성된 다수의 스토리지 콘택 플러그들과, 상기 스토리지 콘택 플러그 각각의 하부 일면과 연결된 U자 형태의 하부 전극, 및 상기 하부 전극의 외부 측벽과 일정 거리 격리되어 형성된 보호막을 포함한다.A capacitor of a semiconductor device according to an embodiment of the present invention includes a plurality of storage contact plugs formed on a semiconductor substrate, a U-shaped lower electrode connected to a lower surface of each of the storage contact plugs, and an outer sidewall of the lower electrode. It includes a protective film formed insulated from a certain distance.

상기 보호막은 상기 하부 전극들 사이에 형성되어 하부 전극들의 접촉을 차단하며, 상기 보호막은 질화막으로 형성된다.The passivation layer is formed between the lower electrodes to block contact between the lower electrodes, and the passivation layer is formed of a nitride layer.

본 발명의 일실시 예에 따른 반도체 소자의 캐패시터 제조 방법은 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막을 통과하여 상기 반도체 기판과 연결되는 스토리지노드 콘택플러그를 형성하는 단계와, 상기 스토리지노드 콘택플러그를 포함하는 전체 구조 상에 제1 희생절연막을 형성하는 단계와, 상기 제1 희생절연막을 식각하여 상기 스토리지노드 콘택플러그의 상부가 노출되는 제1 스토리지 홀을 형성하는 단계와, 기 제1 스토리지홀의 측벽 및 저면에 보호막을 형성하는 단계와, 상기 보호막을 포함한 전체 구조 상에 제2 희생절연막을 형성하는 단계와, 상기 제2 희생절연막을 식각하여 상기 스토리지노드 콘택플러그의 상부가 노출되는 제2 스토리지홀을 형성하는 단계, 및 상기 제2 스토리지홀의 의 측벽 및 저면에 하부 전극을 형성하는 단계를 포함한다.A method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention comprises the steps of forming an insulating film on a semiconductor substrate, forming a storage node contact plug connected to the semiconductor substrate through the insulating film, and the storage node Forming a first sacrificial insulating layer on the entire structure including the contact plug, etching the first sacrificial insulating layer to form a first storage hole through which the upper portion of the storage node contact plug is exposed, and Forming a passivation layer on sidewalls and a bottom surface of the storage hole, forming a second sacrificial insulating layer on the entire structure including the passivation layer, and etching the second sacrificial insulating layer to expose an upper portion of the storage node contact plug. Forming a storage hole, and forming a lower electrode on sidewalls and bottom surfaces of the second storage hole; And a step.

상기 스토리지노드 콘택플러그를 형성한 후, 상기 스토리지노드 콘택플러그를 포함한 전체 구조 상에 버퍼막 및 식각 정지막을 순차적으로 형성하는 단계를 더 포함한다.After forming the storage node contact plug, the method may further include sequentially forming a buffer layer and an etch stop layer on the entire structure including the storage node contact plug.

상기 제1 희생 절연막은 PSG 산화막 및 PETEOS막으로 구성된 이중막으로 형성하며, 상기 보호막은 질화막으로 형성한다. 상기 제2 희생 절연막은 SOD막으로 형성한다.The first sacrificial insulating film is formed of a double film composed of a PSG oxide film and a PETEOS film, and the protective film is formed of a nitride film. The second sacrificial insulating film is formed of an SOD film.

상기 제2 스토리지홀 형성 단계는 상기 제2 스토리지홀의 개구부 넓이를 상기 제1 스토리지홀의 개구부보다 좁게 형성하여 상기 제1 스토리지홀 측벽에 상기 보호막 및 상기 제2 희생 절연막을 잔류시킨다.In the forming of the second storage hole, an opening width of the second storage hole is formed to be narrower than an opening of the first storage hole, thereby leaving the passivation layer and the second sacrificial insulating layer on sidewalls of the first storage hole.

상기 하부 전극은 TiN막으로 형성한다.The lower electrode is formed of a TiN film.

상기 하부 전극을 형성하는 단계 이후, 상기 제2 희생 절연막을 제거하는 단계를 더 포함한다.After forming the lower electrode, the method may further include removing the second sacrificial insulating layer.

본 발명의 일실시 예에 따르면, 캐패시터의 캐패시턴스 값을 증가시키기 위 하여 종횡비를 증가시켜 스토리지홀을 형성한 후, 스토리지홀의 측벽에 보호막을 형성한 후, 캐패시터의 하부 전극을 형성함으로써, 종횡비 증가에 의해 발생할 수 있는 하부 전극의 기울어짐 현상시 인접한 하부 전극과의 접촉을 차단하여 캐패시터의 불량을 방지할 수 있다.According to one embodiment of the present invention, after increasing the aspect ratio to increase the capacitance value of the capacitor to form a storage hole, after forming a protective film on the sidewall of the storage hole, by forming a lower electrode of the capacitor, When the lower electrode may be inclined, contact with an adjacent lower electrode may be blocked to prevent a defect of the capacitor.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 2 내지 도 7은 본 발명의 일실시 예에 따른 반도체 소자의 캐패시터 형성 방법을 설명하기 위한 소자의 단면도이다.2 to 7 are cross-sectional views of devices for describing a method of forming a capacitor of a semiconductor device according to an embodiment of the present invention.

도 2를 참조하면, 반도체 기판(100) 상에 절연막(102)을 형성하고, 절연막(102)을 관통하여 반도체 기판(100)의 일부와 연결되는 스토리지노드 콘택플러그(101)을 형성한다. 이 때, 스토리지노드 콘택플러그(101)는 폴리실리콘으로 형성하는 것이 바람직하다. 스토리지노드 콘택플러그(101) 형성 전에 소자분리, 워드라인 및 비트라인 등의 DRAM 구성에 필요한 공정이 진행된다.Referring to FIG. 2, an insulating film 102 is formed on the semiconductor substrate 100, and a storage node contact plug 101 connected to a portion of the semiconductor substrate 100 is formed through the insulating film 102. At this time, the storage node contact plug 101 is preferably formed of polysilicon. Before the storage node contact plug 101 is formed, a process required for DRAM isolation such as device isolation, word lines, and bit lines is performed.

이 후, 스토리지노드 콘택플러그(101)를 포함하는 전체 구조 상에 버퍼막(103), 식각 정지막(104), 제1 희생 절연막(105), 하드 마스크막(106)를 순차적으로 적층하여 형성한다. 버퍼막(103)은 400 내지 600Å의 두께로 형성하는 것이 바람직하다. 버퍼막(103)은 산화막으로 형성하는 것이 바람직하다. 식각 정지막(104)은 제1 희생 절연막(105) 식각시 하부구조물이 식각되는 것을 방지하기 위한 식각베리어 역할을 하고, 일반적으로 산화막과 식각선택비가 좋은 질화막, 절연 산화막과 플라즈마 식각시 선택비가 가능한 비도전성 절연막을 사용한다. 제1 희생 절연막(105)은 PSG 산화막 및 PETEOS막으로 구성된 이중막으로 형성하는 것이 바람직하다. 제1 희생 절연막(105)의 두께를 조절하여 후속 형성되는 스토리지홀의 깊이를 제어가능하며, 이는 최종적으로 형성되는 캐패시터의 면적을 제어가능하다.Thereafter, the buffer layer 103, the etch stop layer 104, the first sacrificial insulating layer 105, and the hard mask layer 106 are sequentially stacked on the entire structure including the storage node contact plug 101. do. The buffer film 103 is preferably formed to a thickness of 400 to 600 kPa. The buffer film 103 is preferably formed of an oxide film. The etch stop layer 104 serves as an etch barrier to prevent the lower structure from being etched when the first sacrificial insulating layer 105 is etched. In general, the etch stop layer 104 has a selectivity during the etching of the oxide, the insulating oxide, and the plasma. A nonconductive insulating film is used. The first sacrificial insulating film 105 is preferably formed of a double film composed of a PSG oxide film and a PETEOS film. The thickness of the first sacrificial insulating layer 105 may be adjusted to control the depth of the subsequent storage hole, which may control the area of the finally formed capacitor.

도 3을 참조하면, 하드 마스크막(106)을 패터닝 한후, 이를 식각 마스크로 이용하여 제1 희생 절연막(105)을 식각한다. 이 후, 노출 되는 식각 정지막(104) 및 버퍼막(103)을 순차적으로 식각하여 스토리지노드 콘택플러그(101)의 상부를 노출시켜 제1 스토리지홀(107)을 형성한다.Referring to FIG. 3, after the hard mask layer 106 is patterned, the first sacrificial insulating layer 105 is etched using the hard mask layer 106 as an etching mask. Thereafter, the exposed etch stop layer 104 and the buffer layer 103 are sequentially etched to expose the upper portion of the storage node contact plug 101 to form a first storage hole 107.

도 4를 참조하면, 하드 마스크막(106)을 제거한 후, 제1 스토리지홀(107)을 포함한 전체 구조 상에 보호막(108)을 형성한다. 보호막(108)은 질화막으로 형성하는 것이 바라직하다.Referring to FIG. 4, after removing the hard mask layer 106, the passivation layer 108 is formed on the entire structure including the first storage hole 107. The protective film 108 is preferably formed of a nitride film.

도 5를 참조하면, 보호막(108)을 포함한 전체 구조 상에 제2 희생 절연막(109)을 형성한다. 이 후, 제2 희생 절연막(109) 상에 하드 마스크 패턴(110)을 형성한다. 제2 희생 절연막(109)은 SOD막으로 형성하는 것이 바람직하다. 하드 마 스트 패턴(110)의 개구부는 도 3에 도시된 하드마스크막(106)의 개구부보다 좁게 형성되는 것이 바람직하다.Referring to FIG. 5, the second sacrificial insulating layer 109 is formed on the entire structure including the passivation layer 108. Thereafter, the hard mask pattern 110 is formed on the second sacrificial insulating layer 109. The second sacrificial insulating film 109 is preferably formed of an SOD film. The opening of the hard mask pattern 110 may be formed to be narrower than the opening of the hard mask layer 106 illustrated in FIG. 3.

도 6을 참조하면, 하드 마스트 패턴을 식각마스트로 이용한 식각 공정을 실시하여 스토리지노드 콘택플러그(101)의 상부가 노출되는 제2 스토리지홀(111)을 형성한다. 이때 제2 스토리지홀(111)의 측벽에는 제2 희생 절연막(109)과 보호막(108)이 잔류하게 된다. 이 후, 식각 공정을 실시하여 하드 마스크 패턴, 제1 희생 절연막(105) 상부의 제2 희생 절연막(109)과 보호막(108)을 순차적으로 제거한다. 이 후, 제2 스토리지홀(111)을 포함하는 전체 구조 상에 캐패시터 하부 전극층(112)을 형성한다. 하부 전극층(112)은 TiN막으로 형성하는 것이 바람직하다.Referring to FIG. 6, an etching process using a hard mast pattern as an etching mask is performed to form a second storage hole 111 through which the upper portion of the storage node contact plug 101 is exposed. In this case, the second sacrificial insulating layer 109 and the passivation layer 108 remain on sidewalls of the second storage hole 111. Thereafter, an etching process is performed to sequentially remove the hard mask pattern, the second sacrificial insulating layer 109 and the passivation layer 108 on the first sacrificial insulating layer 105. Thereafter, the capacitor lower electrode layer 112 is formed on the entire structure including the second storage hole 111. The lower electrode layer 112 is preferably formed of a TiN film.

도 7을 참조하면, 식각 공정을 실시하여 제1 희생 절연막(105), 보호막(108), 및 제2 희생 절연막(108) 상부의 하부 전극층(112)을 제거한다. 이 후 노출되는 제1 희생 절연막(105), 및 제2 희생 절연막(108)을 제거한다. 이로써, 인접한 캐패시터의 하부 전극층(112)들 사이에 보호막(108)이 형성되어 하부 전극층(112)의 높이가 증가하여 기울어짐 현상이 발생하여도 인접한 캐패시터의 하부 전극층(112)과의 접촉이 방지된다.Referring to FIG. 7, an etching process is performed to remove the first sacrificial insulating layer 105, the passivation layer 108, and the lower electrode layer 112 over the second sacrificial insulating layer 108. After that, the exposed first sacrificial insulating film 105 and the second sacrificial insulating film 108 are removed. As a result, the protective layer 108 is formed between the lower electrode layers 112 of the adjacent capacitors, so that the height of the lower electrode layer 112 is increased to prevent contact with the lower electrode layers 112 of the adjacent capacitors even when the tilting occurs. do.

이 후, 도면으로 도시되진 않았지만 하부 전극층(112) 및 보호막(108)을 포함한 전체 구조 상에 유전막 및 상부 전극층을 순차적으로 적층하여 캐패시터를 형성한다. Subsequently, although not shown in the drawings, a dielectric film and an upper electrode layer are sequentially stacked on the entire structure including the lower electrode layer 112 and the passivation layer 108 to form a capacitor.

도 1은 종래 기술에 따른 반도체 소자의 캐패시터 형성 방법을 설명하기 위한 소자의 단면도이다.1 is a cross-sectional view of a device for explaining a method of forming a capacitor of a semiconductor device according to the prior art.

도 2 내지 도 7은 본 발명의 일실시 예에 따른 반도체 소자의 캐패시터 형성 방법을 설명하기 위한 소자의 단면도이다.2 to 7 are cross-sectional views of devices for describing a method of forming a capacitor of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 101 : 스토리지노드 콘택플러그100: semiconductor substrate 101: storage node contact plug

102 : 절연막 103 : 버퍼막102 insulating film 103 buffer film

104 : 식각 정지막 105 : 제1 희생 절연막104: etch stop film 105: first sacrificial insulating film

106 : 하드 마스크막 107 : 제1 스토리지홀106: hard mask film 107: first storage hole

108 : 보호막 109 : 제2 희생 절연막108: protective film 109: second sacrificial insulating film

110 : 하드 마스크 패턴 111 : 제2 스토리지홀110: hard mask pattern 111: second storage hole

112 : 하부 전극층112: lower electrode layer

Claims (11)

반도체 기판 상에 형성된 다수의 스토리지 콘택 플러그들;A plurality of storage contact plugs formed on the semiconductor substrate; 상기 스토리지 콘택 플러그 각각의 하부 일면과 연결된 U자 형태의 하부 전극; 및A U-shaped lower electrode connected to one lower surface of each of the storage contact plugs; And 상기 하부 전극의 외부 측벽과 일정 거리 격리되어 형성된 보호막을 포함하는 반도체 소자의 캐패시터.And a passivation layer separated from the outer sidewall of the lower electrode by a predetermined distance. 제 1 항에 있어서,The method of claim 1, 상기 보호막은 상기 하부 전극들 사이에 형성되어 하부 전극들의 접촉을 차단하는 반도체 소자의 캐패시터.The passivation layer is a capacitor of the semiconductor device is formed between the lower electrodes to block the contact of the lower electrodes. 제 1 항에 있어서,The method of claim 1, 상기 보호막은 질화막으로 형성된 반도체 소자의 캐패시터.The protective film is a capacitor of the semiconductor device formed of a nitride film. 반도체 기판상에 절연막을 형성하는 단계;Forming an insulating film on the semiconductor substrate; 상기 절연막을 통과하여 상기 반도체 기판과 연결되는 스토리지노드 콘택플 러그를 형성하는 단계;Forming a storage node contact plug passing through the insulating layer and connected to the semiconductor substrate; 상기 스토리지노드 콘택플러그를 포함하는 전체 구조 상에 제1 희생절연막을 형성하는 단계;Forming a first sacrificial insulating film on the entire structure including the storage node contact plug; 상기 제1 희생절연막을 식각하여 상기 스토리지노드 콘택플러그의 상부가 노출되는 제1 스토리지홀을 형성하는 단계;Etching the first sacrificial insulating layer to form a first storage hole through which the upper portion of the storage node contact plug is exposed; 상기 제1 스토리지홀의 측벽 및 저면에 보호막을 형성하는 단계;Forming a passivation layer on sidewalls and a bottom of the first storage hole; 상기 보호막을 포함한 전체 구조 상에 제2 희생절연막을 형성하는 단계;Forming a second sacrificial insulating film on the entire structure including the protective film; 상기 제2 희생절연막을 식각하여 상기 스토리지노드 콘택플러그의 상부가 노출되는 제2 스토리지홀을 형성하는 단계; 및Etching the second sacrificial insulating layer to form a second storage hole exposing an upper portion of the storage node contact plug; And 상기 제2 스토리지홀의 의 측벽 및 저면에 하부 전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성 방법.And forming lower electrodes on sidewalls and bottom surfaces of the second storage holes. 제 4 항에 있어서,The method of claim 4, wherein 상기 스토리지노드 콘택플러그를 형성한 후, 상기 스토리지노드 콘택플러그를 포함한 전체 구조 상에 버퍼막 및 식각 정지막을 순차적으로 형성하는 단계를 더 포함하는 반도체 소자의 캐패시터 형성 방법.After forming the storage node contact plug, sequentially forming a buffer layer and an etch stop layer on the entire structure including the storage node contact plug. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 희생 절연막은 PSG 산화막 및 PETEOS막으로 구성된 이중막으로 형성하는 반도체 소자의 캐패시터 형성 방법.And the first sacrificial insulating film is formed of a double film composed of a PSG oxide film and a PETEOS film. 제 4 항에 있어서,The method of claim 4, wherein 상기 보호막은 질화막으로 형성하는 반도체 소자의 캐패시터 형성 방법.And the protective film is formed of a nitride film. 제 4 항에 있어서,The method of claim 4, wherein 상기 제2 희생 절연막은 SOD막으로 형성하는 반도체 소자의 캐패시터 형성 방법.And forming the second sacrificial insulating film as an SOD film. 제 4 항에 있어서,The method of claim 4, wherein 상기 제2 스토리지홀 형성 단계는 상기 제2 스토리지홀의 개구부 넓이를 상기 제1 스토리지홀의 개구부보다 좁게 형성하여 상기 제1 스토리지홀 측벽에 상기 보호막 및 상기 제2 희생 절연막을 잔류시키는 반도체 소자의 캐패시터 형성 방법.In the forming of the second storage hole, the width of the opening of the second storage hole is formed to be narrower than the opening of the first storage hole, so that the passivation layer and the second sacrificial insulating layer remain on the sidewall of the first storage hole. . 제 4 항에 있어서,The method of claim 4, wherein 상기 하부 전극은 TiN막으로 형성하는 반도체 소자의 캐패시터 형성 방법.And the lower electrode is formed of a TiN film. 제 4 항에 있어서,The method of claim 4, wherein 상기 하부 전극을 형성하는 단계 이후, 상기 제2 희생 절연막을 제거하는 단계를 더 포함하는 반도체 소자의 캐패시터 형성 방법.After the forming of the lower electrode, removing the second sacrificial insulating layer.
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