KR20090033980A - 이중 ＣＤＳ／ＰｘＧＡ 회로 - Google Patents

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Abstract

본 발명은 증폭기를 공유하는 이중 CDS/PxGA(Correlated Double Sampling/Pixel Gain Amplifier) 회로에 관한 것으로, 특히 커패시턴스에 기반하여 증폭기의 이득을 조정하는 이중 CDS/PxGA 회로에 관한 것이다. 본 발명에 따른 이중 CDS/PxGA 회로는 제 1 픽셀의 리셋 준위 및 데이터 준위를 샘플링하는 제 1 샘플링부; 제 2 픽셀의 리셋 준위 및 데이터 준위를 샘플링하는 제 2 샘플링부; 및 상기 제 1 샘플링부 및 상기 제 2 샘플링부로부터 샘플링 값을 수신하고 상기 샘플링 값을 이용하여 상기 제 1픽셀의 출력신호 및 상기 제 2 픽셀의 출력신호를 계산하고 증폭하여 출력하는 연산증폭기를 포함하고, 상기 연산증폭기의 이득은 상기 제 1 샘플링부 및 상기 제 2 샘플링부에 포함된 커패시터의 커패시턴스에 기반하여 결정된다. 본 발명은 이중 CDS/PxGA 구조를 사용함으로써 연산증폭기의 속도를 감소시키고, 연산증폭기를 공유하여 전력소모를 줄이며, 커패시터 배열을 사용하여 커패시턴스를 조정함으로써 넓은 범위의 가변 이득을 얻을 수 있다.
CDS/PxGA, 커패시터 배열, 증폭기 공유

Description

이중 ＣＤＳ／ＰｘＧＡ 회로{Dual CDS/PxGA circuit}
본 발명은 증폭기를 공유하는 이중 CDS/PxGA(Correlated Double Sampling/Pixel Gain Amplifier) 회로에 관한 것으로, 특히 커패시턴스에 기반하여 증폭기의 이득을 조정하는 이중 CDS/PxGA 회로에 관한 것이다.
본 발명은 정보통신부 및 정보통신연구진흥원의 IT신성장동력핵심기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-006-02, 과제명: 유비쿼터스 단말용 부품 모듈].
전하 결합 소자(Charge Coupled Device, 이하 'CCD'라 칭함)는 이미지를 전기적인 신호로 변환하기 위한 장치로서, 이미지를 디지털 데이터의 형태로 저장하는 캠코더 및 디지털 카메라 등의 장치에 널리 이용되고 있다. 이미지를 전기적인 신호로 변환함에 있어서, CCD는 복수의 픽셀(pixel)로부터 데이터 준위 및 리셋 준위를 수신하여 단일 신호의 형태로 출력한다. 이러한 과정에서 각각의 픽셀 간에 발생하는 리셋 노이즈(reset noise)의 영향을 최소화하기 위하여, 상관 이중 샘플 링(Correlated Double Sampling, 이하 'CDS'라고 칭함) 회로는 리셋 준위에서 데이터 준위를 차감하여 각각의 픽셀에 대한 출력 신호를 생성한다.
도 1a는 종래의 CDS 회로를 이용한 이미지 프로세싱의 과정을 나타내는 도면이다. 도 1a를 참조하면, 각각의 CCD 픽셀의 출력신호는 컬러 필터에 따라 적색 신호(R), 녹색 신호(G) 또는 청색 신호(B) 중 하나로 구분될 수 있고, 각각의 색 신호는 서로 다른 크기를 가질 수 있다.
CDS 회로의 출력 신호가 가변 이득 증폭기(Variable Gain Amplifier, 이하 'VGA'라 칭함)에 의해 증폭되면, 각각의 색 신호는 동일한 양의 노이즈를 얻는다. 따라서, 서로 다른 크기를 가지는 각각의 색신호는 서로 다른 SNR(Signal to Noise Ratio)을 갖는다. 즉, VGA는 가장 큰 신호(G)에 의해서 신호 증폭 범위가 제한되므로, 상대적으로 작은 신호(B)의 경우 충분하게 증폭되지 못하기 때문에 SNR이 작아지게 된다.
이 후, 증폭된 신호는 아날로그 디지털 변환기(Analog to digital convertor, 이하 'ADC'라 칭함)를 통하여 디지털 신호로 변환되고, 최종단의 디지털 신호 처리장치(Digital signal processor, 이하 'DSP'라 칭함)는 노이즈를 포함한 각각의 색 신호를 동일한 크기로 조정한다. DSP는 아날로그 영역에서 얻은 노이즈의 크기를 감소시킬 수 없기 때문에 최종단인 DSP를 거친 신호들 중에서 청색 신호(B)는 녹색 신호(G) 또는 적색 신호(R)에 비해 더 많은 노이즈를 포함하게 된다.
이와 같은 문제점을 해결하기 위해서 VGA 단 이전에 서로 다른 크기의 CDS 출력 신호를 같은 크기로 조정할 필요가 있다. 도 1b를 참조하면, 픽셀 이득 증폭 기(Pixel gain amplifier, 이하 'PxGA'라 칭함)는 CDS 출력 신호를 각각 다른 이득으로 증폭시킴으로써 서로 다른 크기의 CDS 출력 신호를 같은 크기로 조정하는 역할을 한다. 따라서, 이미지 프로세싱 과정에서 CDS의 뒷 단에 PxGA를 추가함으로써 DSP에서 처리된 출력 신호의 SNR을 개선할 수 있다.
이러한 PxGA는 픽셀출력에 따라 이득을 조정할 수 있는 프로그래머블 증폭기(Programable amplifier)를 이용하여 구현될 수 있고, 이에 따라 커패시턴스에 기반한 프로그래머블 증폭기를 사용하여 CDS와 PxGA의 기능을 동시에 할 수 있는 CDS/PxGA 회로가 제안되었다.
도 2a 및 2b는 종래의 CDS/PxGA 회로의 회로도 및 타이밍도이다.
도 2a 및 2b를 참조하면, q1 클럭이 인가됨에 따라 연산 출력기의 출력단과 음의 입력단을 연결하는 스위치가 연결되고, 샘플링 커패시터(Cs : 202)는 입력부(201)에 인가된 리셋 준위(Vreset)를 샘플링하며, 피드백 커패시터(Cfb : 203)는 기준 전압을 샘플링한다. 일 실시예에서, 기준 전압은 접지전압이 될 수 있다.
다음으로, q2 클럭이 인가되면 샘플링 커패시터(202)는 입력부(201)에 인가된 데이터 준위(Vdata)를 샘플링하고, 피드백 커패시터(203)는 OP AMP(204)의 출력단으로 연결된다. 이에 따라, 전하들이 샘플링 커패시터(202)에서 피드백 커패시터(203)로 이동함으로써 출력부(205)의 출력신호는 (Cs/Cfb)(Vreset - Vdata)의 값을 갖게 된다. 따라서, 종래의 CDS/PxGA 회로는 샘플링 커패시터 및 피드백 커패시터의 커패시턴스(Capacitance) 값을 이용하여 각각의 픽셀 출력에 대한 이득을 조정할 수 있다.
그러나, 종래의 CDS/PxGA 회로는 하나의 입력만을 사용함으로써 하나의 샘플링 커패시터를 통해 리셋 신호와 데이터 신호를 모두 받아들여야 한다. 따라서, 출력 유효 시간(OUTPUT VALID)이 q1 클럭 및 q2 클럭의 주기(T)의 1/2이 되어, q1 클럭 및 q2 클럭의 주기(T)보다 2배 빠른 속도의 연산증폭기가 요구되고 그에 따른 전력소모 또한 증가되는 단점이 있다.
또한, 종래의 CDS/PxGA 회로는 0dB 미만의 이득을 구현할 수 없어 작은 신호를 큰 신호에 맞추어 증폭할 뿐 큰 신호를 작은 신호에 맞추어 감폭할 수 없고, CCD 출력신호의 오프셋을 CDS/PxGA 회로의 출력신호에 반영할 수 없는 단점이 있었다.
본 발명에 해결하고자 하는 과제는, 보다 느린 속도의 연산증폭기로 구현가능하고, 증폭과 더불어 감폭도 가능하며, CCD 출력신호의 오프셋에 따라 출력신호를 보정할 수 있는 CDS/PxGA 회로를 제공하는 것이다.
상술한 과제를 해결하기 위한 본 발명의 일 측면은 제 1 픽셀의 리셋 준위 및 데이터 준위를 샘플링하는 제 1 샘플링부; 제 2 픽셀의 리셋 준위 및 데이터 준위를 샘플링하는 제 2 샘플링부; 및 상기 제 1 샘플링부 및 상기 제 2 샘플링부로부터 샘플링 값을 수신하고 상기 샘플링 값을 이용하여 상기 제 1픽셀의 출력신호 및 상기 제 2 픽셀의 출력신호를 계산하고 증폭하여 출력하는 연산증폭기를 포함하고, 상기 연산증폭기의 이득은 상기 제 1 샘플링부 및 상기 제 2 샘플링부에 포함된 커패시터의 커패시턴스에 기반하여 결정되는 이중 CDS/PxGA 회로를 제공한다.
본 발명은 이중 CDS/PxGA 구조를 사용함으로써 연산증폭기의 속도를 감소시키고, 연산증폭기를 공유하여 전력소모를 줄이며, 커패시터 배열을 사용하여 커패시턴스를 조정함으로써 넓은 범위의 가변 이득을 얻을 수 있다.
또한, 본 발명은 각각의 샘플링부에 별도의 조정 커패시터를 사용하여 음의 이득을 구현할 수 있다.
또한, 본 발명은 오프셋 보정 회로를 이용하여 CCD 출력신호의 오프셋을 출력에 반영할 수 있고, 출력신호에 임의의 오프셋을 인가함으로써 회로의 동작전압을 조정할 수 있다.
도 3a 및 3b는 본 발명의 일 실시예에 따른 CDS/PxGA 회로의 구성을 나타내는 블록도 및 동작 클럭을 나타내는 타이밍도이다.
도 3a를 참조하면, CDS/PxGA 회로는 두 개의 샘플링부(310, 320) 및 연산증폭기(330)를 포함한다. 각각의 픽셀에 대한 리셋 준위 및 데이터 준위를 포함하는 CCD 출력신호가 CDS 입력신호(CDS IN)로서 입력되고, 샘플링부(310, 320) 및 연산증폭기(330)는 이를 이용하여 각각의 픽셀에 대한 출력신호를 생성 및 증폭하여 출력단(Vop,Von)으로 출력한다. 오프셋 전압단(Voffp,Voffn)은 CCD 출력 신호의 오프셋을 보정하기 위한 입력으로 이하 도 7을 참조하여 후술하기로 한다.
제 1 샘플링부(310)는 CDS 입력신호(CDS IN)로부터 각각 제 1 픽셀의 리셋 준위 및 제 1 픽셀의 데이터 준위를 샘플링하는 제 1 리셋 준위 샘플링부(311) 및 제 1 데이터 준위 샘플링부(312)를 포함한다. 또한, 제 2 샘플링부(320)는 CDS 입력신호(CDS IN)로부터 각각 제 2 픽셀의 리셋 준위 및 제 2 픽셀의 데이터 준위를 샘플링하는 제 2 리셋 준위 샘플링부(322) 및 제 2 데이터 준위 샘플링부(321)를 포함한다.
도 3b를 참조하면, CDS 입력신호(CDS IN)는 일정한 주기로 각각의 픽셀에 대한 리셋 준위 및 데이터 준위를 반복하여 나타낸다. 일반적으로 리셋 준위 및 데이터 준위는 픽셀마다 다를 수 있으나, 도 3b에서 이해의 편의를 위해 각각의 픽셀이 동일한 리셋 준위 및 데이터 준위를 출력하는 것으로 도시하였다.
제 1 리셋 준위 샘플링부(311) 및 제 1 데이터 준위 샘플링부(312)는 각각 Q1R 클럭의 인가구간(R1) 및 Q1D 클럭의 인가구간(D1)에서 CDS 입력신호(CDS IN)로부터 제 1 픽셀의 리셋 준위 및 데이터 준위를 샘플링한다. 제 1 픽셀의 리셋 준위 및 데이터 준위가 샘플링되는 동시에, 이전 구간에서 샘플링된 제 2 픽셀의 리셋 준위 및 데이터 준위 간의 차이가 Q2A 클럭의 인가구간(A2)에서 증폭된다.
상기 샘플링 및 증폭이 완료되면, Q2R 클럭의 인가구간(R2) 및 Q2D 클럭의 인가구간(D2)에서 CDS 입력신호(CDS IN)로부터 제 2 픽셀의 리셋 준위 및 데이터 준위가 각각 제 2 리셋 준위 샘플링부(322) 및 제 2 데이터 준위 샘플링부(321)에 샘플링되고, 동시에 R1 및 D2 구간에서 샘플링된 제 1 픽셀의 리셋 준위 및 데이터 준위 간의 차이가 Q1A 클럭의 인가구간(A1)에서 증폭된다.
증폭기를 공유하지 않는 종래의 CDS/PxGA 회로의 동작 클록(Q1,Q2)과 비교해보면, 출력 유효 시간(OUTPUT VALID)이 종래의 CDS/PxGA 회로와 달리 Q1 클럭 및 Q2 클럭의 주기와 같은 것을 알 수 있다. 다시 말해, 연산증폭기(330)는 종래의 CDS/PxGA 회로에 포함된 연산증폭기에 비해 2배 느린 속도로 동작할 수 있고, 이에 따라 CDS/PxGA 회로의 전력소모를 줄일 수 있다. 또한, 연산증폭기를 공유하여 사 용함으로써 칩 면적을 감소시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 CDS/PxGA 회로에 포함된 각각의 리셋 준위 샘플링부 및 데이터 준위 샘플링부의 구성을 나타내는 도면이다.
도 4를 참조하면, 각각의 리셋 준위 샘플링부 및 데이터 준위 샘플링부는 입력단(Vi)을 통하여 CDS 입력신호를 입력받고, 증폭기 입력단(Ai) 및 증폭기 출력단(Ao)을 통하여 각각 연산증폭기의 입력단 및 출력단과 연결된다. 오프셋 전압단(Voff)은 CCD 출력 신호의 오프셋을 보정하기 위한 입력으로 이하 도 7을 참조하여 후술하기로 한다. 공통모드 전압단(VCM)은 공통모드 전압(Common mode voltage)이 인가되는 단으로써, 상기 공통모드 전압은 샘플링 구간 및 증폭 구간에서 커패시터들의 일측에서의 기준전압으로서 동작한다.
Qs 스위치는 샘플링 구간에서 연결되는 샘플링 스위치로써, 상기 샘플링 구간은 Q1R 클럭, Q1D 클럭, Q2R 클럭 또는 Q2D 클럭이 인가됨으로써 리셋 준위 또는 데이터 준위가 샘플링되는 구간(R1,D1,R2,D2)을 말한다. QA 스위치는 증폭 구간에서 연결되는 증폭 스위치로써, 상기 증폭 구간은 Q1A 클럭 또는 Q2A 클럭이 인가됨으로써 샘플링된 리셋 준위 및 데이터 준위 간의 차가 증폭되는 구간(A1,A2)을 말한다. 예를 들어, 제 1 리셋 준위 샘플링부(311)에 포함된 Qs 스위치 및 QA 스위치는 각각 R1 및 A1 구간에서 연결되고, 제 1 데이터 준위 샘플링부(312)에 포함된 Qs 스위치 및 QA 스위치는 각각 D1 및 A1 구간에서 연결된다. Qsp 스위치는 Qs 스위치와 같이 연결되지만 Qs 스위치가 열리기 직전에 먼저 열리는 Qs 스위치의 프라임 클럭(prime clock) 스위치로서, 스위치드 커패시터 회로에서 발생하는 클럭 피드쓰루(Clock feedthrough) 현상을 최소화하기 위해 사용된다.
각각의 리셋 준위 샘플링부 및 데이터 준위 샘플링부는 제 1 샘플링 커패시터(Cs), 제 2 샘플링 커패시터(CT-CM), 제 1 가변 커패시터(Cx), 제 2 가변 커패시터(CT-Cx) 및 보정 커패시터(CM)를 포함한다. 상기 각각의 커패시터들은 샘플링 구간 및 증폭 구간에서 샘플링 커패시터 및/또는 피드백 커패시터로서 동작할 수 있다. 또한, 보정 커패시터(CM)는 출력신호의 오프셋을 보정하기 위해서도 사용되는 바 이에 대해서는 이하 도 7을 참조하여 자세히 설명하기로 한다.
일 실시예에서, 상기 제 1 가변 커패시터(Cx) 및 제 2 가변 커패시터(CT-Cx)는 하나의 단위 커패시터 배열(unit capacitor array)로 구현될 수 있다. 도 5를 참조하면, 단위 커패시터 배열은 n+m 비트의 가변이득을 구현하기 위해서 2n+2m-1 개의 커패시터를 이용한 배열로 구성된다. 이 때, 단위 커패시터 배열에 포함된 모든 커패시터의 커패시턴스는 C로 동일하다.
Figure 112007070926319-PAT00001
제 1 가변 커패시터(Cx) 및 제 2 가변 커패시터(CT-Cx)의 커패시턴스를 조정하기 위해, 샘플링 구간에서 n 비트의 커패시터 배열에 포함된 스위치들(SW1a ~ SW(2n-1)a) 중 p 개의 스위치가 입력전압(Vin)에 연결되고, m 비트의 커패시터 배열에 포함된 스위치들(SW1b ~ SW(2m-1)b) 중 q 개의 스위치가 입력전압(Vin)에 연결된다. 이때, p+q개의 스위치에 의해 입력전압(Vin)에 연결된 커패시터는 제 1 가변 커패시터(Cx)를 구성하고, 제 1 가변 커패시터(Cx)의 커패시턴스는 다음의 수학식 1과 같이 계산된다.
Figure 112007070926319-PAT00002
한편, 같은 샘플링 구간에서 n 비트의 커패시터 배열에 포함된 스위치들 중 나머지 2n-p-1 개의 스위치가 공통모드 전압단(VCM)에 연결되고, m 비트의 커패시터 배열에 포함된 스위치들 중 나머지 2m-q-1 개의 스위치가 공통모드 전압단(VCM)에 연결된다. 이때, 2n-p+2m-q-2 개의 스위치에 의해 공통모드 전압단(VCM)에 연결된 커패시터는 제 2 가변 커패시터(CT-Cx)를 구성하고, 제 2 가변 커패시터(CT-Cx)의 커패시턴스 값은 다음의 수학식 2와 같이 계산된다. 이때, CT는 단위 커패시터 배열에 포함된 모든 스위치가 같은 곳에 연결되는 경우, 상기 단위 커패시터 배열에 의해 구성되는 커패시터의 커패시턴스를 의미한다.
Figure 112007070926319-PAT00003
다음으로, 증폭 구간에서 제 1 가변 커패시터(Cx)는 공통모드 전압단(VCM)과 연결되고, 제 2 가변 커패시터(CT-Cx)는 연산증폭기의 출력단과 연결된다. 따라서, 상기 단위 커패시터 배열로 구현된 제 1 가변 커패시터(Cx) 및 제 2 가변 커패시터(CT-Cx)는 각각의 샘플링 구간 및 증폭 구간에서 도 4에 도시된 제 1 가변 커패시터(Cx) 및 제 2 가변 커패시터(CT-Cx)와 같이 동작할 수 있다.
다른 실시예에서, 가변 커패시터 Cx 및 CT-Cx는 이진 가중치 커패시터 배열 등을 사용하여 구현될 수 있다.
각각의 리셋 준위 샘플링부 및 데이터 준위 샘플링부는 샘플링 신호 크기 및 커패시터 사이의 부정합 등을 고려하여 모두 상술한 구조로 동일하게 구성될 수 있다.
도 6a는 본 발명의 일 실시예에 따른 CDS/PxGA 회로에 포함된 제 1 샘플링부의 샘플링 구간에서의 회로 상태를 나타낸 도면이고, 도 6b는 본 발명의 일 실시예에 따른 CDS/PxGA 회로에 포함된 제 1 샘플링부의 증폭 구간에서의 회로 상태를 나타낸 도면이다.
도 6a를 참조하면, 샘플링 구간에서 제 1 샘플링 커패시터(Cs), 제 1 가변 커패시터(Cx) 및 제 2 샘플링 커패시터(CT-CM)는 동시에 샘플링 커패시터로서 동작한다. 따라서, 총 샘플링 커패시턴스 Cst는 다음의 수학식 3과 같이 계산된다.
Cst = Cs + CT + (Cx - CM)
도 6b를 참조하면, 증폭 구간에서 제 1 샘플링 커패시터(Cs), 보정 커패시터(CM) 및 제 2 가변 커패시터(CT-Cx)는 동시에 피드백 커패시터로서 동작한다. 따라서, 총 피드백 커패시턴스 Cft는 다음의 수학식 4와 같이 계산된다.
Cft = Cs + CT - (Cx - CM)
상기 수학식 3 및 수학식 4를 참조하여 본 발명의 일 실시예에 따른 CDS/PxGA 회로에 포함된 PxGA의 이득 AV는 다음의 수학식 5와 같이 계산된다.
Figure 112007070926319-PAT00004
상기 수학식 5는 지수함수의 일차 근사화(first approximation)에 따라,(1+x)/(1-x) ≒ e2x로 변환될 수 있다. 여기서, x = (CX-CM)/(CS+CT) 이다. 따라서, PxGA의 이득 AV는 dB 선형성(linear-in-dB)을 만족하기 위하여 -15 dB 내지 15 dB로 제한될 수 있다.
도 6a 및 6b를 참조하면, 샘플링 구간 및 증폭 구간에서 제 1 샘플링 커패시터(Cs)는 공통적으로 사용될 수 있다. 제 1 샘플링 커패시터(Cs)를 샘플링 구간 및 증폭 구간에서 공유함으로써 기생 커패시터를 감소시키고, 커패시턴스간 부정합을 감소시켜 전압 이득 오차(voltage gain error)를 최소화할 수 있다.
상기 수학식 3을 참조하면, PxGA의 이득 AV는 CM 값이 증가함에 따라 분모는 증가하고 분자는 감소하므로 점차 0으로 수렴한다. 따라서, PxGA는 보정 커패시터(CM)의 커패시턴스에 따라 0dB 미만의 이득, 즉 0 내지 1의 이득을 구현할 수 있다. 이에 따라, PxGA는 본래 기능인 각각의 CCD 픽셀에 대한 CDS 출력신호 간의 차이를 감소시킴에 있어서 큰 신호에 맞추어 작은 신호를 증폭하는 것 이외에도 큰 신호를 작은 신호에 맞추어 감폭함으로써 좀 더 용이하게 CDS 출력 신호의 크기를 조정할 수 있다.
도 7은 본 발명의 일 실시예에 따른 CDS/PxGA 회로가 오프셋 보정 회로를 포함하는 구성을 나타내는 블록도이다.
도 7을 참조하면, CDS/PxGA 회로는 CCD 출력 신호의 오프셋을 보정하기 위한 방법으로써 오프셋 보정 회로(Offset correction circuit : 710)를 사용할 수 있다. 오프셋 보정 회로(710)는 CDS/PxGA 회로의 출력을 검출하여 보정 신호(Correction signal)를 생성하고, 생성된 보정신호를 각각의 샘플링부의 오프셋 전압단(Voff)에 인가할 수 있다.
일 실시예에서, 오프셋 보정 회로(710)는 적분기 회로로 구성될 수 있다. 흑색 준위 오프셋(Black level offset) 교정 구간에서 오프셋 보정 회로(710)의 적분기는 CDS/PxGA 회로의 출력을 적분하고, CDS/PxGA 회로는 적분기의 출력 및 샘플링된 흑색 준위 신호(Black level signal) 간의 차이를 다시 적분기에 전달한다. 이러한 부궤환(Negative feedback) 동작에 따라, 오프셋 보정 회로(710)는 CCD 출력 신호의 오프셋을 보정하기 위한 보정 신호를 생성할 수 있다.
샘플링부의 오프셋 전압단(Voff)을 통해 인가된 보정 신호가 CDS/PxGA 회로의 출력에 반영되는 과정을 도 6a를 참조하여 설명하기로 한다. 도 6a를 참조하면, 샘플링 구간에서 오프셋 전압단(Voffp,Voffn)에 인가된 보정 신호는 보정 커패시터(CM)에 인가된다. 이에 따라, 증폭 구간에서 보정 커패시터(CM)는 오프셋 전압의 샘플링 커패시터와 같이 동작하고, 보정 신호가 반영된 CDS/PxGA 회로의 출력은 다음의 수학식 6과 같이 계산된다.
Figure 112007070926319-PAT00005
오프셋을 보정하기 위한 다른 방법으로써, CDS/PxGA 회로는 임의의 오프셋 전압을 오프셋 전압단(Voff) 또는 공통모드 전압단(VCM)에 직접 인가할 수 있다. 이러한 임의의 오프셋 전압을 인가함으로써, 오프셋 보정 회로에서 보정되지 않은 오프셋 값 또는 사용자가 원하는 임의의 오프셋 값이 CDS/PxGA 회로에 인가될 수 있 다.
또한, 이러한 임의의 오프셋 전압을 인가함으로써 CCD 출력 신호의 전압 준위를 변경할 수 있다. 예를 들어, 3.3V에서 동작을 하는 CCD를 사용하는 이미지 프로세싱에서 CDS, VGA 및 ADC를 포함하는 CCD 이후의 모든 회로의 동작들은 3.3V에서 수행되어야 한다. 그러나, 증폭구간에서 임의의 오프셋 전압을 각각의 샘플링부에 인가하여 증폭기의 입력 신호를 1.2V 이하의 전압으로 조정함으로써, 연산증폭기 이후의 회로는 1.2V에서 동작하는 트랜지스터로 구성할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것은 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a는 종래의 CDS 회로를 이용한 이미지 프로세싱의 과정을 나타내는 도면이다.
도 1b는 종래의 CDS/PxGA 회로를 이용한 이미지 프로세싱의 과정을 나타내는 도면이다.
도 2a는 종래의 CDS/PxGA 회로를 나타내는 회로도이다.
도 2b는 종래의 CDS/PxGA 회로의 클럭을 나타내는 타이밍도이다.
도 3a는 본 발명의 일 실시예에 따른 CDS/PxGA 회로의 구성을 나타내는 블록도이다.
도 3b는 본 발명의 일 실시예에 따른 CDS/PxGA 회로의 동작 클럭을 나타내는 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 CDS/PxGA 회로에 포함된 각각의 리셋 준위 샘플링부 및 데이터 준위 샘플링부의 구성을 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 CDS/PxGA 회로에 포함된 단위 커패시터 배열(unit capacitor array)의 구성을 나타낸 도면이다.
도 6a는 본 발명의 일 실시예에 따른 CDS/PxGA 회로에 포함된 제 1 샘플링부의 샘플링 구간에서의 회로 상태를 나타낸 도면이다.
도 6b는 본 발명의 일 실시예에 따른 CDS/PxGA 회로에 포함된 제 1 샘플링부의 증폭 구간에서의 회로 상태를 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 CDS/PxGA 회로가 오프셋 보정 회로를 포 함하는 구성을 나타내는 블록도이다.

Claims (13)

  1. 제 1 픽셀의 리셋 준위 및 데이터 준위를 샘플링하는 제 1 샘플링부;
    제 2 픽셀의 리셋 준위 및 데이터 준위를 샘플링하는 제 2 샘플링부; 및
    상기 제 1 샘플링부 및 상기 제 2 샘플링부로부터 샘플링 값을 수신하고 상기 샘플링 값을 이용하여 상기 제 1픽셀의 출력신호 및 상기 제 2 픽셀의 출력신호를 계산하고 증폭하여 출력하는 연산증폭기를 포함하고,
    상기 연산증폭기의 이득은 상기 제 1 샘플링부 및 상기 제 2 샘플링부에 포함된 커패시터들의 커패시턴스에 기반하여 결정되는 이중 CDS/PxGA 회로.
  2. 제 1항에 있어서,
    상기 제 1 샘플링부는 상기 제 1 픽셀의 리셋 준위를 샘플링하는 제 1 리셋 준위 샘플링부 및 상기 제 1 픽셀의 데이터 준위를 샘플링하는 제 1 데이터 준위 샘플링부를 포함하고,
    상기 제 2 샘플링부는 상기 제 2 픽셀의 리셋 준위를 샘플링하는 제 2 리셋 준위 샘플링부 및 상기 제 2 픽셀의 데이터 준위를 샘플링하는 제 2 데이터 준위 샘플링부를 포함하는 이중 CDS/PxGA 회로.
  3. 제 2항에 있어서,
    상기 제 1 리셋 준위 샘플링부, 상기 제 1 데이터 준위 샘플링부, 상기 제 2 리셋 준위 샘플링부 및 상기 제 2 데이터 준위 샘플링부는 총 샘플링 커패시턴스 또는 총 피드백 커패시턴스를 결정하는 복수의 커패시터를 포함하는 이중 CDS/PxGA 회로.
  4. 제 3항에 있어서,
    상기 제 1 리셋 준위 샘플링부, 상기 제 1 데이터 준위 샘플링부, 상기 제 2 리셋 준위 샘플링부 및 상기 제 2 데이터 준위 샘플링부는 동일한 구조로 연결된 상기 복수의 커패시터를 포함하는 이중 CDS/PxGA 회로.
  5. 제 3항에 있어서,
    상기 복수의 커패시터 중 적어도 하나 이상의 커패시터는 상기 총 샘플링 커패시턴스 및 상기 총 피드백 커패시턴스의 결정에 모두 사용되는 이중 CDS/PxGA 회로.
  6. 제 3항에 있어서,
    상기 복수의 커패시터는 적어도 하나 이상의 가변 커패시터를 포함하는 이중 CDS/PxGA 회로.
  7. 제 6항에 있어서,
    상기 적어도 하나 이상의 가변 커패시터는 복수의 커패시터 및 복수의 스위치를 포함하는 커패시터 배열로 구성되는 이중 CDS/PxGA 회로.
  8. 제 1항에 있어서,
    상기 연산증폭기의 이득은 0 내지 1의 이득을 포함하는 이중 CDS/PxGA 회로.
  9. 제 8항에 있어서,
    상기 제 1 샘플링부 및 상기 제 2 샘플링부는 상기 연산증폭기의 이득을 0 내지 1의 이득으로 조정하기 위한 보정 커패시터를 포함하는 이중 CDS/PxGA 회로.
  10. 제 8항에 있어서,
    상기 연산증폭기의 이득은 -15 dB 내지 15 dB인 이중 CDS/PxGA 회로.
  11. 제 1항에 있어서,
    상기 연산증폭기의 출력에 기반하여 오프셋 보정 신호를 생성하고, 상기 오프셋 보정 신호를 상기 제 1 샘플링부 및 상기 제 2 샘플링부에 전달하는 오프셋 보정 회로를 더 포함하는 이중 CDS/PxGA 회로.
  12. 제 11항에 있어서,
    상기 제 1 샘플링부 및 상기 제 2 샘플링부는 상기 오프셋 보정 신호를 샘플링하기 위한 보정 커패시터를 포함하는 이중 CDS/PxGA 회로.
  13. 제 1항에 있어서,
    상기 제 1 샘플링부 및 상기 제 2 샘플링부는 오프셋 전압단 또는 공통모드 전압단을 통해 소정 오프셋값을 직접 인가받는 이중 CDS/PxGA 회로.
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