KR20090026660A - Method for forming isolation layer of semiconductor device - Google Patents

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KR20090026660A
KR20090026660A KR1020070091767A KR20070091767A KR20090026660A KR 20090026660 A KR20090026660 A KR 20090026660A KR 1020070091767 A KR1020070091767 A KR 1020070091767A KR 20070091767 A KR20070091767 A KR 20070091767A KR 20090026660 A KR20090026660 A KR 20090026660A
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hard mask
mask pattern
trench
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문옥민
채광기
김형환
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주식회사 하이닉스반도체
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Abstract

A method for forming isolation layer of semiconductor device is provided to prevent misalignment of a sensitive film by reducing the loss of the element isolation film generated on a scribe line area. A method for forming isolation layer of semiconductor device is comprised of the steps: forming a hard mask pattern(206) exposing an element isolation region of the semiconductor substrate(200); forming a trench by etching the element isolation region as a etching battier; forming a side wall oxide(208) on the hard mask pattern including the surface of the trench; removing the side wall oxide formed in the upper side of the hard mask pattern; forming a linear nitride film(210) on oxide film of the side wall and the hard mask pattern; forming an insulating layer(212) by burying the trench on the linear nitride film; performing CMP(Chemical Mechanical Polishing) so that the linear nitride film be exposed.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, 스크라이브 라인 영역(Scribe Line Region)의 정렬키(Align Key) 지역에서 발생되는 소자분리막의 손실을 감소시킬 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a semiconductor device capable of reducing the loss of a device isolation film generated in an alignment key region of a scribe line region. The present invention relates to a device isolation film forming method.

반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반하여 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다.With the advance of semiconductor technology, the speed and the high integration of semiconductor devices are progressing rapidly, and with this, the demand for the refinement | miniaturization of a pattern and the high precision of a pattern dimension is increasing. This requirement applies not only to patterns formed in device regions, but also to device isolation films that occupy a relatively large area.

이에, 현재 대부분의 반도체 소자는 버즈-빅의 발생없이 액티브 영역의 크기를 확보함으로서, 고집적 소자의 구현을 가능하게 해주는 STI(Shallow Trench Isolation) 공정을 이용해서 상기 소자분리막을 형성하고 있다. 상기 STI 공정은 반도체 기판의 소자분리 영역을 식각하여 트렌치를 형성한 후, 상기 트렌치 내에 절연막을 매립하는 방법으로 수행한다.As a result, most of the semiconductor devices form the device isolation layer using a shallow trench isolation (STI) process, which enables the implementation of highly integrated devices by securing the size of the active region without generating buzz-big. The STI process is performed by etching a device isolation region of a semiconductor substrate to form a trench, and then filling an insulating layer in the trench.

이하에서는, 상기 STI 공정을 이용한 반도체 소자의 소자분리막 형성방법을 간략하게 설명하도록 한다.Hereinafter, a method of forming an isolation layer of a semiconductor device using the STI process will be briefly described.

먼저, 반도체 기판 상에 패드 산화막과 패드 질화막을 차례로 형성한 후, 상기 패드 질화막을 패터닝한다. 그런 다음, 상기 패터닝된 패드 질화막을 하드마스크로 이용해서 그 아래의 패드 산화막과 반도체 기판 부분을 식각하여 트렌치를 형성한다. First, a pad oxide film and a pad nitride film are sequentially formed on a semiconductor substrate, and then the pad nitride film is patterned. Then, using the patterned pad nitride film as a hard mask, a portion of the pad oxide film and the semiconductor substrate below is etched to form a trench.

계속해서, 상기 트렌치의 표면 상에 측벽 산화막을 형성한 후, 상기 측벽 산화막을 포함한 반도체 기판 상에 선형 질화막과 선형 산화막을 차례로 형성한다. 그리고 나서, 상기 선형 산화막 상에 상기 트렌치를 매립하도록 절연막을 증착한다. 상기 절연막은 반도체 소자의 고집적화 추세에 부합하여 통상 갭-필(Gap-Fill) 특성이 우수한 SOD(Spin-On Dielectric)막으로 증착한다. Subsequently, after forming the sidewall oxide film on the surface of the trench, a linear nitride film and a linear oxide film are sequentially formed on the semiconductor substrate including the sidewall oxide film. Then, an insulating film is deposited to fill the trench on the linear oxide film. The insulating layer is generally deposited as a SOD (Spin-On Dielectric) film having excellent gap-fill characteristics in accordance with the trend of high integration of semiconductor devices.

다음으로, 상기 패드 질화막이 노출될 때까지 상기 절연막을 CMP(Chemical Mechanical Polishing)한 다음, 상기 패드 질화막 및 패드 산화막을 차례로 세정을 통해 제거하여 트렌치형 소자분리막을 형성한다. Next, the insulating film is chemically polished (CMP) until the pad nitride film is exposed, and then the pad nitride film and the pad oxide film are sequentially removed by washing to form a trench type device isolation film.

그러나, 전술한 종래 기술의 경우에는 상기 CMP이 과도하게 수행되기 때문에 스크라이브 라인 영역의 정렬키 지역에서 반도체 기판에 어택(Attack)이 가해지며, 이로 인해, 패드 질화막을 제거하기 위한 세정시 정렬키 지역의 소자분리막 부분에 손실이 발생된다. However, in the above-described conventional technique, since the CMP is excessively performed, an attack is applied to the semiconductor substrate in the alignment key region of the scribe line region, and thus, the alignment key region during cleaning to remove the pad nitride film is caused. A loss occurs in the device isolation film portion of the.

자세하게, 상기 측벽 산화막은 트렌치 표면 뿐 아니라 패드 질화막의 표면에도 얇게 형성되기 때문에, 상기 CMP는 패드 질화막 표면의 측벽 산화막 부분을 제 거하기 위해 패드 질화막에 어느 정도, 예컨데, 40Å 정도 제거되도록 과도하게 수행될 수 밖에 없다.In detail, since the sidewall oxide film is thinly formed not only on the trench surface but also on the surface of the pad nitride film, the CMP is excessively removed to some extent, for example, 40 kPa, to remove the sidewall oxide film portion of the pad nitride film surface. It must be.

도 1은 상기 CMP시 스크라이브 라인 영역의 반도체 기판 부분에 어택이 가해진 모습을 보여주는 반도체 소자의 사진이다. 도시된 바와 같이, 이러한 과도 CMP로 인해 패턴 밀도가 상대적으로 낮은 스크라이브 라인 영역의 정렬키 지역에서는 반도체 기판의 어택이 가해지고 단차가 유발된다.FIG. 1 is a photograph of a semiconductor device showing an attack applied to a portion of a semiconductor substrate in a scribe line region during CMP. As shown, this transient CMP causes an attack of the semiconductor substrate and causes a step in the alignment key region of the scribe line region having a relatively low pattern density.

또한, 상기 CMP 후에 패드 질화막을 제거하기 위한 습식 세정을 수행하는데, 상기 습식 세정은 패드 질화막의 표면에 잔류된 측벽 산화막을 제거하기 위해 불산 용액을 사용하는 1차 세정 및 패드 질화막을 제거하기 위해 질산 용액을 사용하는 2차 세정을 포함한다. In addition, a wet cleaning is performed after the CMP to remove the pad nitride film, wherein the wet cleaning uses a hydrofluoric acid solution to remove the sidewall oxide film remaining on the surface of the pad nitride film and the nitric acid to remove the pad nitride film. Secondary cleaning using a solution.

이때, 상기 1차 세정시 반도체 기판 부분에 어택이 가해지고 단차가 유발된 스크라이브 라인 영역의 소자분리막이 함께 식각되어 손실이 발생되며, 그 결과, 상기 정렬키가 역할을 제대로 수행할 수 없는 바 후속 공정에서 상기 정렬키를 기준으로 형성되는 감광막 패턴의 오정렬(Miss-Align)이 발생하기 쉽다.In this case, an attack is applied to a portion of the semiconductor substrate during the first cleaning, and the device isolation film of the scribe line region where the step is induced is etched together, resulting in a loss. As a result, the alignment key cannot perform a proper role. In the process, misalignment of the photoresist pattern formed based on the alignment key is likely to occur.

본 발명은 스크라이브 라인 영역(Scribe Line Region)의 정렬키(Align Key) 지역에서 발생되는 소자분리막의 손실을 감소시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.The present invention provides a method of forming a device isolation film of a semiconductor device capable of reducing the loss of the device isolation film generated in the Align Key region of the scribe line region.

본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법은, 활성 영역 및 소자분리 영역을 갖는 반도체 기판 상에 상기 소자분리 영역을 노출시키는 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각 베리어로 상기 소자분리 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 표면을 포함한 하드마스크 패턴 상에 측벽 산화막을 형성하는 단계; 상기 하드마스크 패턴의 상면에 형성된 측벽 산화막 부분을 제거하는 단계; 상기 측벽 산화막과 하드마스크 패턴의 상면 상에 선형 질화막을 형성하는 단계; 상기 선형 질화막 상에 상기 트렌치를 매립하도록 절연막을 형성하는 단계; 및 상기 절연막을 상기 선형 질화막이 노출되도록 CMP하는 단계;를 포함한다.A device isolation film forming method of a semiconductor device according to an embodiment of the present invention may include forming a hard mask pattern exposing the device isolation region on a semiconductor substrate having an active region and a device isolation region; Forming a trench by etching the device isolation region using the hard mask pattern as an etch barrier; Forming a sidewall oxide layer on the hard mask pattern including the surface of the trench; Removing the sidewall oxide film portion formed on the upper surface of the hard mask pattern; Forming a linear nitride film on an upper surface of the sidewall oxide film and the hard mask pattern; Forming an insulating film to fill the trench on the linear nitride film; And CMP the insulating film to expose the linear nitride film.

상기 측벽 산화막은 트렌치의 표면 상에 50∼100Å의 두께로 형성하고, 하드마스크 패턴 상에 10∼30Å의 두께로 형성한다.The sidewall oxide film is formed to a thickness of 50 to 100 GPa on the surface of the trench, and to a thickness of 10 to 30 GPa on the hard mask pattern.

상기 측벽 산화막 부분을 제거하는 단계는, 상기 측벽 산화막 부분이 10∼30Å의 두께가 제거되도록 수행한다.The step of removing the sidewall oxide film portion is performed such that the thickness of the sidewall oxide film portion is 10 to 30 m 3.

상기 측벽 산화막 부분을 제거하는 단계는, 습식 세정, 또는, 건식 세정을 통해 수행한다.Removing the sidewall oxide layer portion is performed by wet cleaning or dry cleaning.

상기 선형 질화막을 형성하는 단계 후, 그리고, 상기 절연막을 형성하는 단계 전, 상기 선형 질화막 상에 선형 산화막을 형성하는 단계;를 더 포함한다.And forming a linear oxide film on the linear nitride film after forming the linear nitride film and before forming the insulating film.

상기 절연막은 유동성 절연막으로 형성한다.The insulating film is formed of a fluid insulating film.

상기 유동성 절연막은 SOD(Spin-On Dielectric)막이다.The flowable insulating film is a spin-on dielectric film.

상기 CMP하는 단계 후, 상기 하드마스크 패턴 상에 형성된 선형 질화막 부분을 제거하는 단계; 및 상기 하드마스크 패턴을 제거하는 단계;를 더 포함한다.After the CMP, removing the linear nitride film portion formed on the hard mask pattern; And removing the hard mask pattern.

이상에서와 같이, 본 발명은 선형 질화막을 형성하기 전에 하드마스크 패턴의 상면이 노출되도록 측벽 산화막의 일부 두께를 제거함으로써, 상기 CMP 공정을 하드마스크 패턴의 질화막이 제거될 정도로 과도하게 수행할 필요가 없으며, 이를 통해, 스크라이브 라인 영역의 반도체 기판 부분에 어택(Attack)이 가해지는 것을 방지할 수 있다.As described above, the present invention needs to perform the CMP process excessively so that the nitride film of the hard mask pattern is removed by removing the partial thickness of the sidewall oxide film so that the top surface of the hard mask pattern is exposed before the linear nitride film is formed. In this way, it is possible to prevent an attack from being applied to the semiconductor substrate portion of the scribe line region.

따라서, 본 발명은 상기 스크라이브 라인 영역의 정렬키(Align Key) 지역에서 발생되는 소자분리막의 손실을 감소시킬 수 있으며, 이에 따라, 상기 정렬키를 기준으로 형성되는 감광막 패턴의 오정렬(Miss-Align)을 방지할 수 있다.Accordingly, the present invention can reduce the loss of the device isolation film generated in the alignment key region of the scribe line region, and thus, misalignment of the photoresist pattern formed based on the alignment key. Can be prevented.

본 발명은 반도체 기판 상에 하드마스크 패턴을 형성하고 상기 하드마스크 패턴을 식각 베리어로 소자분리 영역을 식각하여 트렌치를 형성한 후, 상기 트렌치의 표면과 하드마스크 패턴의 측벽에만 선택적으로 측벽 산화막을 형성한다. 그런 다음, 상기 측벽 산화막 상에 선형 질화막과 선형 산화막을 차례로 형성한 후, 상기 트렌치를 절연막을 매립한다.According to the present invention, after forming a hard mask pattern on a semiconductor substrate and forming a trench by etching the device isolation region using the hard mask pattern as an etch barrier, a sidewall oxide layer is selectively formed only on the surface of the trench and sidewalls of the hard mask pattern. do. Then, a linear nitride film and a linear oxide film are sequentially formed on the sidewall oxide film, and the trench is filled with an insulating film.

이렇게 하면, 상기 하드마스크 패턴의 상면에 측벽 산화막이 형성되지 않은 상태에서 절연막의 CMP가 수행되므로 상기 CMP는 종래처럼 과도하게 수행할 필요가 없으며, 이에 따라, 상기 CMP시 하드마스크 패턴의 손실은 거의 발생되지 않으며 패턴 밀도가 비교적 낮은 스크라이브 라인 영역의 반도체 기판 부분에 어택이 가해지는 것을 억제할 수 있다.In this case, since the CMP of the insulating film is performed in the state where the sidewall oxide film is not formed on the upper surface of the hard mask pattern, the CMP does not need to be excessively performed as in the prior art, and thus, the loss of the hard mask pattern during the CMP is almost impossible. It is possible to suppress the attack applied to the semiconductor substrate portion of the scribe line region which is not generated and has a relatively low pattern density.

따라서, 본 발명은 상기 스크라이브 라인 영역의 소자분리막 손실을 감소시킬 수 있으며, 그 결과, 스크라이브 라인 영역의 정렬키를 기준으로 형성되는 감광막 패턴의 오정렬(Miss-Align)을 방지할 수 있다.Therefore, the present invention can reduce the device isolation film loss of the scribe line region, and as a result, it is possible to prevent mis-alignment of the photoresist pattern formed based on the alignment keys of the scribe line region.

이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.2A to 2H are cross-sectional views illustrating processes of forming a device isolation film of a semiconductor device according to an exemplary embodiment of the present invention.

도 2a를 참조하면, 셀 영역과 스크라이브 라인 영역으로 구획되고, 각 영역에서 활성 영역 및 소자분리 영역을 갖는 반도체 기판(200) 상에 패드 산화막(202)과 패드 질화막(204)을 차례로 형성한 후, 상기 패드 질화막(204)을 패터닝한다. 그런 다음, 상기 패터닝된 패드 질화막(204)을 이용해서 그 아래의 패드 산화막(202)을 식각하여 반도체 기판(200)의 상기 소자분리 영역을 노출시키는 하드마스크 패턴(206)을 형성한다.Referring to FIG. 2A, after the pad oxide film 202 and the pad nitride film 204 are sequentially formed on the semiconductor substrate 200, which is divided into a cell region and a scribe line region, each having an active region and an isolation region. The pad nitride film 204 is patterned. Thereafter, the pad oxide layer 202 is etched using the patterned pad nitride layer 204 to form a hard mask pattern 206 exposing the device isolation region of the semiconductor substrate 200.

도 2b를 참조하면, 상기 하드마스크 패턴(206)을 식각 베리어로 상기 하드마스크 패턴(206)에 의해 노출된 반도체 기판(200)의 소자분리 영역을 식각하여 셀 영역 및 스크라이브 라인 영역에 트렌치(T)를 형성한다. 스크라이브 라인 영역에 형성된 트렌치(T)는 셀 영역에 형성된 트렌치(T)보다 넓은 폭과 간격을 갖는다. Referring to FIG. 2B, a trench T is formed in the cell region and the scribe line region by etching the device isolation region of the semiconductor substrate 200 exposed by the hard mask pattern 206 using the hard mask pattern 206 as an etch barrier. ). The trench T formed in the scribe line region has a wider width and a gap than the trench T formed in the cell region.

도 2c를 참조하면, 상기 트렌치(T)의 표면을 포함한 하드마스크 패턴(206) 상에 측벽 산화막(208)을 형성한다. 상기 측벽 산화막(208)은 트렌치(T)의 표면 상에서는 50∼100Å 정도의 두께로 형성되고, 하드마스크 패턴(206) 상에서는 10∼30Å 정도의 두께로 형성된다. Referring to FIG. 2C, the sidewall oxide layer 208 is formed on the hard mask pattern 206 including the surface of the trench T. Referring to FIG. The sidewall oxide layer 208 is formed to a thickness of about 50 to about 100 GPa on the surface of the trench T, and is formed to be about 10 to about 30 GPa thick on the hard mask pattern 206.

여기서, 실리콘으로 이루어진 반도체 기판(200)의 Si 댕글링 결합(Dangling Bond)보다 하드마스크 패턴(206)의 Si 댕글링 결합이 더 적기 때문에, 상기 하드마스크 패턴 상에 형성되는 측벽 산화막(208)의 두께는 트렌치(T) 표면의 반도체 기판 상에 형성되는 측벽 산화막(208)의 두께보다 더 얇다.Here, since the Si dangling bond of the hard mask pattern 206 is smaller than that of the Si dangling bond of the semiconductor substrate 200 made of silicon, the sidewall oxide film 208 formed on the hard mask pattern is formed. The thickness is thinner than the thickness of the sidewall oxide film 208 formed on the semiconductor substrate on the trench T surface.

도 2d를 참조하면, 상기 하드마스크 패턴(206)의 상면에 형성된 측벽 산화막(208) 부분만을 선택적으로 제거하여 상기 트렌치(T)의 표면과 하드마스크 패턴(206)의 측벽에만 측벽 산화막(208)을 잔류시킨다. 이때, 상기 측벽 산화막(208)의 제거는 습식, 또는, 건식 세정을 통해 상기 트렌치(T) 표면의 반도체 기판(200) 부분에 형성된 측벽 산화막(208) 부분은 제거되지 않도록, 바람직하게는, 10∼30Å 정도의 두께만 제거되도록 수행함이 바람직하다.Referring to FIG. 2D, only a portion of the sidewall oxide film 208 formed on the top surface of the hard mask pattern 206 may be selectively removed so that the sidewall oxide film 208 only on the surface of the trench T and the sidewall of the hard mask pattern 206. Is left. In this case, the sidewall oxide film 208 may be removed by wet or dry cleaning so that the sidewall oxide film 208 formed on the semiconductor substrate 200 on the surface of the trench T may not be removed. It is preferable to perform such that only a thickness of about 30 kPa is removed.

또한, 상기 측벽 산화막(208)의 제거를 습식 식각 방식으로 수행하는 경우에는, 산화막 식각액을 포함하는 케미컬, 예컨데, HF 용액, 또는, BOE(Buffer Oxide Etchant) 용액은 모두 사용 가능하다. In addition, when the sidewall oxide layer 208 is removed by a wet etching method, all chemicals including an oxide layer etchant, for example, an HF solution or a buffer oxide etchant (BOE) solution may be used.

도 2e를 참조하면, 상기 측벽 산화막(208)과 하드마스크 패턴(206) 상에 선형 질화막(210)을 형성한다. 그리고 나서, 상기 선형 질화막(210) 상에 선형 산화막(도시안됨)을 형성하는 것도 가능하다.Referring to FIG. 2E, a linear nitride film 210 is formed on the sidewall oxide film 208 and the hard mask pattern 206. Then, it is also possible to form a linear oxide film (not shown) on the linear nitride film 210.

도 2f를 참조하면, 상기 선형 산화막 상에 상기 트렌치(T)를 매립하도록 절 연막(212)을 형성한다. 상기 절연막(212)은 갭-필(Gap-Fill) 특성이 우수한 유동성 절연막, 바람직하게는, SOD(Spin-On Dielectric)막으로 형성한다.Referring to FIG. 2F, an insulating film 212 is formed to fill the trench T on the linear oxide film. The insulating film 212 is formed of a flowable insulating film having excellent gap-fill characteristics, preferably a spin-on dielectric (SOD) film.

도 2g를 참조하면, 상기 절연막(212)을 상기 선형 질화막(210)이 노출되도록 CMP(Chemical Mechanical Polishing)한다. 상기 CMP시 하드마스크 패턴(206) 상부에는 측벽 산화막(208)이 제거된 상태이므로 CMP를 종래처럼 과도하게 수행할 필요가 없으며, 이에 따라, 상기 CMP는 10Å 정도 이내의 선형 질화막(210)이 손실될 정도로만 수행한다.Referring to FIG. 2G, the insulating film 212 is subjected to chemical mechanical polishing (CMP) to expose the linear nitride film 210. Since the sidewall oxide layer 208 is removed on the hard mask pattern 206 during the CMP, the CMP does not need to be excessively performed as in the prior art. Accordingly, the CMP loses the linear nitride film 210 within about 10 GPa. Do as much as possible.

따라서, 본 발명은 선형 질화막(210)을 형성하기 전에 하드마스크 패턴(206)의 표면에 형성된 측벽 산화막(208)의 일부를 선제거함으로써, 상기 CMP를 과도하게 수행할 필요가 없으며, 이를 통해, 상기 CMP시 상대적으로 패턴 밀도가 낮은 스크라이브 라인 영역의 하드마스크 패턴(206)이 제거되고 이로 인해 노출된 반도체 기판(200) 부분에 어택이 가해지는 것을 억제할 수 있다.Therefore, the present invention does not need to excessively perform the CMP by removing a portion of the sidewall oxide film 208 formed on the surface of the hard mask pattern 206 before the linear nitride film 210 is formed. During the CMP, the hard mask pattern 206 of the scribe line region having a relatively low pattern density may be removed, thereby preventing attack on the exposed portion of the semiconductor substrate 200.

도 2h를 참조하면, 상기 노출된 선형 질화막(210) 부분과 하드마스크 패턴의 패드 질화막을 제거한다. 그런 다음, 하드마스크 패턴의 측벽에 형성된 측벽 산화막(208) 부분과 패드 산화막을 제거하여 반도체 기판의 셀 영역과 스크라이브 라인 영역에 각각 소자분리막(214)을 형성한다.Referring to FIG. 2H, the exposed portion of the linear nitride film 210 and the pad nitride film of the hard mask pattern are removed. Then, the device isolation film 214 is formed in the cell region and the scribe line region of the semiconductor substrate by removing the sidewall oxide film 208 and the pad oxide film formed on the sidewall of the hard mask pattern.

여기서, 상기 패드 산화막을 제거하기 위한 세정시 스크라이브 라인 영역의 반도체 기판(200) 부분에 어택이 가해지지 않았으므로, 상기 스크라이브 라인 영역의 소자분리막(214) 손실을 감소시킬 수 있다.Here, since no attack is applied to a portion of the semiconductor substrate 200 in the scribe line region when the pad oxide layer is removed, the loss of the device isolation layer 214 in the scribe line region may be reduced.

따라서, 본 발명은 상기 소자분리막(214)의 손실로 인해 야기되는 스크라이 브 라인 영역에 형성되는 정렬키의 패턴 불량을 방지할 수 있고, 이에 따라, 상기 정렬키를 기준으로 형성되는 감광막 패턴의 오정렬을 억제할 수 있으며, 이를 통해, 소자 특성 및 신뢰성을 향상시킬 수 있다.Therefore, the present invention can prevent a pattern defect of the alignment key formed in the scribe line region caused by the loss of the device isolation film 214, and thus, the photoresist pattern formed based on the alignment key Misalignment can be suppressed, thereby improving device characteristics and reliability.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 상기 CMP시 스크라이브 라인 영역의 반도체 기판 부분에 어택이 가해진 모습을 보여주는 반도체 소자의 사진.1 is a photo of a semiconductor device showing a state that an attack is applied to a portion of the semiconductor substrate of the scribe line region during the CMP.

도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.2A through 2H are cross-sectional views illustrating processes of forming a device isolation film of a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

200 : 반도체 기판 202 : 패드 산화막200 semiconductor substrate 202 pad oxide film

204 : 패드 질화막 206 : 하드마스크 패턴204: pad nitride film 206: hard mask pattern

T : 트렌치 208 : 측벽 산화막T: trench 208: sidewall oxide film

210 : 선형 질화막 212 : 절연막210: linear nitride film 212: insulating film

214 : 소자분리막214: device isolation layer

Claims (8)

활성 영역 및 소자분리 영역을 갖는 반도체 기판 상에 상기 소자분리 영역을 노출시키는 하드마스크 패턴을 형성하는 단계;Forming a hard mask pattern on the semiconductor substrate having an active region and an isolation region to expose the isolation region; 상기 하드마스크 패턴을 식각 베리어로 상기 소자분리 영역을 식각하여 트렌치를 형성하는 단계;Forming a trench by etching the device isolation region using the hard mask pattern as an etch barrier; 상기 트렌치의 표면을 포함한 하드마스크 패턴 상에 측벽 산화막을 형성하는 단계;Forming a sidewall oxide layer on the hard mask pattern including the surface of the trench; 상기 하드마스크 패턴의 상면에 형성된 측벽 산화막 부분을 제거하는 단계;Removing the sidewall oxide film portion formed on the upper surface of the hard mask pattern; 상기 측벽 산화막과 하드마스크 패턴의 상면 상에 선형 질화막을 형성하는 단계;Forming a linear nitride film on an upper surface of the sidewall oxide film and the hard mask pattern; 상기 선형 질화막 상에 상기 트렌치를 매립하도록 절연막을 형성하는 단계; 및Forming an insulating film to fill the trench on the linear nitride film; And 상기 절연막을 상기 선형 질화막이 노출되도록 CMP하는 단계;CMP the insulating film to expose the linear nitride film; 를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.Device isolation film forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 측벽 산화막은 트렌치의 표면 상에 50∼100Å의 두께로 형성하고, 하드마스크 패턴 상에 10∼30Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And the sidewall oxide film is formed on the surface of the trench to a thickness of 50 to 100 GPa and on the hard mask pattern to a thickness of 10 to 30 GPa. 제 1 항에 있어서,The method of claim 1, 상기 측벽 산화막 부분을 제거하는 단계는, 상기 측벽 산화막 부분이 10∼30Å의 두께가 제거되도록 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The removing of the sidewall oxide film portion may include removing the sidewall oxide film portion so that the thickness of the sidewall oxide film portion is 10 to 30 m 3. 제 1 항에 있어서,The method of claim 1, 상기 측벽 산화막 부분을 제거하는 단계는, 습식 세정, 또는, 건식 세정을 통해 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The removing of the sidewall oxide film portion may be performed by wet cleaning or dry cleaning. 제 1 항에 있어서,The method of claim 1, 상기 선형 질화막을 형성하는 단계 후, 그리고, 상기 절연막을 형성하는 단계 전,After forming the linear nitride film, and before forming the insulating film, 상기 선형 질화막 상에 선형 산화막을 형성하는 단계;Forming a linear oxide film on the linear nitride film; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.Device isolation film forming method of a semiconductor device characterized in that it further comprises. 제 1 항에 있어서,The method of claim 1, 상기 절연막은 유동성 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And the insulating film is formed of a flowable insulating film. 제 6 항에 있어서,The method of claim 6, 상기 유동성 절연막은 SOD(Spin-On Dielectric)막인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The fluid insulating layer is a spin-on dielectric (SOD) film, characterized in that the device isolation film forming method of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 CMP하는 단계 후,After the step of CMP, 상기 하드마스크 패턴 상에 형성된 선형 질화막 부분을 제거하는 단계; 및Removing a portion of the linear nitride film formed on the hard mask pattern; And 상기 하드마스크 패턴을 제거하는 단계;Removing the hard mask pattern; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.Device isolation film forming method of a semiconductor device characterized in that it further comprises.
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