KR20090026097A

KR20090026097A - 디지털 링크 송신기

Info

Publication number: KR20090026097A
Application number: KR1020080087810A
Authority: KR
Inventors: 변상진; 김관우; 임규태; 이창호; 김학선; 조이 라스카
Original assignee: 삼성전기주식회사
Priority date: 2007-09-06
Filing date: 2008-09-05
Publication date: 2009-03-11
Also published as: FR2920925A1; FI20085820A; DE102008045570A1; KR101004946B1; US7889811B2; GB0816357D0; FI20085820A0; FI125224B; CN101383641A; DE102008045570B4; CN101383641B; GB2452631B; GB2452631A; US20090067541A1

Abstract

디지털 링크(LInear amplification with Nonlinear Components: LINC) 송신기가 개시된다. 상기 디지털 링크 송신기는 신호 성분 분리기, 적어도 하나의 디지털 지연 변조기, 주파수 합성기, 적어도 하나의 전력 증폭기, 전력 분리기, 안테나, 불일치 보상기를 포함할 수 있다. 더하여, 두 신호 경로 사이의 위상 및 진폭 불일치를 보상하는 시스템 및 방법이 개시된다.

링크(LInear amplification with Nonlinear Components: LINC), 신호 경로, 진폭, 위상, 오차, 불일치, 보상

Description

디지털 링크 송신기{DIGITAL LINEAR AMPLIFICATION WITH NONLINEAR COMPONENTS(LINC) TRANSMITTER}

본 발명은 일반적으로 링크(LInear amplification with Nonlinear Components: LINC) 송신기에 관한 것으로, 더욱 상세하게는 두 신호 경로 사이에 위상 및 주파수 불일치(mismatch)를 보상하는 디지털 링크 송신기에 관한 것이다.

최근의 통신 시스템에서, 효율적인 주파수 스펙트럼 사용에 대한 필요성으로 인해, 캐리어 신호의 위상(phase)뿐만 아니라 진폭(amplitude) 상에서 데이터를 변조하고 결과적으로 일정하지 않은(non-constant) 포락선을 갖는 신호를 생성하는 직교 진폭 변조(Quadrature Amplitude Modulation: QAM)와 같은 변조 방법이 사용되고 있다. 일정하지 않은 포락선을 갖는 신호를 송신하기 위해, 시스템은 통상 선형 전력 증폭기를 사용한다. 그러나, 선형 전력 증폭기는 전력 소모에 있어 효율적이지 못하다. 이러한 선형 전력 증폭기를 대체하는 비선형 전력 증폭기는 전력 사용의 측면에서 더 효율적이다. 그러나 일정하지 않은 포락선 신호에 대해 비선형 증폭기를 사용하는 경우, 일반적으로 백오프(back-off), 전치왜곡(predistortion), 피드포워드(feedforward), 피드백(feedback), 포락선 제거 복구(Envelope Elimination and Restoration: EER) 및 링크(LInear amplification with Nonlinear Components: LINC) 등과 같은 선형화 기법들이 요구된다. 종래의 링크 시스템은, 모든 가용 채널에 대해 두 신호 경로 사이의 엄정한 일치를 위한 진폭 및/또는 주파수 보상을 처리하는데 많은 어려움이 있었으며, 그 결과 링크 전송기의 사용이 회피되어 왔다.

본 발명이 해결하고자 하는 기술적 과제는, (ⅰ) 하나의 일정하지 않은(non-constant) 포락선 신호를 일정한 포락선을 갖는 두 개의 신호 성분으로 분리하고, (ⅱ) 비선형 증폭기에 의해 각 신호 성분을 증폭하며, (ⅲ) 하나의 증폭된 일정하지 않은 포락선 신호를 생성하기 위해 두 개의 증폭된 신호 성분을 결합하고, (ⅳ) 일정하지 않은 포락선 신호를 송신하는 디지털 링크(LInear amplification with Nonlinear Components: LINC) 송신기를 제공하는 것이다.

또한, 본 발명이 해결하고자 하는 기술적 과제는, 두 신호 경로 상의 진폭(amplitude) 및 위상(phase) 불일치(mismatch)를 보상할 수 있는 디지털 링크 송신기를 제공하는 것이다.

본 발명에 따르면, 디지털 링크(LInear amplification with Nonlinear Components: LINC) 송신기가 제공된다. 상기 디지털 링크 송신기는 일정하지 않은 포락선 신호를 제1 위상 데이터 신호 및 제2 위상 데이터 신호로 분리하는 신호 성분 분리기, 및 복수의 클럭 신호를 생성하는 주파수 합성기와, 제1 일정 포락선을 갖는 제1 신호 성분 및 제2 일정 포락선을 갖는 제2 신호 성분을 생성하는 적어도 하나의 디지털 지연 변조기를 포함할 수 있다. 상기 제1 위상 데이터 신호는 제1 클럭 신호 쌍으로 특정되고, 상기 제2 위상 데이터 신호는 제2 클럭 신호 쌍으로 특정될 수 있다. 상기 제1 신호 성분은 상기 제1 위상 데이터 신호에 기반하여 상기 제1 클럭 신호 쌍 사이의 제1 위상을 조정함으로써 생성되고, 상기 제2 신호 성분은 상기 제2 위상 데이터 신호에 기반하여 상기 제2 클럭 신호쌍 사이의 제2 위상을 조정함으로써 생성될 수 있다. 또한, 상기 디지털 링크 송신기는, 상기 제1 신호 성분 및 상기 제2 신호 성분을 증폭하여 각각 증폭된 제1 신호 성분 및 증폭된 제2 신호 성분을 생성하는 적어도 하나의 비선형 전력 증폭기와, 상기 증폭된 제1 신호 성분 및 상기 증폭된 제2 신호 성분을 결합하여 일정하지 않은 포락선을 갖는 출력 신호를 생성하는 전력 결합기, 및 상기 출력 신호를 감시하여 적어도 하나의 오프셋값을 선택하는 불일치 보상기를 포함할 수 있다. 상기 선택된 적어도 하나의 오프셋값은 위상 조정을 위해 상기 신호 성분 분리기로 제공되고 이득 조정을 위해 상기 비선형 전력 증폭기로 제공될 수 있다.

본 발명의 다른 실시형태에 따르면, 디지털 링크 송신 방법이 제공된다. 상기 디지털 링크 송신 방법은, 신호 성분 분리기를 이용하여, 일정하지 않은 포락선 신호를 제1 위상 데이터 신호 및 제2 위상 데이터 신호로 분리하는 단계, 및 적어도 하나의 디지털 지연 변조기를 이용하여, 제1 일정 포락선을 갖는 제1 신호 성분 및 제2 일정 포락선을 갖는 제2 신호 성분을 생성하는 단계를 포함할 수 있다. 상기 제1 신호 성분 및 제2 신호 성분은 상기 제1 위상 데이터 신호 및 상기 제2 위상 데이터 신호의 적어도 일부에 기반하여 생성될 수 있다. 또한, 상기 디지털 링크 송신 방법은, 상기 제1 신호 성분 및 상기 제2 신호 성분을 증폭하여 각각 증폭 된 제1 신호 성분 및 증폭된 제2 신호 성분을 생성하는 단계와, 상기 증폭된 제1 신호 성분 및 상기 증폭된 제2 신호 성분을 결합하여 일정하지 않은 포락선을 갖는 출력 신호를 생성하는 단계, 및 상기 출력 신호를 감시하여 위상 오프셋값 및 진폭 오프셋값을 선택하는 단계를 포함하며, 상기 선택된 적어도 하나의 오프셋값은 위상 조정을 위해 상기 신호 성분 분리기로 제공되고, 이득 조정을 위해 상기 비선형 전력 증폭기로 제공될 수 있다.

본 발명의 또다른 실시형태에 따르면, 디지털 링크 송신 시스템이 제공된다. 상기 시스템은, 일정하지 않은 포락선 신호를 제1 위상 데이터 신호 및 제2 위상 데이터 신호로 분리하는 신호 성분 분리기와, 제1 일정 포락선을 갖는 제1 신호 성분 및 제2 일정 포락선을 갖는 제2 신호 성분을 생성하는 적어도 하나의 디지털 지연 변조기를 포함할 수 있다. 상기 제1 신호 성분 및 제2 신호 성분은 상기 제1 위상 데이터 신호 및 상기 제2 위상 데이터 신호의 적어도 일부에 기반하여 생성될 수 있다. 또한, 상기 시스템은, 상기 제1 신호 성분 및 상기 제2 신호 성분을 증폭하여 각각 증폭된 제1 신호 성분 및 증폭된 제2 신호 성분을 생성하는 적어도 하나의 비선형 증폭기를 더 포함할 수 있다. 또한, 상기 시스템은, 상기 증폭된 제1 신호 성분 및 상기 증폭된 제2 신호 성분을 결합하여 일정하지 않은 포락선을 갖는 출력 신호를 생성하는 결합 수단, 및 상기 출력 신호의 적어도 일부에 기반하여 위상 오프셋값 및 진폭 오프셋값을 선택하는 선택 수단을 더 포함할 수 있다. 상기 선택된 적어도 하나의 오프셋값은 위상 조정을 위해 상기 신호 성분 분리기로 제공 되고, 이득 조정을 위해 상기 비선형 전력 증폭기로 제공될 수 있다.

본 발명에 따르면, 디지털 링크(LInear amplification with Nonlinear Components: LINC) 송신기의 두 신호 경로 사이의 불일치를 단순한 방식으로 보상할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 기술할 것이다. 이하의 설명에서 본 발명의 모든 실시형태가 개시되는 것은 아니다. 본 발명은 매우 다양한 형태로 구현될 수 있으며, 여기에 개시되는 실시형태에 한정되는 것으로 해석되어서는 안된다. 본 실시형태들은 출원을 위한 법적 요구사항들을 충족시키기 위해 제공되는 것이다. 동일한 구성요소에는 전체적으로 동일한 참조부호가 사용된다.

도 1은 본 발명의 일실시형태에 따른 디지털 링크(LInear amplification with Nonlinear Components: LINC) 송신기의 블록도이다. 특히, 본 발명의 일실시형태에 따른 디지털 링크 송신기(100)는, 신호 성분 분리기(Signal Component Separator: SCS)(110), 디지털 지연 변조기(130, 140), 주파수 합성기(150), 비선형 전력 증폭기(161, 162), 전력 결합기(power combiner)(170), 안테나(180), 및 불일치 보상기(mismatch compensator)(190)을 포함할 수 있다.

도 1을 참조하면, 상기 신호 성분 분리기(110)는 모뎀(MODEM)(108)으로부터 일정하지 않은 포락선 신호(non-constant envelop signal)의 형태로 데이터(111)를 수신할 수 있다. 본 발명의 일실시형태에 따르면, 상기 일정하지 않은 포락선 신호는 QAM 신호일 수 있으나, 신호 성분 분리기(110)에 의해 다른 형태의 일정하지 않은 포락선 신호가 수신될 수도 있다. 더하여, 신호 성분 분리기(110)는 불일치 보상기(190)로부터 위상 오프셋값(PH_OFFSET)(112a)을 수신할 수 있다. 이후 더욱 상세하게 기술되는 바와 같이, 상기 불일치 보상기(190)는 출력 신호(S_out(t))(116)으로부터 임의의 진폭 및/또는 위상 불일치를 결정할 수 있으며, 위상 오프셋값(PH_OFFSET)(112a) 및 진폭 오프셋값(MAG_OFFSET)(112b)을 생성한다. 상기 수신 데이터(111) 및 위상 오프셋값(PH_OFFSET)(112a)을 이용하여, 상기 신호 성분 분리기(110)는 제1 신호 경로 상에 제1 위상 데이터 신호(PH_DATA₁)(113a)을 생성하고, 제2 신호 경로 상에 제2 위상 데이터 신호(PH_DATA₂)(113b)를 생성할 수 있다.

계속 도 1을 참조하면, 주파수 합성기(150)는 클럭 신호들(117a, 117b)을 생성하고 제1 및 제2 신호 경로에 각각 존재하는 디지털 지연 변조기(130, 140)에 각각 이 클럭 신호들(117a, 117b)을 제공할 수 있다. 본 발명의 일실시형태에서, 상기 클럭 신호들(117a, 117b)은 각각 서로 90°의 위상차를 갖는 I- 및 Q- 클럭 신호일 수 있다. 더하여, 상기 클럭 신호들(117a, 117b)은 송신되는 출력 신호(S_out(t))(116)의 캐리어 주파수보다 더 높은, 예를 들어 4 배 더 빠른 주파수로 제공될 수 있다. 송신되는 출력 신호(S_out(t))(116)와 비교하여 더 높은 주파수의 클럭 신호들(117a, 117b)은 디지털 지연 변조기(130, 140)에, 부가되는 지연의 해상도에 대한 더욱 정밀한 제어를 제공할 수 있다.

본 발명의 일실시형태에 따르면, 링크 송신기(100)에 의해 송신되는 신호(S_out(t))의 캐리어 주파수가 600 ㎒인 경우, 주파수 합성기(150)는 각각 2.4 ㎓의 주파수를 갖는 I/Q 클럭 신호(117a, 117b)를 생성할 수 있다. 이와 유사하게, 본 발명의 다른 실시형태에 따르면, 링크 송신기(100)에 의해 송신되는 신호(S_out(t))의 캐리어 주파수가 2.5 ㎓인 경우, 주파수 합성기(150)는 각각 10 ㎓의 주파수를 갖는 I/Q 클럭 신호(117a, 117b)를 생성할 수 있다.

상기 주파수 합성기(150)는 다양한 방법으로 클런 신호들(117a, 117b)(예를 들어, 2.4 ㎓, 10 ㎓ 등)을 생성할 수 있다. 예를 들어, 본 발명의 일실시형태에 따르면, 주파수 합성기(150)는 2.4 ㎓에서 동작하는 두 개의 LC 발진기의 결합에 의해 2.4 ㎓의 클럭 신호들(117a, 117b)을 생성할 수 있다. 마찬가지로, 10 ㎓에서 동작하는 클럭신호들(117a, 117b)을 생성하기 위해, 상기 주파수 합성기(15)는 10 ㎓에서 동작하는 두 개의 LC 발진기를 결합시킨다. 본 발명의 다른 실시형태에 따르면, 주파수 합성기(150)는 하나의 4.8 ㎓ LC 발진기로부터 4.8 ㎓ 클럭 신호를 분주하여 2.4 ㎓의 클럭 신호들(117a, 117b)을 생성할 수 있다. 유사하게, 10 ㎓의 클럭 신호들(117a, 117b)을 생성하기 위해, 주파수 합성기(150)는 하나의 20 ㎓ LC 발진기로부터 생성된 20 ㎓의 클럭신호를 분주할 수 있다. 그러나, 본 발명의 일실 시형태의 범위 내에서 클럭 신호들(117a, 117b)을 생성하기 위한 다양한 방법이 주파수 합성기(150)에서 사용될 수 있을 것이다.

본 발명의 일실시형태에 따르면, 클럭 신호(117a, 117b)는, 제1 및 제2 신호 경로 상에서 송신된 출력 신호(S_out(t))(116)의 캐리어 주파수보다 네 배 더 빠른 주파수로 각각 디지털 지연 변조기(130, 140)에 제공될 수 있다. 전술한 바와 같이, 본 발명의 일실시형태에 따르면, 상기 클럭 신호(117a, 117b)는 I/Q 클럭 신호일 수 있다. 상기 디지털 지연 변조기(130, 140)는, 신호 성분 분리기(110)로부터 수신된 위상 데이터 신호(PH_DATA₁, PH_DATA₂)(113a, 113b)를 이용하여, 링크링크(LInear amplification with Nonlinear Components: LINC) 송신기(100)의 송신되는 출력 신호(S_out(t))(116)의 캐리어 주파수보다 네 배 더 빠른 주파수를 갖는 수신된 클럭 신호(117a, 117b)를 변조할 수 있다. 이어, 디지털 지연 변조기(130, 140)는 제1 및 제2 신호 경로상에서 일정한 포락선(constant envelpoe)을 갖는 각각의 신호 성분(S₁(t), S₂(t))(114a, 114b)을 생성할 수 있다.

계속 도 1을 참조하면, 일정한 포락선을 갖는 상기 신호 성분(S₁(t), S₂(t))(114a, 114b)은, 제1 및 제2 신호 경로상에서 전력 증폭기(161, 162)를 통해 증폭될 수 있다. 본 발명의 일실시형태에 따르면, 전력 증폭기(161, 162)는 전력 효율 비선형 증폭기(power-efficient, non-linear amplifier)일 수 있다. 각각의 전력 증폭기(161, 162)는 제1 및 제2 신호 경로상에서 각각 증폭된 신호 성 분(GS₁(t), GS₂(t))(115a, 115b)을 생성할 수 있다. 이어, 전력 결합기(170)는, 제1 및 제2 신호 경로상의 상기 증폭된 신호 성분(GS₁(t), GS₂(t))(115a, 115b)을 단일한 결합 출력 신호(S_out(t))(116)로 결합(combine), 합산(add) 또는 통합(merge)할 수 있다. 상기 단일한 결합 출력 신호(116)(S_out(t))는 안테나(180)를통해 전송될 수 있고, 불일치 보상기(mismatch compensator)(190)로 제공될 수 있다.

이후 상세하게 기술되는 바와 같이, 불일치 보상기(190)는 출력 신호(S_out(t))(116)를 분석하고 처라하여 위상 불일치 및/또는 전폭 불일치를 결정하고, 위상 오프셋값(PH_OFFSET)(112a) 및 진폭 오프셋값(MAG_OFFSET)(112b)을 생성한다. 상기 위상 오프셋값(PH_OFFSET)(112a)은 신호 성분 분리기(110)로 제공될 수 있다. 반면, 상기 진폭 오프셋값(MAG_OFFSET)(112b)은 전력 증폭기(161, 162)로 제공될 수 있다. 본 발명의 일실시형태에 따르면, 각 전력 증폭기(161, 162)는, 상기 불일치 보상기(190)로부터 제공되는 진폭 오프셋값(MAG_OFFSET)(112b)에 따라 디지털적으로 제어되거나 설정될 수 있는 전력 이득(power gain)을 갖는다.

도 2는 도 1에 도시된 본 발명의 일실시형태에 따른 디지털 지연 변조기(130, 140)의 블록도이다. 도 2를 참조하면, 각각의 디지털 지연 변조기(130, 140)는 적어도 하나의 멀티플렉서(MUX)(231)와, 하나 또는 그 이상의 스위치(232, 233)와, 하나 또는 그 이상의 플립플롭, 및 적어도 하나의 디지털 위상 보간기(digital phase interpolator)(238)를 포함할 수 있다. 본 발명의 일실시형태에 따르면, 멀티플렉서(231)는 4-2 먹스일 수 있으며, 플립플롭(234, 235, 236, 237)은 클로킹된 D 플립플롭(clocked D flipflop)일 수 있다. 본 발명의 일실시형태에서 멀티플렉서(231)는 하나 또는 그 이상의 스위치로 대체될 수 있다. 유사하게, 본 발명의 일실시형태에서, 플립플롭(234, 235, 236, 237)은 메모리셀(memory cell), 시프트 레지스터(shift register) 등으로 대체될 수 있다.

상기 디지털 지연 변조기(130, 140)가 동작하는 동안, 각 멀티플렉서(231)는, 수신된 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)에 기반하여, 신호 성분 분리기(110)로부터 수신된 상기 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)에 따라 복수의 클럭 신호로부터 두 개의 클럭 신호를 선택할 수 있다. 본 발명의 일실시형태에 따르면, 각 멀티플렉서(231)는 I 신호, Q 신호, Ib 신호, Qb 신호를 포함하는 네 개의 클럭 신호로부터 두 개의 클럭 신호를 선택할 수 있다. 상기 I 신호는 Q 신호와 90°의 위상차를 가질 수 있으며, Ib 신호는 상기 I 신호와 180°의 위상차를 가질 수 있다. 이와 유사하게 상기 Qb신호는 Q 신호와 180°의 위상차를 가질 수 있다. 또한 상기 4 개의 클럭 신호 각각은 링크 송신기(100)로부터 송신된 출력신호보다 4 배 더 빠른 주파수로 동작할 수 있다.

전술한 바와 같이, 멀티플렉서(231)는, 신호 성분 분리기(110)로부터 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)를 수신할 수 있다. 본 발명의 일실시형태에 따르면, 한쌍의 클럭 신호를 선택하기 위해, 2 비트의 데이터 신 호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)가 멀티플렉서(231)로 제공될 수 있다. 멀티플렉서(231)가 한쌍의 클럭 신호를 선택하면, 선택된 한쌍의 클럭 신호는 플립플롭(234, 236)(예를 들어, D 플립플롭)dp 클럭 신호 A, B로서 각각 제공될 수 있다. 플립플롭(234, 236)은 플립플롭(235, 237)(예를 들어, D 플립플롭) 각각에 클럭 신호 C, D로서 입력되는 출력 포트 Q 신호(output port Q signal)를 생성할 수 있다. 이어, 플립플롭(235, 237)은 각각 디지털 위상 보간기(238)에 출력 신호 E, F로 제공되는 출력 포트 Q 신호를 생성할 수 있다. 디지털 보간기는 수신된 출력 신호 E, F를 처리하고, 두 신호 성분(S₁(t) 및 S₂(t))(114a, 114b) 중 하나를 생성할 수 있다.

전술한 바와 같이, 각 디지털 지연 변조기(130, 140)는 스우치(232, 233)을 포함할 수 있다. 스위치(232)는, 신호 성분 분리기(110)로부터 수신된 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)에 따라 제1 위치 또는 제2 위치에서 동작할 수 있다. 본 발명의 일실시형태에 따르면, 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)는 스위치의 상기 제1 위치 또는 제2 위치 중 하나를 선택하기 위한 1 비트를 포함할 수 있다. 상기 스위치(232)는 플립플롭(234)의 입력 포트 D를 플립플롭(234)의 출력 포트 Q에 전기적으로 연결하기 위해 제1 위치에서 동작할 수 있다. 더하여, 상기 제1 위치에서 상기 스위치(232)는 플립플롭(236)의 입력 포트 D를 플립플롭(234)의 전기적으로 연결된 입력 및 출력 포트 D, Q에 전기 적으로 연결할 수 있다. 이와는 달리, 스위치(232)는 플립플롭(234)의 입력 포트 D를 플립플롭(234)의 반전 출력 포트

에 전기적으로 연결하기 위해 제2 위치에서 동작할 수 있다. 이러한 두 위치를 이용하여 스위치(232)는 주파수 합성기(150)로부터 수신된 크럭 신호의 지연을 디지털적으로 제어하도록 동작할 수 있다.

또한, 스위치(233)는, 신호 성분 분리기(110)로부터 수신된 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)에 따라 제1 위치 또는 제2 위치에서 동작할 수 있다. 본 발명의 일실시형태에 따르면, 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)는 스위치(233)의 제1 및 제2 위치 중 하나를 선택하기 위한 1 비트를 포함할 수 있다. 스위치(233)은 플립플롭(235)의 입력 포트 D를 플립플롭(235)의 반전 출력 포트

에 전기적으로 연결하기 위해 제1 위치에서 동작할 수 있다. 이와는 달리, 스위치(233)는 플립플롭(235)의 입력 포트 D를 접지 전위에 연결하기 위해 제2 위치에서 동작할 수 있다. 이러한 두 위치를 이용하여 스위치(233)는 디지털 지연 변조기(130 또는 140)에 대한 리셋으로서 동작할 수 있다.

전술한 바와 같이, 플립플롭(235)는, 플립플롭(237)이 출력 클럭 신호 F를 생성하는 동안 출력 클럭 신호 E를 생성할 수 있다. 본 발명의 일실시형태에 따르면, 도 3의 타이밍도에 도시된 바와 같이, 출력 신호 E는 플립플롭(237)의 출력 신호 F에 시간상으로 대략 1/16f_RF(f_RF는 출력 신호(S_out(t))(116)의 주파수) 선행한다. 다시 도 2를 참조하면, 디지털 위상 보간기(238)는 플립플롭(235, 237)으로부터 각각 출력 신호 E, F를 수신할 수 있다. 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)에 기반하여, 디지털 위상 보간기(238)는 두 출력 클럭 신호 E, F 사이의 위상을 보간할 수 있다.

예를 들어, 디지털 위상 보간기가, 신호 성분 분리기(110)으로부터 디지털 위상 보간기(238)에 의해 수신된 3 비트의 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)를 수신하거나 사용한다고 가정한다. 본 발명의 일실시형태에 따르면, 3 비트의 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)가 "000"이면, 디지털 위상 보간기(238)는 선행하는 클럭 신호 E를 출력할 수 있다. 반면, 3 비트의 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)가 "111"이면, 디지털 위상 보간기(238)는 후행하는 클럭 신호 F를 출력할 수 있다. 더하여, 3 비트의 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)가 "000" 및 "111" 사이의 값이면, 디지털 위상 보간기(238)는 선행 클럭 신호 E 및 후행 클럭 신호 F 사이로 대개 선형적으로 위상이 보간된 클럭 신호를 출력할 수 있다.

전술한 바와 같이, 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)는 7 비트를 포함할 수 있다. 상기 7 비트는 멀티플렉서(231)을 제어하기 위한 2 비트와, 스위치(232)를 제어하기 위한 1 비트와, 스위치(233)를 제어하기 위 한 1 비트와, 디지털 위상 보간기(238)을 제어하기 위한 3 비트를 포함할 수 있다. 그러나, 각각의 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)는 7 비트보다 적거나 많을 수 있다. 예를 들어, 본 발명의 다른 실시형태에 따르면, 디지털 위상 보간기(238)는, 클럭 신호 E 및F 사이의 위상을 보간하는데 요구되는 해상도가 더욱 증가하거나 감소함에 따라, 3 비트보다 많거나 적은 비트수를 포함할 수 있다.

본 발명의 일실시형태에 따르면, N 비트가 디지털 위상 보간기(238)에 입력된다고 하면, 신호 성분 분리기로부터 수신된 각 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)에 요구되는 비트수는 N+4일 수 있다. 상기 N+4 비트에서 2 비트는 멀티플렉서(131)에 사용되고, 2비트는 스위치(132, 133)에 사용되고, N 비트는 디지털 위상 보간기(138)에 사용될 수 있다. 따라서, 각 디지털 지연 변조기(130, 140)에 의해 제어되는 지연의 최소 해상도는

로 결정될 수 있다. 이 식은 위상 영역에서

(래디언(radian)) 및

(°)과 동일하다. 예를 들어, N=3이고 f_RF=600 ㎒라고 하면, 디지털 지연 변조기(130, 140)에 의해 제어되는 지연의 최소 해상도는

일 수 있으며, 이 값은 위상 도메인에서 0.049 래디언 및 2.8°이다.

도 3은 도 2에 도시된 디지털 지연 변조기(130, 140) 동작의 타이밍도이다. 도2에 도시된 바와 같이, 멀티플렉서(231) 및 스위치(232)의 동작은 생성된 클럭 신호(E, F)에 지연을 부가할 수 있다. 전술한 바와 같이, 클럭 신호 E는 클럭 신호 F에 1/16f_RF 선행 한다.

도 4는 본 발명의 일실시형태에 따른 다른 형태의 디지털 지연 변조기(130, 140)의 블록도이다. 도 4에서, 각 디지털 지연 변조기(130, 140)는 적어도 하나의 멀티플렉서(MUX)(431), 스위치(432, 433), 하나 또는 그 이상의 플립플롭(434, 435, 436, 437), 적어도 하나의 배타적 논리합(Exclusive-or: XOR) 논리 게이트(439), 및 적어도 하나의 디지털 위상 보간기(438)를 포함할 수 있다. 도 4의 디지털 지연 변조기(130, 140)는 도 2에 도시된 디지털 지연 변조기와 유사하다. 그러나, 도 4의 디지털 지연 변조기(130, 140)는, 신호 성분 분리기(110)으로부터 수신된 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)에 따라 플립플롭(435, 437)의 출력 클럭 E, F를 반전시킬 수 있는 XOR 논리 게이트(439)를 더 포함한다. 일반적으로 플립플롭(435, 437) 사이에 부가되는 XOR 게이트(439)는 각 플립플롭(435, 437)의 출력 클럭 신호 E, F를 반전시킬 수 있으며, 반전된 출력 클럭 신호 E, F는 디지털 위상 보간기(438)으로 입력되는 입력 신호 G, H가 된다.

본 발명의 일실시형태에 따르면, XOR 논리 게이트(439)를 제어하기 위해 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b) 중 1 비트가 제공될 수 있다. 따라서, 본 발명의 일실시형태에 따르면, 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)는, 멀티플렉서(431)을 제어하기 위한 2 비트, 스위치(432)를 제어하기 위한 1 비트, 스위치 (433)을 제어하기 위한 1 비트, XOR 논리 게이트(439)를 제어하기 위한 1 비트, 및 디지털 위상 보간기를 제어하기 위한 3 비트를 포함하는 8비트를 포함할 수 있다. 그러나, 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)는 도 2에서 설명된 것과 유사하게 8 비트 보다 더 적거나 더 많을 수 있다.

디지털 위상 보간기(438)에 3 비트가 입력된다고 가정하면, 신호 성분 분리기(110)로부터 수신된 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)에 요구되는 비트 수는 8 비트이다. 이 8 비트는 멀티플렉서(431)을 제어하기 위한 2 비트, 스위치(432)를 제어하기 위한 1 비트, 스위치 (433)을 제어하기 위한 1 비트, XOR 논리 게이트(439)를 제어하기 위한 1 비트, 및 디지털 위상 보간기를 제어하기 위한 3 비트를 포함한다. 본 발명의 일실시형태에 따르면, 디지털 위상 보간기(438)에 N 비트가 입력되면, 신호 성분 분리기(110)으로부터 수신된 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)에 요구되는 비트 수는 N+5가 된다. 이 N+5 비트는 멀티플렉서(431)을 제어하기 위한 2 비트, 스위치(432)를 제어하기 위한 1 비트, 스위치 (433)을 제어하기 위한 1 비트, XOR 논리 게이트(439)를 제어하기 위한 1 비트, 및 디지털 위상 보간기를 제어하기 위한 N 비트를 포함한다. 본 발명의 일실시형태에 따르면, 디지털 지연 변조기(130, 140)에 의해 제어되는 지연의 최소 해상도는 XOR 로직 게이트(439)에 추가된 비트수에 의해 향상되는 것이 아니다. 상기 디지털 지연 변조기(130, 140)에 의해 제어되는 지연의 최소 해상도는는, 여전히

이며, 이 식은 위상 영역에서

(래디언(radian)) 및

(°)과 동일하다. 구체적인 예를 들어, N=3이고 f_RF=600 ㎒라고 하면, 디지털 지연 변조기(130, 140)에 의해 제어되는 지연의 최소 해상도는

도 5는 도 4의 디지털 지연 변조기(130, 140) 동작의 타이밍도이다. 도 5에 도시된 바와 같이, 멀티플렉서(431) 및 스위치(432)의 동작은 클럭 신호 E, F에 지연을 부가할 수 있다. 본 발명의 일실시형태에 따르면, 클럭 신호 E는 클럭 신호 F에 1/16f_RF 선행할 수 있다. 이와 유사하게, XOR 논리 게이트(439)의 토글링은 클럭 신호 E, F를 각각 반전시켜 디지털 위상 보간기(438)로 제공되는 신호 G, H를 생성 할 수 있다.

도 6은 본 발명의 일실시형태에 따른 도 1의 신호 성분 분리기(110)의 블록도이다. 신호 성분 분리기(110)는 진폭-위상 변환기(amplitude to phase converter)(611) 및 상대 위상 연산기(relative phase calculator)(612)를 포함할 수 있다. 본 발명의 일실시형태에 따르면, 진폭-위상 변환기(611)는 모뎀(108)으로부터 일정하지 않은 포락선(non-constant envelope)을 갖는 인커밍(incoming) 입력 데이터(DATA)(111)를 수신할 수 있다. 진폭-위상 변환기(611)는 일정하지 않은 포락선을 갖는 수신된 입력 데이터(DATA)(111)를 두 개의 임시 위상 데이터 신호(613a, 613b)로 변환할 수 있며, 상기 두 임시 위상 데이터 신호(613a, 613b)는 상대 위상 연산기(612)로 제공될 수 있다. 상대 위상 연산기(612)는 두 임시 위상 데이터 신호(613a, 613b)의 상대 위상을 연산한다. 상대 위상 연산기(612)는, 불일치 보상기(190)으로부터 수신된 위상 오프셋(PH_OFFSET)(112a)에 의해 제공된 양만큼 상기 두 임시 위상 데이터 신호(613a, 613b)의 위상을 이동시킬 수 있으며, 이로 인해 두 개의 최종 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)를 생성하게 된다.

도 7은 본 발명의 일실시형태에 따른 도 1의 불일치 보상기(190)의 블록도이다. 본 발명의 일실시형태에 따르면, 불일치 보상기(190)는 두 신호 경로 사이의 위상 및 지연 불일치를 검출하고 보상하도록 동작할 수 있다. 도 7에 도시된 바와 같이, 불일치 보상기(190)는 정류기(rectifier)(791), 캐패시터(792), 아날로그-디 지털 변환기(ADC)(793), 및부일치 검출기(794)를 포함할 수 있다. 불일치 보상기(190)에서, 링크 송신기(100)에 의해 송신된 출력 신호(S_out(t))(116)가 정류기(791)에 의해 수신될 수 있다. 본 발명의 일실시형태에 따르면, 정류기(791)는 송신된 출력 신호(S_out(t))(116)를 정류(음(negative)의 부분을 반전)할 수 있으며, 정류된 신호는 캐패시터(792) 또는 다른 필터에 의해 저역 통과 필터링 될 수 있으며, 필터링된 신호는 아날로그-디지털 변환기(793)에 의해 디지털 값으로 변환될 수 있다. 불일치 검출기(794)는, 아날로그-디지털 변환기(793)에서 출력되는 디지털 값에 기반하여 위상 오프셋값(PH_OFFSET)(112a)과 진폭 오프셋값(MAG_OFFSET)(112b)을 결정하고 생성할 수 있다. 본 발명의 일실시형태에 따르면, 불일치 검출기(794)는 디지털 출력값을 수신하기 이전에 아날로그-디지털 변환기(793)으로 요청을 송신할 수 있으며, 이로 인해 아날로그-디지털 변환기(793)은 더욱 전력 효율이 개선된다.

도 8은 본 발명의 일실시형태에 따른 두 신호 경로 상의 위상 및 지연 불일치를 검출하고 보상하는 방법의 흐름도이다. 단계(820)에서, 주파수 합성기(150)는 불일치 보상될 채널으로 튜닝될 수 있다. 단계(830)에서, 신호 성분 분리기(110)는 두 개의 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)를 출력하도록 설정되고, 디지털 지연 변조기(130, 140)는 상기 위상 데이터 신호(PH_DATA₁ 또는PH_DATA₂)(113a 또는 113b)를 각각 처리하여 서로 반대 위상을 갖는 신호 성 분(S₁(t), S₂(t))(114a, 114b)을 생성할 수 있다. 상기 신호 성분(S₁(t), S₂(t))(114a, 114b)에 기반하여, 전력 결합기(170)에 의해 출력 신호(S_out(t))(116)가 출력되고, 이 출력신호(S_out(t))(116)는 불일치 보상기(190)에 의해 수신될 수 있다.

단계(840)에서, 불일치 보상기(190)에 의해 진폭 오프셋값(MAG_OFFSET)(112b) 출력이 설정되고 초기값(예를 들어, 0)으로 유지될 수 있다. 이어, 불일치 검출기(794)가 아날로그-디지털 변환기(793)의 디지털화된 출력값의 진폭이 최소가 되는 위상 오프셋값(PH_OFFSET)(112a)을 결정하기 위해 아날로그-디지털 변환기(793)의 디지털화된 출력값(더하여, 출력 신호(S_out(t))(116))을 감시하는 동안, 불일치 보상기(190)는 위상 오프셋값(PH_OFFSET)(112a)을 변동시킬 수 있다. 신호 성분(S₁(t), S₂(t))(114a, 114b)은 서로 반대 위상을 가지고자 하므로, 아날로그-디지털 변환기(793)의 디지털화된 출력값을 최소화하는 것으로 결정된 위상 오프셋 값(PH_OFFSET)(112a)은 신호 성분(S₁(t), S₂(t))(114a, 114b)이 반대 위상을 갖도록 보장한다.

단계(850)에서, 아날로그-디지털 변환기(793)의 디지털화된 출력값을 최소화하는 위상 오프셋값(PH_OFFSET)(112a)은 예를 들어, 메모리에 저장될 수 있다. 본 발명의 일실시형태에 따르면, 상기 메모리는 휘발성 메모리일 수 있다. 그러나, 다른 실시형태는 비휘발성 메모리를 사용할 수도 있다. 단계(860)에서, 위상 오프셋 값(PH_OFFSET)(112a)은, 디지털화된 출력값을 최소화하는 것으로 결정되고 저장된 값으로 설정되고 유지될 수 있다. 이어, 불일치 검출기(794)가 아날로그-디지털 변환기(793)의 디지털화된 출력값의 진폭이 최소가 되는 진폭 오프셋값(MAG_OFFSET)(112b)을 결정하기 위해 아날로그-디지털 변환기(793)의 디지털화된 출력값(더하여, 출력 신호(S_out(t))(116))을 감시하는 동안, 진폭 오프셋값(MAG_OFFSET)(112b)이 변경될 수 있다. 본 발명의 일실시형태에 따르면, 단계(870)에서, 아날로그-디지털 변환기(793)의 디지털화된 출력값의 진폭을 최소화하는 진폭 오프셋값(MAG_OFFSET)(112b)은 메모리에 저장될 수 있다. 이 메모리는 휘발성 또는 비휘발성 메모리일 수 있다. 단계(880)에 제공된 바와 같이, 도 8의 단계(820) 내지 단계(870)는 불일치가 검출되는 추가적인 변동을 위해 반복될 수 있다. 따라서, 진폭 오프셋값(MAG_OFFSET)(112b) 및 위상 오프셋값(PH_OFFSET)(112a)이 모든 요청 채널에서 검출되고 저장될 수 있다.

도 9는 불일치 보상 과정 동안 두 신호 경로 사이에 위상 및 진폭 불일치가 존재하지 않는 경우, 본 발명의 일실시형태에 따른 디지털 링크(LInear amplification with Nonlinear Components: LINC) 송신기 내에서의 신호 벡터를 도시한 도면이다. 더욱 상세하게, 도 9는, 두 신호 경로 사이에 위상 및 진폭 불일치가 모두 존재하지 않을 때, 디지털 링크 송신기 내의 전력 증폭기(161, 162)로부터 출력되는 증폭된 신호 성분(GS₁(t), GS₂(t))(115a, 115b) 및 전력 결합기(170)의 출력 신호(S_out(t))(116)의 벡터를 도시한다. 전력 증폭기(161, 162)의 두 출력 신 호(GS₁(t), GS₂(t))(115a, 115b)는 동일한 크기와 반대 방향을 가지므로, 서로 상쇠되어 이상적으로 0 파워를 출력한다. 유사하게, 전력 결합기(170)의 출력 신호(S_out(t))(116)는 이상적으로 0 파워 출력을 가질 수 있다. 본 발명의 일실시형태에 따르면, 도 8에 따라 채널에 대해 결정된 진폭 오프셋값(MAG_OFFSET)(112b) 및 위상 오프셋값(PH_OFFSET)(112a)은, 진폭 및 위상 불일치를 제거하여 전력 결합기(170)의 출력 신호(S_out(t))(116)가 이상적으로 0 파워 출력을 갖게 하게 하기 위해 사용될 수 있다.

도 10은 불일치 보상 과정 동안 두 신호 경로 사이에 진폭 불일치가 존재하고 위상 불일치가 존재하지 않는 신호 벡터를 도시한 것이다. 더욱 상세하게, 도 10은, 두 신호 경로 사이에 진폭 불일치만 존재할 때 디지털 링크 송신기(100) 내의 전력 증폭기(161, 162)로부터 출력되는 증폭된 신호 성분(GS₁(t), GS₂(t))(115a, 115b) 및 전력 결합기(170)의 출력 신호(S_out(t))(116)의 벡터를 도시한다. 전력 증폭기(161, 162)로부터 출력되는 증폭된 신호 성분(GS₁(t), GS₂(t))(115a, 115b)은 반대 방향으로 다른 진폭을 가지므로, 전력 결합기(170)의 출력 신호(S_out(t))(116)는 전력 증폭기(161, 162)의 두 출력 신호(GS₁(t), GS₂(t))(115a, 115b)의 크기 차이로 나타난다. 따라서, 도 8의 단계(860)에 나타난 바와 같이, 진폭 오프셋값(MAG_OFFSET)(112b)은, 전력 증폭기(161, 162) 중 하나 또는 모두의 이득을 조정 하여 두 증폭된 신호 성분(GS₁(t), GS₂(t))(115a, 115b)이 동일하게 되는 상태로 조정될 수 있다.

도 11은 불일치 보상 과정 동안 두 신호 경로 사이에 진폭 불일치 및 위상 불일치가 모두 존재하는 신호 벡터를 도시한 것이다. 더욱 상세하게, 도 11은, 두 신호 경로 사이에 위상 및 진폭 불일치가 모두 존재할 때 디지털 링크 송신기(100) 내의 전력 증폭기(161, 162)로부터 출력되는 증폭된 신호 성분(GS₁(t), GS₂(t))(115a, 115b) 및 전력 결합기(170)의 출력 신호(S_out(t))(116)의 벡터를 도시한다. 증폭된 신호 성분(GS₁(t), GS₂(t))(115a, 115b)은 위상 및 진폭 불일치를 모두 가지므로, 전력 결합기(170)의 출력 신호(S_out(t))는 증폭된 신호 성분(GS₁(t), GS₂(t))(115a, 115b)의 벡터합의 형태로 나타난다. 본 발명의 일실시형태에 따르면, 전력 결합기(170)의 출력 신호(S_out(t))(116)의 크기는 하기 식 1과 같이 계산될 수 있다. 전력 결합기(170)의 출력 신호(S_out(t))(116)의 크기는 위상 오프셋(θ)(1110)이 0일 때 최소값(△r)(1112)을 갖는다. 그러므로, 도 8에 도시된 바와 같이, 불일치 보상기(190)는 먼저 두 신호 경로 사이의 위상 오프셋을 검출하고(위상 오프셋 값(PH_OFFSET)(112a)을 결정하고), 이어 두 신호 경로 사이의 진폭 오프셋을 검출한다(진폭 오프셋값(MAG_OFFSET)(112b)을 결정한다).

[식 1]

도 12는 도 2의 디지털 지연 변조기를 포함하는 디지털 링크 송신기에서 시뮬레이션된 신호의 스펙트럼을 도시한 도면이다. 더욱 상세하게, 도 12는 출력 신호(S_out(t))(116)를 생성하기 위해 전력 결합기(170)에 의해 결합된 증폭된 신호 성분(GS₁(t), GS₂(t))(115a, 115b)을 도시한다.

도 13은 도 4의 디지털 지연 변조기를 포함하는 디지털 링크 송신기에서 시뮬레이션된 신호의 스펙트럼을 도시한 도면이다. 더욱 상세하게, 도 13은 출력 신호(S_out(t))(116)를 생성하기 위해 전력 결합기(170)에 의해 결합된 증폭된 신호 성분(GS₁(t), GS₂(t))(115a, 115b)을 도시한다.

전술한 설명 및 첨부 도면에 개시된 기술을 이용하여 본 발명의 속하는 기술 분야에서 통상의 기술을 가진 자는 본 발명의 많은 변형예와 다른 실시형태들을 도출해낼 수 있을 것이다. 따라서, 본 발명은 개시된 실시형태에 한정되는 것이 아니며, 본 발명의 변형예 및 다른 실시형태들은 이하 기재되는 특허 청구 범위 내에 포함되는 것으로 간주되어야 한다. 본 명세서에서 특정 용어들이 사용되었으나, 이는 일반적이고 설명을 위한 의미로 사용되었을 뿐이며 본 발명을 한정하기 위한 것이 아니다.

도 1은 본 발명의 일실시형태에 따른 디지털 지연 변조기를 갖는 디지털 링크(LInear amplification with Nonlinear Components: LINC) 송신기의 블록도이다.

도 2는 본 발명의 일실시형태에 따른 디지털 지연 변조기의 일례를 도시한 블록도이다.

도 3은 도 2의 디지털 지연 변조기의 동작을 도시한 타이밍도이다.

도 4는 본 발명의 일실시형태에 따른 디지털 지연 변조기의 다른 예를 도시한 블록도이다.

도 5는 도 4의 디지털 지연 변조기의 동작을 도시한 타이밍도이다.

도 6은 본 발명의 일실시형태에 따른 신호 성분 분리기의 블록도이다.

도 7은 본 발명의 일실시형태에 따른 불일치 보상기를 도시한 블록도이다.

도 8은 본 발명의 일실시형태에 따른 불일치 보상기에 의해 이루어지는 위상 및 지연 불일치를 검출하고 보상하는 과정의 플로우차트이다.

도 9는 본 발명의 일실시형태에 따른 불일치 보상 과정 동안 두 신호 경로 사이에 위상 및 진폭 불일치가 존재하지 않을 때, 디지털 링크 송신기에서의 신호 벡터를 도시한 도면이다.

도 10은 본 발명의 일실시형태에 따른 불일치 보상 과정 동안 두 신호 경로 사이에 진폭 불일치만 존재할 때, 디지털 링크 송신기에서의 신호 벡터를 도시한 도면이다.

도 11은 본 발명의 일실시형태에 따른 불일치 보상 과정 동안 두 신호 경로 사이에 위상 및 진폭 불일치가 모두 존재할 때, 디지털 링크 송신기에서의 신호 벡터를 도시한 도면이다.

도 12는 도 2의 디지털 지연 변조기를 포함하는 디지털 링크 송신기에서 시뮬레이션된 신호의 스펙트럼을 도시한 도면이다.

도 13은 도 4의 디지털 지연 변조기를 포함하는 디지털 링크 송신기에서 시뮬레이션된 신호의 스펙트럼을 도시한 도면이다.

Claims

일정하지 않은 포락선 신호를 제1 위상 데이터 신호 및 제2 위상 데이터 신호로 분리하는 신호 성분 분리기;

복수의 클럭 신호를 생성하는 주파수 합성기- 상기 제1 위상 데이터 신호는 제1 클럭 신호 쌍으로 특정되고, 상기 제2 위상 데이터 신호는 제2 클럭 신호 쌍으로 특정됨-;

제1 일정 포락선을 갖는 제1 신호 성분 및 제2 일정 포락선을 갖는 제2 신호 성분을 생성하는 적어도 하나의 디지털 지연 변조기- 상기 제1 신호 성분은 상기 제1 위상 데이터 신호에 기반하여 상기 제1 클럭 신호 쌍을 처리함으로써 생성되고, 상기 제2 신호 성분은 상기 제2 위상 데이터 신호에 기반하여 상기 제2 클럭 신호쌍을 처리함으로써 생성됨-;

상기 제1 신호 성분 및 상기 제2 신호 성분을 증폭하여 각각 증폭된 제1 신호 성분 및 증폭된 제2 신호 성분을 생성하는 적어도 하나의 비선형 전력 증폭기;

상기 증폭된 제1 신호 성분 및 상기 증폭된 제2 신호 성분을 결합하여 일정하지 않은 포락선을 갖는 출력 신호를 생성하는 전력 결합기; 및

상기 출력 신호를 감시하여 적어도 하나의 오프셋값을 선택하는 불일치 보상기를 포함하며,

상기 선택된 적어도 하나의 오프셋값은, 위상 조정을 위해 상기 신호 성분 분리기로 제공되고 이득 조정을 위해 상기 비선형 전력 증폭기로 제공되는 것을 특 징으로 하는 디지털 링크 송신기.
제1항에 있어서,

상기 출력 신호를 송신하는 안테나를 더 포함하는 것을 특징으로 하는 디지털 링크 송신기.
제1항에 있어서,

상기 적어도 하나의 오프셋값은, 위상 조정을 위한 위상 오프셋값과 이득 조정을 위한 진폭 오프셋값을 포함하는 것을 특징으로 하는 디지털 링크 송신기.
제3항에 있어서,

상기 제1 신호 성분 및 제2 신호 성분은 서로 180°반대이며,

상기 불일치 보상기는,

상기 진폭 오프셋값을 0으로 초기화 하고;

상기 출력 신호를 정류하고;

아날로그-디지털 변환기에 의해 상기 정류된 출력 신호를 디지털화하여 디지털 출력값을 생성하고;

상기 디지털 출력값이 제1 최소값이 될 때까지 상기 위상 오프셋값을 변화시키고;

상기 디지털 출력값이 상기 제1 최소값이 되게하는 상기 위상 오프셋값을 선 택함으로써 상기 위상 오프셋값을 선택하는 것을 특징으로 하는 디지털 링크 송신기.
제4항에 있어서,

상기 불일치 보상기는,

상기 디지털 출력값이 상기 제1 최소값이 되게하는 상기 위상 오프셋값을 초기화 하고;

상기 디지털 출력값이 제2 최소값이 될 때까지 상기 진폭 오차값을 변화시키고;

상기 디지털 출력값이 상기 제2 최소값이 되게하는 상기 위상 오프셋값을 선택함으로써 상기 진폭 오프셋값을 선택하는 것을 특징으로 하는 디지털 링크 송신기.
제1항에 있어서,

상기 신호 성분 분리기는,

상기 일정하지 않은 포락선 신호를 제1 임시 위상 데이터 신호 및 제2 임시 위상 데이터 신호로 변환하는 진폭-위상 변환기; 및

상기 제1 임시 위상 데이터 신호, 상기 제2 임시 위상 데이터 신호, 및 상기 적어도 하나의 오프셋값에 기반하여 상기 제1 위상 데이터 신호 및 제2 위상 데이터 신호를 생성하는 것을 특징으로 하는 상대 위상 연산기를 포함하는 것을 특징으 로 하는 디지털 링크 송신기.
제1항에 있어서,

상기 디지털 지연 변조기는, 적어도 하나의 다중화기, 적어도 하나의 스위치, 적어도 하나의 플립플롭 및 디지털 위상 보간기를 포함하는 것을 특징으로 하는 디지털 링크 송신기.
제1항에 있어서,

상기 주파수 합성기에 의해 생성된 클럭 신호는 상기 출력 신호보다 높은 주파수로 동작하는 것을 특징으로 하는 디지털 링크 송신기.
제1항에 있어서,

상기 불일치 보상기는, 정류기, 아날로그-디지털 변환기 및 불일치 검출기를 포함하는 것을 특징으로 하는 디지털 링크 송신기.
신호 성분 분리기를 이용하여, 일정하지 않은 포락선 신호를 제1 위상 데이터 신호 및 제2 위상 데이터 신호로 분리하는 단계;

복수의 클럭 신호로부터 제1 클럭 신호 쌍 및 제2 클럭 신호 쌍을 선택하는 단계;

적어도 하나의 디지털 지연 변조기를 이용하여, 제1 일정 포락선을 갖는 제1 신호 성분 및 제2 일정 포락선을 갖는 제2 신호 성분을 생성하는 단계- 상기 제1 신호 성분은 상기 제1 클럭 신호 쌍 및 상기 제1 위상 데이터 신호의 적어도 일부에 기반하여 생성되고, 상기 제2 신호 성분은 상기 제2 클럭 신호 쌍 및 상기 제2 위상 데이터 신호의 적어도 일부에 기반하여 생성됨-;

상기 제1 신호 성분 및 상기 제2 신호 성분을 증폭하여 각각 증폭된 제1 신호 성분 및 증폭된 제2 신호 성분을 생성하는 단계;

상기 증폭된 제1 신호 성분 및 상기 증폭된 제2 신호 성분을 결합하여 일정하지 않은 포락선을 갖는 출력 신호를 생성하는 단계; 및

상기 출력 신호를 감시하여 위상 오프셋값 및 진폭 오프셋값을 선택하는 단계를 포함하며,

상기 선택된 적어도 하나의 오프셋값은 위상 조정을 위해 상기 신호 성분 분리기로 제공되고, 이득 조정을 위해 상기 비선형 전력 증폭기로 제공되는 것을 특징으로 하는 디지털 링크 송신 방법.
제10항에 있어서,

상기 적어도 하나의 오프셋값은 상기 신호 성분 분리기에 제공되는 위상 오프셋값 및 상기 비선형 전력 증폭기에 제공되는 진폭 오프셋값을 포함하는 것을 특징으로 하는 디지털 링크 송신 방법.
제10항에 있어서,

상기 제1 신호 성분 및 제2 신호 성분은 서로 180°반대이며,

상기 위상 오프셋값은,

상기 진폭 오프셋값을 0으로 초기화 하고;

상기 출력 신호를 정류하고;

아날로그-디지털 변환기에 의해 상기 정류된 출력 신호를 디지털화하여 디지털 출력값을 생성하고;

상기 디지털 출력값이 제1 최소값이 될 때까지 상기 위상 오프셋값을 변화시키고;

상기 디지털 출력값이 상기 제1 최소값이 되게하는 상기 위상 오프셋값을 선택함으로써 상기 위상 오프셋값을 선택하는 것을 특징으로 하는 디지털 링크 송신 방법.
제12항에 있어서,

상기 진폭 오프셋값은,

상기 디지털 출력값이 상기 제1 최소값이 되게하는 상기 선택된 위상 오프셋값으로 상기 위상 오프셋값을 초기화화 하고;

상기 디지털 출력값이 제2 최소값이 될 때까지 상기 진폭 오차값을 변화시키고;

상기 디지털 출력값이 상기 제2 최소값이 되게하는 상기 위상 오프셋값을 선택함으로써 선택되는 것을 특징으로 하는 디지털 링크 송신 방법.
제10항에 있어서,

상기 출력 신호를 안테나를 통해 송신하는 단계를 더 포함ㅎ는 것을 특징으로 하는 디지털 링크 송신 방법.
제10항에 있어서,

상기 신호 성분 분리기는,

상기 일정하지 않은 포락선 신호를 제1 임시 위상 데이터 신호 및 제2 임시 위상 데이터 신호로 변환하는 진폭-위상 변환기; 및

상기 제1 임시 위상 데이터 신호, 상기 제2 임시 위상 데이터 신호, 및 상기 적어도 하나의 오프셋값에 기반하여 상기 제1 위상 데이터 신호 및 제2 위상 데이터 신호를 생성하는 것을 특징으로 하는 상대 위상 연산기를 포함하는 것을 특징으로 하는 디지털 링크 송신 방법.
제10항에 있어서,

상기 디지털 지연 변조기는 적어도 하나의 다중화기, 적어도 하나의 스위치, 적어도 하나의 플립플롭 및 디지털 위상 보간기를 포함하는 것을 특징으로 하는 디지털 링크 송신 방법.
제10항에 있어서,

상기 복수의 클럭 신호를 생성하는 단계를 더 포함하며,

상기 제1 위상 데이터 신호는 상기 제1 클럭 신호 쌍으로 특정되고, 상기 제2 위상 데이터 신호는 상기 제2 클럭 신호 쌍으로 특정되며, 상기 제1 신호 성분은 상기 제1 클럭 신호 쌍의 적어도 일부에 기반하여 생성되고, 상기 제2 신호 성분은 상기 제2 클럭 신호 쌍의 적어도 일부에 기반하여 생성되는 것을 특징으로 하는 디지털 링크 송신 방법.
일정하지 않은 포락선 신호를 제1 위상 데이터 신호 및 제2 위상 데이터 신호로 분리하는 신호 성분 분리기;

제1 일정 포락선을 갖는 제1 신호 성분 및 제2 일정 포락선을 갖는 제2 신호 성분을 생성하는 적어도 하나의 디지털 지연 변조기- 상기 제1 신호 성분은 상기 제1 위상 데이터 신호의 적어도 일부에 기반하여 생성되고, 상기 제2 신호 성분은 상기 제2 위상 데이터 신호의 적어도 일부에 기반하여 생성됨-;

상기 제1 신호 성분 및 상기 제2 신호 성분을 증폭하여 각각 증폭된 제1 신호 성분 및 증폭된 제2 신호 성분을 생성하는 적어도 하나의 비선형 증폭기;

상기 증폭된 제1 신호 성분 및 상기 증폭된 제2 신호 성분을 결합하여 일정하지 않은 포락선을 갖는 출력 신호를 생성하는 결합 수단; 및

상기 출력 신호의 적어도 일부에 기반하여 위상 오프셋값 및 진폭 오프셋값을 선택하는 선택 수단을 포함하며,

상기 선택된 적어도 하나의 오프셋값은 위상 조정을 위해 상기 신호 성분 분 리기로 제공되고, 이득 조정을 위해 상기 비선형 전력 증폭기로 제공되는 것을 특징으로 하는 디지털 링크 송신 시스템.
제18항에 있어서,

상기 제1 신호 성분 및 제2 신호 성분은 서로 180°반대이며,

상기 선택 수단은,

상기 진폭 오프셋값을 0으로 초기화 하고;

상기 출력 신호를 정류하고;

아날로그-디지털 변환기에 의해 상기 정류된 출력 신호를 디지털화하여 디지털 출력값을 생성하고;

상기 디지털 출력값이 제1 최소값이 될 때까지 상기 위상 오프셋값을 변화시키고;

상기 디지털 출력값이 상기 제1 최소값이 되게하는 상기 위상 오프셋값을 선택함으로써 상기 위상 오프셋값을 선택하는 것을 특징으로 하는 디지털 링크 송신 시스템.
제19항에 있어서,

상기 선택 수단은,

상기 디지털 출력값이 상기 제1 최소값이 되게하는 상기 선택된 위상 오프셋값으로 상기 위상 오프셋값을 초기화화 하고;

상기 디지털 출력값이 제2 최소값이 될 때까지 상기 진폭 오차값을 변화시키고;

상기 디지털 출력값이 상기 제2 최소값이 되게하는 상기 위상 오프셋값을 선택함으로써 상기 위상 오프셋값을 선택하는 것을 특징으로 하는 디지털 링크 송신 시스템.