PT115072B

PT115072B - Combinador inteligente multi estágio controlado digitalmente

Info

Publication number: PT115072B
Application number: PT115072A
Authority: PT
Inventors: Miguel Henriques Dias Morgado Dinis Rui; Pedro Abreu De Oliveira João; Miguel De Araújo Borges Montezuma De Carvalho Paulo
Original assignee: Univ Nova De Lisboa
Priority date: 2018-10-11
Filing date: 2018-10-11
Publication date: 2023-08-16
Also published as: WO2020076172A3; WO2020076172A2; US12107554B2; US20210359651A1; PT115072A

Abstract

SÃO DESCRITOS CIRCUITOS E MÉTODOS PARA USO NA COMBINAÇÃO DE SINAIS DE SINAIS MODULADOS EM AMPLITUDE E FASE. UM CIRCUITO USA UM COMBINADOR MULTI ESTÁGIO CONTROLADO DIGITALMENTE, UM MAPEADOR DISCRETO DA FASE DE SINAL E UM CIRCUITO DE CONTROLE DIGITAL DO COMBINADOR COM N SINAIS DE ENTRADA. OS N SINAIS RESULTANTES NA SAÍDA DOS AMPLIFICADORES DE POTÊNCIA POSSUEM FASES QUE PERTENCEM A UM ALFABETO COM M FASES DISCRETAS E QUE SÃO FORNECIDOS AO COMBINADOR DE MÚLTIPLOS ESTÁGIOS. AS FASES DOS N SINAIS DE ENTRADA SÃO DISCRETIZADAS NUM GERADOR DE SINAIS DIGITAIS DE CONTROLE EM N CONJUNTOS DE SINAIS DE CONTROLE DIGITAL PARA CONTROLAR NXM CONJUTOS DE COMUTADORES, NOS QUAIS OS SINAIS SÃO SELECIONADOS DE ACORDO COM A FASE E ENVIADOS PARA O COMBINADOR CORRESPONDENTE ENTRE OS M COMBINADORES POSSÍVEIS. CADA UM DOS COMBINADORES DO CONJUNTO DE M COMBINADORES COMBINA ESSES SINAIS. UM SEGUNDO ESTÁGIO COM UM COMBINADOR CONTROLADO DIGITALMENTE COMBINA EM DOIS SUBCONJUNTOS DE SINAIS RESULTANTES DO PRIMEIRO ESTÁGIO DO COMBINADOR. OS SINAIS RESULTANTES DO PRIMEIRO ESTÁGIO E AS SAÍDAS RESULTANTES DO SEGUNDO ESTÁGIO DO COMBINADOR SÃO ENTÃO COMBINADOS NUM TERCEIRO ESTÁGIO CONTROLADO DIGITALMENTE. OS AMPLIFICADORES DE SINAL EMPREGUES ANTES DO COMBINADOR PODEM SER AMPLIFICADORES COMUTADOS PARA FORNECER AMPLIFICAÇÃO DE ALTA EFICIÊNCIA DOS SINAIS.

Description

DESCRIÇÃO

Combinador inteligente multi estágio controlado digitalmente

Area Técnica

A presente invenção refere-se a combinadores de sinais para estruturas com amplificadores em paralelo para garantir uma maior potência de saída. Mais concretamente, a presente invenção refere-se a uma estrutura com diversos estágios de combinação controlados digitalmente que combinam sinais em paralelo. A estrutura combina sequencialmente subconjuntos de sinais selecionados de acordo com os valores de fase e a informação de controlo digital e que controla a potência de cada combinador de acordo com o nível de potência necessário na saída.

Antecedentes da Invenção

TITULO DA INVENÇÃO

Combinador inteligente multiestágio controlado digitalmente

RESUMO

CAMPO DA INVENÇÃO

A presente invenção refere-se a combinadores de sinais para estruturas com amplificadores em paralelo para garantir uma maior potência de saída. Mais concretamente, a presente invenção refere-se a uma estrutura com diversos estágios de combinação controlados digitalemente que combinam sinais em paralelo. A estrutura combina sequencialmente subconjuntos de sinais seleccionados de acordo com os valores de fase e a informação de controlo digital e que controla a potência de cada combinador de acordo com o nível de potência necessário na saída.

ANTECEDENTES DA INVENÇÃO

Entre os principais requisitos dos sistemas modernos de comunicação estão a elevada eficiência espectral e elevada eficiência de potência [1,2]. Estes requisitos são especialmente importantes para sistemas de comunicação mono portadora (SC-single carrier) ou multi portadora (Mc-multi carrier) com ritmos de bit muito altos, nos quais a eficiência espectral é alcançada através do recurso a constelações de sinais de grande dimensão. Contudo, as eficiências espectrais elevadas também estão associadas a elevadas flutuações de envolvente e a um valor elevado quociente entre a potência de pico e potência média de energia (PAPR- Peak to average power ratio), o que pode comprometer a eficiência da amplificação de potência [3].

Uma vez que o consumo do amplificador representa a maior parcela da energia usada num dispositivo de telecomunicações, a eficiência de um amplificador de potência de radiofrequência (RF) é crucial, devido ao impacto significativo na vida útil da bateria de um dispositivo portátil. Contudo, o compromisso tradicional entre linearidade e eficiência aplicado nos amplificadores de potência (PAs) é tal que menor será a eficiência quanto mais linear for o amplificador. Por exemplo, o amplificador mais linear corresponde a um amplificador de classe A, que é a classe menos eficiente de amplificadores. Maior eficiência de energia pode ser alcançada pelos PAs de classe C, D, E, F e S, mas como são não lineares quando aplicados a sinais com PAPR elevada resultam na sua saída sinais com distorção espectral. Por outro lado, e com vista a garantir melhor eficiência espectral, muitos sistemas de transmissão recorrem a um sinal RF de envolvente variável de forma a maximizar a taxa de transmissão de dados dentro de uma determinada largura de banda do canal. Para RF os amplificadores baseados na tecnologia de arseneto de gálio (GaA) apresentam a vantagem de serem mais lineares. No entanto, os dispositivos GaA são atualmente considerados muito caros para muitas aplicações correntes. A tecnologia metal-óxido-semicondutor (MOS) devido ao seu baixo custo e alto rendimento é o processo preferido para fabrico de dispositivos semicondutores. O MOS é normalmente considerado como inadequado para fabricar amplificadores RF devido à falta de linearidade, quando usado para implementar amplificador de alta eficiência. Essa baixa linearidade introduz uma distorção significativa no sinal de saída do amplificador.

Devido ao valor do PAPR dos sinais, os PAs são geralmente obrigados a operar na zona de amplificação não linear, o que implica a capacidade de controlar dinamicamente uma potência de saída de RF numa ampla faixa de valores da envolvente. Isso torna-se particularmente desafiador quando é necessário realizar o controle de um sinal de saída de banda larga. Também é normalmente requerido que se mantenha a eficiência de potência elevada numa ampla gama de níveis de potência de saída, de tal forma que se possa alcançar uma eficiência média elevada para o sinal obtido na saída. Consequentemente, o problema do compromisso entre a linearidade e a eficiência dos amplificadores de potência é ainda mais acentuado nos modernos sistemas de comunicações com e sem fio, caracterizados por requisitos estritos de eficiência espectral e de potência e bandas de transmissão elevadas. Por exemplo, sinais de comunicação sem fio, como multiplexação ortogonal por divisão de frequência (OFDMorthogonal frequency division multiplexing) [4], acesso múltiplo por divisão codificada (CDMA-code division multiple access) [5], CDMA de banda larga (W-CDMA-wide band CDMA), modulação mono portadora com equalização no domínio da frequência (SC- FDE-single carrier with frequency domain equalization) [6, 7, 8] e acesso múltiplo por divisão ortogonal de frequência (OFDMA), são caracterizados por elevadas flutuações de envolvente e altos valores de PAPR, o que compromete a eficiência de amplificação [1, 9, 10, 11]. Quanto maior o PAPR do sinal, mais distorção não linear será produzida quando forem usados amplificadores não lineares. A mesma desvantagem é apresentada por outras técnicas de multi-portadora, como a multi-portadora de banco de filtros com modulação de amplitude de quadratura com offset (FBMC-OQAM -filter bank multi carrier with offset quadrature amplitude modulation) [12].

Os sinais modulados podem ser descritos genericamente por s(t)=Si(t) cos(w_ct)+j so(t) sin(Wct), onde w_c =2nf_c representa a frequência angular, fc indica a frequência da portadora e si(t) e So(t) representam a componente em fase e a componente em quadratura, respetivamente. 0 sinal também pode ser descrito em termos da sua envolvente complexa por s(t) = Re{s(t)e’^Wct], onde s(t) = S](t) + js_Q(t) representa a envolvente complexa, com o envelope de sinal dado por e(t) = JísiW)² + (sq(í))². Um sinal é dito como sinal de envelope constante quando e(t) é constante ou quase constante ao longo do tempo. 0 sinal de envolvente variável no tempo refere-se a um sinal em que e(t) apresenta variações de amplitude no tempo. Quando a amplitude e fase não são constantes, o sinal tem uma envolvente complexa variável no tempo. A gama dinâmica (DR) da envolvente representa o intervalo de valores nos quais a envolvente do sinal varia.

Num sinal de envolvente variável no tempo, os valores da envolvente podem assumir qualquer valor dentro da gama dinâmica DR, o que significa que o número de valores possíveis para a envolvente será infinito. Quando não existe uma discretizaçâo dos valores possíveis da magnitude da envolvente variável no tempo, a técnica denominada de amplificação linear com componentes não-lineares (LINC) [1318] pode ser aplicada para obter a decomposição da envolvente em dois ou mais fasores de amplitude constante, mas com deslocamentos de fase em relação a um fasor de referência que são função da amplitude da envolvente. No fundo trata se de modular em fase as variações da envolvente do sinal de entrada.

Os documentos [19] e [20] descrevem processos de amplificação baseados no mesmo princípio. Esta técnica separa o sinal de entrada s(t) em dois sinais de envolvente constante para serem amplificados separadamente por dois amplificadores não lineares (NL) altamente eficientes (por exemplo, amplificadores de classe D e E) . No LINC convencional, um sinal de entrada S(t), com uma envolvente variável no tempo, é decomposto em dois sinais de amplitude constantes Si(t), S2(t) que podem ser somados para gerar o sinal de saída desejado S_out(t). Na saída é obtido um sinal de saída de envolvente variável por meio da soma dos dois sinais amplificados de envolvente constante Si(t), S2(t). Dados que os dois sinais Si(t), S2(t) são de amplitude constante, eles podem ser amplificados por PAs das classes D, E, F, E / F. Por meio da combinação num combinador de potência das duas saídas de amplitude constante Si(t) e S2(t) consegue-se que a amplitude de saída do combinador seja controlada através da fase relativa dos dois componentes Si(t) e S2(t) . Isso também significa que o esquema do transmissor LINC é limitado pelas caracteristicas da envolvente do sinal de entrada. Como a informação de amplitude do sinal de banda limitada está contida na fase dos componentes LINC, uma envolvente altamente variável produz sinais constituintes Si(t) e S2(t) de envolvente constante com fase muito variável, que é o provoca o espalhamento espectral do espectro dos sinais constituintes.

O modo como a combinação de energia é feita é um dos problemas do LINC, uma vez que muitos amplificadores de potência de alta eficiência são altamente sensíveis à impedância de carga, e o desempenho e eficiência podem diminuir consideravelmente devido a interações entre os amplificadores de potência envolvidos no LINC. Uma abordagem convencional em outfasing consiste em combinar os sinais de amplitude constante Si(t) e S2(t) usando um combinador de isolamento. Um combinador de isolamento fornece impedância de carga resistiva constante para cada PA independente do ângulo de saída, eliminando quaisquer interações entre eles. Consequentemente, cada PA opera em um nível de potência de saída constante. A energia que não é entregue à saída deve ser entregue noutro lugar, geralmente para uma resistência de isolamento R que dissipa energia na forma de calor. Assim, uma porção da potência constante de saída total dos PAs é entregue na entrada do combinador, e a restante é perdida como calor na resistência de isolamento. Isso leva a uma rápida degradação da eficiência, à medida que a potência de saída diminui, diminuindo a atratividade dessa abordagem. Este problema pode ser parcialmente compensado através da recuperação de energia não fornecida à saída por meio de um retificador. Desta forma, em algumas implementações, a energia não entregue na saída é recuperada de volta para a fonte de corrente contínua através de um retificador.

Outra abordagem distinta consiste em usar um combinador sem perdas, como um combinador Chireix ou métodos relacionados [21]. É importante mencionar que embora reconhecendo que todos os componentes reais têm algum grau de perdas energéticas, quando nos referimos a um combinador sem perdas, estamos a considerar um combinador que inclui apenas componentes reativos ou componentes de armazenamento de energia e que idealmente não apresentam perdas. Também referimos um combinador reativo como combinador sem perdas. Entre as vantagens da técnica de combinação Chireix, incluise o fato de que o combinador ser idealmente sem perdas, e que as componentes reais das admitâncias de carga efetivas vistas pelos amplificadores de potência individuais variam com a saída (e a distribuição de energia) de tal forma que as perdas de condução do amplificador de potência podem ser reduzidas à medida que a potência de saída diminui. Apesar das impedâncias reativas do combinador compensarem a carga reativa efetiva nos PAs, devido às interações entre eles podem surgir problemas na eficiência, porque a carga reativa efetiva devido às interações de PA depende do ângulo de saída e a compensação é imperfeita durante a maior parte do tempo. Isto pode levar à perda de eficiência do PA. Este fato justifica porque o outphasing não é uma arquitetura dominante em aplicações de RF.

Uma abordagem diferente pode ser adotada através da implementação de um combinador digitalmente controlado que combina um conjunto de sinais de amplitude constante com fases discretas que podem resultar de um processo de discretização da envolvente do sinal, o qual pode ser realizado por um quantizador. Através da quantização o conjunto infinito de valores da envolvente é restringido a um conjunto finito de valores quantizados ou símbolos quantizados S = {s₀,s₁,...,s_Nql_₁}, em que Nql representa o número de níveis de quantização, ou seja o tamanho do alfabeto dos símbolos de quantização. Sendo s(nT_s) = s_n a amostra no domínio do tempo no instante nT_s da envolvente de um sinal, a componente em fase e componente em quadratura correspondentes são Sj(nT_s) = s_nI e s_Q(nT_s) = s_nQ, respectivamente. Através da representação dos símbolos quantizados como uma soma de componentes complexas, as fases dos sinais resultantes também ficam limitadas a um alfabeto discreto e finito ξ = {Φο>Φι>···₍Φμ}· Isto significa que é possível decompor a amostra da envolvente s(t = nT_s) = s(n) do sinal na soma de vários sinais do tipo bi-phase shift keying (BPSK), ou do tipo quadrature phase shift keying (QPSK), ou do tipo offset QPSK (OQPSK), ou minimum shift keying (MSK) ou Gaussian minimum shift keying (GMSK) ou outors sinais de amplitude constante com fases discretas [22]. Também significa que as impedâncias reativas do combinador podem compensar a carga reativa efetiva dos PAs devido à interação entre eles, uma vez que a carga reativa efetiva que esta pode ser otimizada para um ângulo de fase fixo, evitando-se imperfeições na compensação devido a variações do ângulo de fase tal como acontece nos sistemas clássicos de outphasing.

Face ao exposto acima, torna-se evidente que é desejável fornecer um combinador de sinais controlado digitalmente, com base na discretizaçâo de fase e na informação digital gerada no processo de quantização da envolvente do sinal para aplicações de RF que supere os problemas de perda de energia e carga reativa e que proporcione uma combinação ideal de energia sem perdas, permitindo que seja alcançada uma eficiência energética média alta, mesmo para sinais com valores elevados de PAPR.

BIBLIOGRAFIA.

[1] T.S. Rappaport, et al., Millimeter wave mobile Communications for 5g cellular: it will work!, Access, IEEE, vol.l, no., pp. 335-349, 2013.

[2] 3. Rangan, T.S. Rappaport, e E. Erkip, Millimeter-wave cellular wireless networks: potentials and challenges, Proceedings of the IEEE, vol.102, no.3, pp. 366-385, Março 2014 .

[3] D. Falconer, S. Ariyavisitakul, A. Benyamin-Seeyar, e B. Eidson, Frequency Domain Equalization for Single-Carrier Broadband Wireless Systems, IEEE Comm. Mag., vol. 4, no. 4, pp. 58-66, Abril 2002.

[4] R. V. Nee e R. Prasad, OFDM for Wireless Multimedia Communications, lst ed. Norwood, MA, USA: Artech House, Inc., 2000.

[5] Hsiao-Hwa Chen, The next generation of CDMA techniques, John Wiley & Sons, 2007.

[6] D. Falconer, S. Ariyavisitakul, A. Benyamin-Seeyar, e B. Eidson, Frequency Domain Equalization for Single-Carrier Broadband Wireless Systems, IEEE Comm. Mag., vol. 4, no. 4, pp. 58-66, Abril 2002.

[7] N. Benvenuto, R. Dinis, D. Falconer, e S. Tomasin, Single carrier modulation with nonlinear frequency domain equalization: An idea whose time has come—Again, Proceedings of the IEEE, vol. 98, η. 1, pp. 69-96, 2010.

[8] R. Dinis, P. Montezuma, N. Souto, e J. Silva, Iterative Frequency-Domain Equalization for General Constellations, 33rd IEEE Sarnoff Symposium 2010, Princeton, USA, Abril 2010.

[9] L. Zhang, L.-L. Kuang, Z.-Y. Ni, e J.-H. Lu, Performance evaluation for OFDM and SC-FDE systems with high power amplifier, em IET International Communication Conference on Wireless Mobile and Computing (CCWMC 2009), pp. 348-352, Dezembro 2009.

[10] Robert Wolf, Frank Ellinger, e Ralf Eickhoff, On the Maximum Efficiency of Power Amplifiers in OFDM Broadcast Systems with Envelope Following, em proc. of Mobilight 2010: Mobile Lightweight Wireless Systems, pp. 160-170.

[11] O. Abel Gouba, Yves Louet, Theoretical analysis of the trade-off between efficiency and linearity of the High Power Amplifier in OFDM context, EW 2012, Abril 2012, Poznan, Polónia, 2012.

[12] M. Bellanger, ''FBMC physical layer: A primer'' ICTPHYDYAS, Tech. Rep., 2010, pp. 1-31.

[13] D. Cox, Linear amplification with nonlinear components, IEEE Transactions on Communications, vol. 22, no. 12, pp. 1942-1945, Dezembro 1974.

[14] A. Birafane, M. El-Asmar et al., Analyzing LINC Systems, Microwave Magazine, IEEE, vol. 11, no. 5, pp. 5971, Agosto 2010.

[15] R. Dinis e A. Gusmão, Nonlinear signal processing schemes for OFDM modulations within conventional or LINC transmitter structures, European Transactions on Telecommunications, vol. 19, no. 3, pp. 257- 271, Abril 2008.

[16] T. W. Barton e D. J. Perreault, Theory and Implementation of RF-Input Outphasing Power Amplification, IEEE Transactions on Microwave Theory and Techniques, vol. 63, no. 12, pp. 4273-4283, Dezembro 2015.

[17] D. Cox, Linear amplification with nonlinear devices, Patente No.: US 3777275 A, Dezembro 1973.

[18] D. Cox Donald Clyde, R. E Langseth, O. J. D Reudink, e A. J.Rustako Jr, Linear amplification using nonlinear devices and inverse sine phase modulation, Patente No.: US 3927379 A, Dezembro 1975.

[19] Sangjin Byun, Kwanwoo Kim, Kyutae Lim, Chang-Ho Lee, Haksun Kim, Joy Laskar, Digital linear amplification with nonlinear components (LINC) transmitter, patente US 7889811 b2. Fevereiro, 2011.

[20] Benny Blumer, Linear amplification with non-linear components (LINC) modulator and method for generating outphased signals for a LINC transmitter, Patente No.: US 7260368 bl, Agosto, 2007.

[21] David J. Perreault, Alexander S. Jurkov, Radiofrequency (RF) amplifier circuits and related techniques, Patente No.: US 8451053 B2, 28 Maio 2013.

[22] P. Carvalho, R. Dinis, M. Beko, J. Guerreiro, e P. Viegas, Quantized digital controlled amplification, Patente No.: US 10069467, Agosto 2018.

BREVE RESUMO DA INVENÇÃO sistema de combinação de potência digitalmente controlado por vários estágios utiliza um combinador controlado digitalmente, um mapeador discreto de fase de sinal e um circuito de controle digital combinador com N sinais paralelos alimentando-o. Os sinais na saída dos amplificadores de potência podem ter M fases discretas antes de serem alimentados ao combinador. As fases dos N sinais de entrada são convertidas num gerador de sinais de controle do combinador em conjuntos de N sinais de controle digital: um para controlar N conjuntos de comutadores do combinador do primeiro estágio, onde os sinais são selecionados de acordo com a fase e enviados ao combinador correspondente entre os M combinadores possíveis do segundo estágio, um segundo conjunto de sinais de controle para controlar M comutadores do combinador de segundo estágio, um terceiro conjunto de sinais de controle para controlar o combinador do terceiro estágio e assim por diante. Cada um dos combinadores do primeiro estágio tem até N entradas. 0 segundo estágio de combinação, digitalmente controlado, com M entradas combina em dois subconjuntos de M/2 sinais em quadratura, os sinais resultantes do primeiro estágio. As saídas resultantes do combinador do segundo estágio são então combinadas no sinal de saída, por um terceiro estágio também controlado digitalmente. Os amplificadores de sinal empregues antes do estágio de combinação, podem ser amplificadores comutados para fornecer alta eficiência na amplificação.

De acordo com os conceitos, sistemas e técnicas aqui descritos, o sistema de combinação de potência controlado digitalmente com múltiplos estágios é caracterizado por receber os sinais N com amplitude constante e fases discretas, pertencentes a um alfabeto com tamanho M ou M/2. Numa outra forma de realização, envolve a receção de N sinais RF de entrada N. Noutra forma de realização, é caracterizado por receber N sinais de frequência intermédia (IF). Noutra forma de realização, é caracterizado por receber as amostras da envolvente dos N sinais de entrada com fases discretas pertencentes a um alfabeto com tamanho M ou M/2. 0 sistema de combinação de potência controlado digitalmente inclui também a receção de um sinal de relógio de acordo com a frequência dos N sinais de entrada, a receção de um sinal de relógio de acordo com a largura de banda dos N sinais de entrada e a receção de um sinal de relógio de acordo com a frequência RF desejada para o sinal de saída. Os sinais de entrada são amostrados de acordo com a taxa de amostragem para gerar as amostras dos N sinais de entrada.

De acordo com os presentes conceitos, sistemas e técnicas aqui descritos, o sistema de combinação de potência controlado digital multi-estágio pode incluir a geração de sinais de controle digital que inclui a deteção das N fases das amostras dos N sinais de entrada para mapear as N fases distintas para o alfabeto discreto finito ξ = {φο< Φι> · · > Φμ}, em Ν conjuntos de bits log2(M) que correspondem ao mapeamento digital de cada fase. Através do processamento com base nos N conjuntos de bits log2 (M) pode ser gerado um conjunto de N.M sinais de controle digital que controlam os interruptores nas saídas dos N amplificadores, um conjunto de sinais de controle digital NM/2 e outro conjunto de sinais de controle digital NM/4 que controlam respetivamente os combinadores de primeiro estágio, o segundo conjunto de comutadores, os combinadores de segundo estágio e os combinadores do terceiro estágio.

Numa forma de realização, a geração de sinais de controlo digital num combinador inteligente multi estágio e multi fase controlado digitalmente inclui o processamento dos N conjuntos de log2(M) bits para gerar um conjunto de N.M sinais de controlo digital que controlam os interruptores nas entradas dos M combinadores do primeiro estágio, e para 13 gerar um conjunto de N.M/2 sinais de controle digital e outro conjunto de N.M/4 sinais de controle digital que controlam respetivamente um segundo estágio de comutadores, um segundo estágio de combinador e um terceiro estágio de combinador. É importante salientar que em certas formas de realização da presente invenção as amostras de sinais de entrada de banda base podem ser diretamente convertidas no conjunto de N.M sinais de controle digital e gerar um conjunto de N.M/ 2 sinais de controle digital e o um outro conjunto de N.M / 4 sinais de controle digital.

Noutra forma de realização, a geração de sinais de controlo digital o sistema de combinação de potência controlado digitalmente com múltiplos estágios inclui o processamento dos N conjuntos de log2(M) bits para gerar um conjunto de NxM sinais de controlo digital que controlam os interruptores nas entradas dos M combinadores do primeiro estágio, e para gerar um conjunto de N.M/2 sinais de controle digital que controlam um segundo estágio de comutadores e um segundo estágio de combinadores. É importante notar que em certas formas de realização da presente invenção as amostras dos sinais de entrada de banda base podem ser diretamente usadas para gerar um conjunto de N.M sinais de controle digital, para gerar os conjuntos de NM/2 sinais de controle digital e de NM/4 sinais de controle digital.

De acordo com os conceitos, sistemas e técnicas aqui descritos, o combinador inteligente multi estágio controlado digitalmente inclui o processamento dos N sinais de entrada, através da multiplicação destes por um sinal periódico com a frequência de saída desejada, a amplificação individual de cada um dos N sinais e o processamento dos N sinais obtidos nas saídas dos amplificadores, usado N sinais de controle dos comutadores para agrupar estes sinais em sub-conjuntos com a mesma fase que são fornecidos nas entradas de cada um dos M combinadores do primeiro estágio.

Noutra forma de realização, o combinador inteligente multi estágio controlado digitalmente inclui o processamento dos N sinais RF de entrada, usando para esse efeito N conjuntos de sinais de controle digital para agrupar os sinais de entrada em sub-conjuntos com a mesma fase que são fornecidos nas entradas de cada um dos M combinadores do primeiro estágio.

De acordo com os conceitos, sistemas e técnicas aqui descritos, o combinador inteligente multi estágio controlado digitalmente inclui o processamento das saídas dos M combinadores do primeiro estágio, usando o conjunto de N.M sinais digitais de controle que controlam os comutadores internos do segundo estágio do combinador, para combinar os sub-conjuntos de sinais em quadratura no segundo estágio do combinador multi-estágio. Também, inclui processar os M/2 saídas dos combinadores do segundo estágio, usando para esse efeito de M sinais de controle que controla os comutadores internos do combinador do terceiro estágio de forma a combinar os sinais em quadratura obtidos na saída do segundo estágio do combinador multi-estágio.

Noutra forma de realização, a seleção das saídas dos M combinadores do primeiro estágio, é realizada usando um conjunto de N.M/2 sinais de controle digitais que controla o segundo comutador e o segundo combinador para combinar os sub-conjuntos de sinais que estão em quadratura no segundo estágio do combinador multi estágio.

De acordo com os conceitos, sistemas e técnicas aqui descritos, o combinador inteligente multi estágio controlado digitalmente inclui um primeiro estágio com M combinadores reativos com N entradas e uma porta de saída e N amplificadores de potência. Cada um dos N amplificadores de potência tem uma entrada e uma saída, com a saída acoplada a um comutador digitalmente controlado que seleciona a respetiva porta de entrada de um dos M combinadores, cujas saídas são acopladas a um segundo estágio de combinadores reativos, de acordo com a fase de cada saída. Convém salientar que o termo combinador reativo refere-se a um combinador construído a partir de componentes reativas que armazenam ou transferem energia, incluindo indutores, capacitores, transformadores e linhas de transmissão, entre outros componentes .

Noutra forma de realização, o combinador inteligente multi estágio controlado digitalmente inclui um primeiro estágio com M combinadores reativos, com N ou menos portas de entrada e uma porta de saída e N sinais RF acoplados a um comutador digitalmente controlado que seleciona a respetiva porta de entrada de cada um dos M combinadores reativos, de acordo com a fase de cada sinal de entrada e o primeiro conjunto de sinais de controle digital. Dependendo dos sinais de controle digital e dos sinais selecionados como entradas para cada combinador, os combinadores de cada estágio podem ser modelados com circuitos com características de impedância reativa numa gama de frequências RF ou modelados como componentes de armazenamento de energia ou componentes de transferência de energia de forma a evitar perdas. Desta forma, o combinador inteligente multi estágio controlado digitalmente aqui descrito limita os problemas de perda e carga reativa. Para alcançar um desempenho superior, é necessário considerar as características de impedância de cada combinador. É importante mencionar que os combinadores paralelos, num mesmo estágio, e combinadores em cascata de diferentes estágios interagem de uma maneira que pode alterar as características de admitância observadas nas entradas do combinador. Consequentemente, para alcançar um alto desempenho, os valores de reatância (e características similares) de todos os elementos no combinador de múltiplos estágios são tomados tendo em conta os sinais de controle digital e os sinais de entrada aplicados a cada combinador.

De acordo com os conceitos, sistemas e técnicas aqui descritos, o combinador inteligente multi estágio controlado digitalmente inclui um combinador englobando diversos estágios de elementos combinadores e um número de portas de entrada que depende do estágio onde cada combinador é colocado. Em cada estágio, cada combinador possui um ou mais elementos reativos, cada um com uma reatância especificada para uma frequência de operação ou uma gama de valores de reatância em uma gama de valores de frequência de operação. Nalgumas realizações, o combinador é construído por múltiplos estágios, em que cada um dos elementos reativos num determinado estágio tem uma magnitude de reatância especificada na frequência de operação. Em algumas formas de realização, os elementos reativos dum estágio podem ter a mesma magnitude de reatância na frequência de operação, enquanto os elementos reativos em diferentes estágios podem ter magnitudes de reatância diferentes para a mesma frequência de operação.

Noutra forma de realização, cada uma das N fontes de sinal RF é constituída por um amplificador RF que recebe um sinal RF e uma saída RF acoplada a um dos comutadores ligados às portas de entrada de cada combinador do primeiro andar de combinação com M combinadores reativos.

Noutra forma de realização, cada uma das N fontes de sinal RF é constituída por um sinal de entrada RF acoplada a um dos comutadores ligados às entradas de cada combinador do primeiro andar de combinação com M combinadores reativos.

Noutra forma de realização, os combinadores do primeiro estágio de combinação podem ser combinadores não isolados.

Noutra forma de realização, o número de portos de entrada do combinador do primeiro estágio de combinação é igual ao número de sinais RF.

Numa outra forma de realização, o primeiro estágio de combinador de sinais inclui elementos reativos com um valor de reactância definido de acordo com a frequência de operação, e combinadores num segundo e terceiro estágios de combinação com valores de reactâncias definidos também de acordo com a frequência de operação.

De notar que tanto o resumo anterior como a descrição detalhada que se segue são exemplificativos e explicativos, e destinam-se a fornecer explicações adicionais das formas de realização da presente invenção. Outros objetivos, vantagens e caracteristicas inovadoras da invenção tornarse-ão evidentes a partir da descrição detalhada da invenção quando considerada em conjunto com as reivindicações e os desenhos em anexo.

BREVE DESCRIÇÃO DAS FIGURAS

Os vários aspetos das formas de realização da presente invenção serão descritos com referência aos desenhos em anexo, em que números de referência semelhantes indicam elementos idênticos ou funcionalmente semelhantes. Os vários aspetos das formas de realização aqui descritas, incluindo caracteristicas e vantagens da presente invenção, são descritas mais detalhadamente na descrição em conjunção com as figuras, as quais correspondem a:

A figura 1 é uma forma de realização do fluxograma do método para combinação de sinais de acordo com o método de combinação multi estágio digitalmente controlado com N sinais de entrada de banda base que são amplificados por N amplificadores em paralelo.

A figura 2A é um diagrama de blocos que ilustra um exemplo de realização de um combinador de sinais multi estágio digitalmente controlado, com N sinais de entrada de banda base com fases discretas que podem assumir quatro valores.

Ά figura 2B é um diagrama de blocos que ilustra um exemplo de realização de um combinador de sinais multi estágio digitalmente controlado, com N sinais de entrada de banda base com fases discretas que podem assumir dois valores.

A figura 3 é uma forma de realização do fluxograma de processo para combinação de sinais de acordo com o método de combinação multi estágio digitalmente controlado com N sinais de entrada passa banda que são amplificados por N amplificadores em paralelo.

A figura 4A é um diagrama de blocos que ilustra um exemplo de realização de um combinador de sinais multi estágio digitalmente controlado com N sinais de entrada passa banda ou N sinais RF com fases discretas que podem assumir quatro valores .

A figura 4B é um diagrama de blocos que ilustra um exemplo de realização de um combinador de sinais multi estágio digitalmente controlado com N sinais de entrada passa banda ou N sinais RF com fases discretas que podem assumir dois valores.

DESCRIÇÃO DETALHADA DA INVENÇÃO

Numa forma de realização, aqui chamada combinador controlado digitalmente com amplificadores (digital controlled combiner with amplifiers -DCCA), são recebidos os sinais N de entrada com amplitude constante e fases discretas pertencentes a um alfabeto com M fases, são individualmente amplificados e combinados de acordo com os valores discretos da fase de cada sinal. Na forma de realização DCCA, as N entradas podem ser sinais de banda de base ou sinais de passabanda com componentes de fase e de quadratura que são individualmente amplificados. Numa outra forma de realização, isto envolve receber as amostras no tempo dos N sinais de entrada.

A operação da forma de realização DCCA é agora descrita fazendo referência ao fluxograma da Fig. 1. Os passos ou componentes opcionais são ilustrados a tracejado. 0 processo começa no passo 101, que inclui receber os N sinais com amplitude constante e fases discretas pertencentes a um alfabeto com tamanho M ou M/2. Numa outra forma de realização, isto envolve a receção de N sinais RF de entrada. Noutra forma de realização, recebe N sinais de frequência intermédia (IF). Numa outra forma de realização, recebe as amostras dos N sinais de entrada com fases discretas pertencentes a um alfabeto com tamanho M ou M /2.

O passo 102 inclui receber um sinal de relógio definido de acordo com a frequência dos N sinais de entrada N.

O passo 103 inclui receber um sinal de relógio de acordo com a largura de banda dos N sinais de entrada.

O passo 104 inclui receber um sinal de relógio de acordo com a frequência de amostragem do sinal de entrada. É importante mencionar que, como entendido por um especialista na técnica, a frequência de amostragem pode variar de acordo com a largura de banda do sinal de entrada e a resolução de tempo desejada do processo de amostragem.

O passo 105 inclui receber um sinal de relógio de acordo com uma frequência do sinal RF de saída.

No passo 106 é realizada a amostragem do sinal de entrada de acordo com a frequência de amostragem para gerar as amostras dos N sinais de entrada. No exemplo da forma de realização da Fig. 2, o passo 106 é implementado por um circuito de amostragem ou por um circuito de amostra e espera (Sample and hold - S /H).

passo 107 inclui detetar as N fases das N amostras dos sinais de entrada para mapear as N fases discretas em N conjuntos de log2(M) bits que correspondem a cada fase digital mapeada. Convém salientar que o passo 107 pode ser realizado por um bloco utilizando um comparador e uma tabela de pesquisa (look up table - LUT) que contem os bits correspondentes para os valores discretos da fase.

O passo 108 inclui o processamento dos N conjuntos de log2 (M) bits para gerar um conjunto de N.M sinais de controle que controlam os comutadores nas saídas dos N amplificadores, para gerar os conjuntos de N.M/2 e N.M/4 sinais de controlo digital que controlam respetivamente o segundo estágio do combinador, o terceiro estágio do combinador e os comutadores dos múltiplos estágios. É importante mencionar que, em certas formas de realização da presente invenção, os passos 106, 107 e 108 podem ser realizados conjuntamente num bloco que converte diretamente as amostras dos N sinais de entrada de amplitude constante no conjunto de N.M sinais de controle de comutador e gera os conjuntos N.M/2 e N.M/4 de sinais de controlo digital.

O passo 109 inclui o processamento dos N sinais de entrada multiplicando estes sinais por um sinal de impulso periódico com a frequência do sinal de saída pretendido.

O passo 110 inclui amplificar individualmente cada um dos N sinais.

O passo 111 inclui o processamento das saídas dos N amplificadores, usando os N sinais de controle de comutador para agrupar as saídas dos amplificadores em subconjuntos de sinais com a mesma fase nas entradas de cada um dos M combinadores do primeiro estágio.

O passo 112 inclui o processamento das saídas dos M combinadores do primeiro estágio, usando dois conjuntos de N.M/2 e N.M/4 sinais de controle que controlam o combinador do segundo estágio no processo de combinação em subconjuntos de sinais em quadratura.

passo 113 inclui o processamento das saídas M/2 dos combinadores do segundo estágio, usando dois conjuntos de sinais de controle NM / 2 e NM / 4 que controlam o combinador de terceiro estágio para combinar no terceiro estágio os conjuntos de sinais que estão em quadratura na saída do segundo estágio do combinador de múltiplos estágios.

passo 114 inclui o processamento da saída do terceiro estágio combinador por um filtro passa banda com a máscara espectral desejada para o sinal de saída.

diagrama de blocos 200A da Fig. 2A é um exemplo que ilustra uma forma de realização que implementa método representado no fluxograma 100 da Fig. 1, com as fases discretas dos sinais de entrada pertencentes a um alfabeto com M = 4 valores possíveis. No exemplo da Fig. 2A, os componentes opcionais são ilustrados a tracejado. Noutras formas de realização, pode ser opcionais componentes adicionais. Neste exemplo, são recebidos um sinal de referência de relógio 201 para o processo de amostragem, um sinal de relógio RF 202, um sinal de relógio 203 definido de acordo com a largura de banda dos N sinais de entrada e N sinais de banda base 204{1, .., N}. Noutra forma de realização, podem ser recebidas as amostras dos N sinais de banda base 204- {1, . ., N} e o bloco S/H 201 não é necessário. Noutras formas de realização, os sinais 204- {1, .., N} podem ser sinais de banda de base, ou sinais IF. Note-se que um alfabeto com M = 4 fases é empregue nesta forma de realização apenas para fins de ilustração e não de limitação. O âmbito da invenção abrange a utilização de alfabetos discretos de fase com outras dimensões, e a implementação de tais variações será evidente para os especialistas na técnica com base nos ensinamentos aqui contidos.

Os sinais de relógio de referência 201 e 203 podem ser usados pelo bloco 205, pelo gerador de sinal digital de controle digital 208, pelos comutadores 224a- {1, N}, 224b- {1,

N}, 224c- {1, N} e 224d- {1, N} e pelos sinais de controle 213 e 214 que controlam os combinadores do primeiro estágio 225, 226, 227 e 228, o comutador e combinador do segundo estágio 229 e o combinador de terceiro estágio 239. Convém salientar que a escolha do sinal de referência de sincronismo pode ser feita de acordo com a largura de banda dos sinais de entrada e o sinal de saida desejado.

O circuito 205 amostra os N sinais recebidos de acordo com os sinais de relógio 201 e 203 e mapeia os valores discretos das fases dos N sinais de entrada em N conjuntos de Log2(M) bits. Ainda referindo a Fig. 2A, os N conjuntos de Log2(M) bits são utilizados no bloco gerador de sinal de controlo de combinador digital 208 para gerar N conjuntos de sinais de controle de comutação 209- {1, .., N}, 210- {1 , .., N}, 211- {1, .., N} e 212- {1, .., N} e para gerar os sinais 213 e 214 de controlo digital de segundo e terceiro estágios. Os sinais de controlo 209- {1, .., N}, 210- {1, .., N}, 211{1, .., N} e 212- {1, .., N} são usados para controlar um conjunto de comutadores que seleciona o primeiro combinador de fase 225, 226, 227 e 228 que pode ser usado para cada sinal. Os sinais de controlo 213 e 214 são fornecidos respetivamente ao combinador do segundo estágio 229, e ao combinador do terceiro estágio 239. Os combinadores 225, 226, 227 e 228 do primeiro estágio, o combinador 229 do segundo estágio e o combinador 239 do terceiro estágio podem usar técnicas de combinação bem conhecidas, tais como combinadores ativos ou outras técnicas, como Wilkinson, híbridos ou transformadores, para uma perda mínima de energia. De acordo com os sinais de controlo digital 213 e 214 e os sinais selecionados como entradas para cada combinador e as impedâncias dos combinadores em cada andar podem ser modeladas com componentes eletrónicos tendo as caracteristicas de uma impedância reativa ou como componentes de armazenamento de energia ou componentes de transferência de energia. Para alcançar um alto desempenho, os valores de reactância e valores resistivos de todos os elementos no combinador de múltiplos estágios são dimensionados tendo em conta os sinais de controle digital e os sinais de entrada aplicados a cada combinador.

Noutra forma de concretização, os sinais de relógio 201 e 203 e os sinais de controlo digital 213 e 214 são utilizados para assegurar que as saídas dos combinadores de primeiro estágio 229, 230, 231 e 232 e as saídas do combinador do segundo estágio 239 e 240 estão alinhadas no tempo e na frequência.

Os N sinais de entrada 217- {1, .., N} dos amplificadores 222- {1, .., N} são obtidos pela multiplicação em 217- {1, .., N} dos sinais de entrada 204- {1, .., N) por um sinal periódico com a frequência desejada para o sinal de saída gerado por 215. Os N sinais de entrada 217- {1, .., N} são as entradas dos amplificadores de potência (PAs) 222- { 1, .., N} do estágio de amplificação que podem ser amplificadores de potência de classe A, AB e classe C ou amplificadores de potência comutados de classe D, classe E, classe F e sigma delta de classe S.

As saídas dos PAs 223- {1, .., N} são agrupadas pelo primeiro estágio do comutador em 4 conjuntos de sinais com a mesma fase, de acordo com os sinais de controle digital 209- {1, .., N}, 210- {1 ,. ., N}, 211- {1, .., N) e 212- {1, .., N}, que fornece cada um dos sinais 223- {1, .., N} para um dos combinadores 225, 226, 227 e 228, de acordo com o valor de fase de cada sinal de entrada. Assumindo 4 fases discretas com valores possíveis pertencendo ao alfabeto {n/4, 3n/4,

3π/4, - π/4}, os sinais de controle dos interruptores (comutadores) selecionam os sinais com fase n/4 como entradas para o combinador 225, selecionam os sinais com fase 3n/4 como entradas para o combinador 226, selecionam os sinais com fase -3n/4 como entradas para o combinador 227 e seleciona os sinais com fase -n/4 como entradas para o combinador 228. Note-se nesta forma de realização são consideradas 4 fases discretas apenas para fins de ilustração e não de limitação. 0 âmbito da invenção abrange a utilização de outros números de fases discretas com valores distintos, e a implementação de tais variações será evidente para os especialistas na matéria com base nos ensinamentos aqui contidos.

As saídas 229, 230, 231 e 232 dos combinadores do primeiro estágio são as entradas do segundo comutador do segundo estágio, cujas saídas 233 e 234 são as entradas do combinador de segundo estágio composto por dois combinadores de quadratura. As entradas em quadratura a serem acopladas em cada combinador são selecionadas de acordo com os sinais de controle digital 213 e 214.

No combinador do terceiro estágio 241, as saídas do combinador do segundo estágio são acopladas em conjunto para obter o sinal de saída desejado.

O sinal de saída do combinador do terceiro estágio 242 é submetido a um filtro de passabanda 243 com frequência central igual à frequência desejada do sinal de saída 244.

Noutra forma de realização, pode ser usado um circuito de polarização 218 para fornecer sinais de polarização 219- {1, .., N} aos PAs. Noutra forma de realização, pode ser utilizado um circuito de controlo de fase 220 para gerar sinais de controlo 221- {1, . ., N} para compensar quaisquer desvios de fase entre amplificadores.

Note-se que são utilizados, nesta forma de realização, 3 conjuntos de sinais de controlo digital, 3 fases de combinadores e dois andares de comutadores apenas para fins de ilustração e não de limitação. 0 âmbito da invenção abrange a utilização de outros números de sinais de controlo digital, números de combinadores, regras de combinação e diferentes números de fases de comutadores e a implementação de tais variações será evidente para os especialistas na técnica com base nos ensinamentos aqui contidos.

diagrama de blocos 200B da Fig. 2B é um exemplo que ilustra outra forma de realização implementando o fluxograma de processo 100 da Fig. 1, com as fases discretas dos sinais de entrada pertencentes a um alfabeto com M = 2 valores possíveis. No exemplo da Fig. 2B, os componentes opcionais são ilustrados a tracejado. Noutras formas de realização, podem ser opcionais componentes adicionais. Neste exemplo, são recebidos como entradas um sinal de referência de relógio 201 para o processo de amostragem, um relógio de canal 202 para o sinal de RF, um sinal de relógio 203 referindo a largura de banda dos N sinais de entrada e N sinais de banda base 204- {1, .., N}. Noutra forma de realização, os sinais N de banda base 204- {1, .., N} podem ser as amostras dos sinais de banda de base não sendo necessário o bloco S/H 205. Noutras formas de realização, os sinais 204- {1, .., N} podem ser sinais de banda de base, ou sinais IF. Note-se que nesta forma de realização é empregue um alfabeto com M = 4 fases apenas para fins de ilustração e não de limitação. O âmbito da invenção abrange a utilização de outro tamanho de alfabeto, e a implementação de tais variações será evidente para os especialistas na técnica com base nos ensinamentos aqui contidos.

Os sinais de referência de relógio 201 e 203 podem ser usados pelo bloco 205, pelo gerador de controle de sinal digital 208, pelos comutadores 222a- {1, .., N} e 222b- {1, .., N}, e pelos sinais de controle digital 211 e 212 que controlam os combinadores do primeiro estágio 223 e 224 e o combinador do segundo estágio 227.

circuito 205 amostra os N sinais recebidos de acordo com os sinais de relógio 201 e 203 e mapeia os valores discretos das fases dos N sinais de entrada em N conjuntos de Log2 (M) bits. Ainda referindo a Fig. 2B, os N conjuntos de bits Log2(M) são utilizados no bloco gerador de sinal de controle digital 208, para gerar N conjuntos de sinais de controle digital 209- {1, .., N} e 210- {1, .., N} e para gerar os sinais de controle digital 211 e 212. Os sinais de controle digital 209- {1, .., N} e 210- {1, .., N} são usados para controlar um conjunto de comutadores que seleciona qual combinador do primeiro estágio 223 e 224, pode ser usado para cada sinal. Os sinais de controlo digital 211 e 212 são fornecidos respetivamente aos combinadores de primeiro estágio 223 e 224 e fornecidos ao combinador do segundo estágio 227. Os combinadores 223 e 224 do primeiro estágio e o combinador 227 do segundo estágio podem utilizar técnicas de combinação tais como combinadores ativos ou outras técnicas, tais como Wilkinson, híbridos ou transformadores, ou correspondência LC para uma perda mínima de energia.

As impedâncias dos combinadores em cada andar podem ser modeladas com elementos de circuito tendo características de impedância reativa ou como componentes de armazenamento de energia ou componentes de transferência de energia, de acordo com os sinais de controlo digital 211 e 212 e os sinais selecionados como entradas para cada combinador. Para garantir elevada eficiência, são considerados valores de reatância e valores resistivos de todos os elementos no combinador de múltiplos estágios tendo em conta os sinais de controle digital e os sinais de entrada aplicados a cada combinador.

Numa outra forma de realização, os sinais de relógio comuns 201 e 203 são utilizados para assegurar que as saídas dos combinadores de primeiro andar 223 e 224 e a saída do combinador de segunda fase 227 estão alinhadas no tempo e na frequência.

Os N sinais de entrada 215-{1, .., N} dos amplificadores 220—{1, .., N} são obtidos pela multiplicação em 214{Ι,,.,Ν} dos sinais de entrada 204-{l,..,N} por um sinal periódico de pulso com a frequência desejada para o sinal de saída gerado por 213. Os N sinais de entrada 217- {1,.., N} são as entradas dos PAs 220-{l,..,N} que pode ser amplificadores de potência de classe A, AB e classe C ou amplificadores de potência comutados de classe D, classe E, classe F e sigma delta de classe S.

As saídas dos PAs 221-{1, .., N} são agrupadas pelos comutadores de primeiro estágio 222a-{l, .., N} e 222b-{l, .., n}, em 2 conjuntos de sinais com a mesma fase de acordo com os sinais de controlo digital 209—{1,.., N} e 210-{1, . ., N}, e entrega cada um dos sinais 221-{1,.., N} a um dos combinadores 223 e 224, de acordo com o valor de fase de cada sinal de entrada e os sinais de controle digital. Para 2 fases discretas com possíveis valores pertencentes ao alfabeto {π/4, 3π/4}, o conjunto de sinais de controle digital dos interruptores seleciona os sinais com fase n/4 como entradas para o combinador 223, e seleciona os sinais com fase 3n/4 como entradas para o combinador 224. Note-se que são empregues nesta forma de realização 2 fases discretas pertencentes ao alfabeto {n/4, 3n/4}, apenas para fins de ilustração e não de limitação. O âmbito da invenção abrange a utilização de outros alfabetos de fase noutros números de fases discretas, e a implementação de tais variações é evidente com base nos ensinamentos aqui contidos.

As saídas 225 e 226 do combinador do primeiro estágio são as entradas do combinador do segundo estágio. 0 sinal de saída do combinador do segundo andar 228 é submetido a um filtro passa banda 229 com frequência central igual à frequência desejada do sinal de saída 230.

Noutra forma de realização pode ser usado um circuito de polarização 216 para fornecer sinais de polarização 217- {1, .., N} aos PAs . Noutra forma de realização pode ser empregue um circuito de controlo de fase 218 para gerar sinais de controlo 219- {1, . ., N} para compensar quaisquer alterações de fase entre amplificadores.

Noutra forma de realização, aqui denominada combinador controlado digital (digital controlled combiner - DCC), são recebidos como entradas N sinais RF de entrada e os sinais de banda base correspondentes com fases discretas pertencentes a um alfabeto com M fases possíveis. Os N sinais de entrada RF são combinados de acordo com os valores discretos da fase do sinal de banda base correspondente. Noutras formas de realização do DCC, as N entradas podem ser sinais de passabanda e os sinais de banda base correspondentes podem ser substituídos pela informação digital sobre as fases de cada um de sinal de banda base.

Fazendo agora referência ao fluxograma da Fi. 3 vai ser descrito o modo de operação da forma de realização DCC. Passos e componentes opcionais são representados a tracejado.

processo começa no passo 301, que inclui receber os N sinais RF e N fases discretas pertencentes a um alfabeto com tamanho M.

O processo começa no passo 302, o qual inclui a receção de um sinal de relógio configurado de acordo com a frequência do sinal dos N sinais de entrada.

passo 303 inclui receber um sinal de relógio definido de acordo com uma frequência de amostragem desejada do sinal de entrada. É importante mencionar que a frequência de amostragem pode variar de acordo com a largura de banda do sinal de entrada e a resolução temporal desejada do processo de amostragem.

O passo 304 inclui receber os N sinais RF e N fases discretas pertencentes a um alfabeto com tamanho M.

O passo 305 inclui receber os N sinais de banda base.

O passo 306 inclui a amostragem dos N sinais de banda base de acordo com a frequência de amostragem para obter as fases discretas associadas aos N sinais de entrada. No exemplo da forma de realização da figura 4A, o passo 306 é implementado por um circuito de amostragem ou por um circuito S/H no bloco 405 .

O passo 307 inclui detetar e processar as N fases das N amostras dos sinais de entrada para mapear as N fases discretas em N conjuntos de log2 (M) bits que correspondem ao mapeamento digital de cada fase. Convém salientar que o passo 307 pode ser realizado por um bloco utilizando um comparador e uma tabela de pesquisa LUT que contem os bits correspondentes para os valores discretos da fase.

O passo 308 inclui o processamento dos N conjuntos de log2(M) bits para gerar um conjunto de N.M sinais de controle que controlam os comutadores nas saídas dos N amplificadores, para gerar os conjuntos de N.M/2 e N.M/4 sinais de controlo digital que controlam respetivamente o segundo estágio do combinador, o terceiro estágio do combinador e os comutadores dos múltiplos estágios. É importante mencionar que, em certas formas de realização da presente invenção, os passos 306, 307 e 308 podem ser realizados conjuntamente num bloco que converte diretamente as amostras dos N sinais de entrada de amplitude constante no conjunto de N.M sinais de controle de comutador e gera os conjuntos N.M/2 e N.M/4 de sinais de controlo digital que controlam os comutadores do segundo e terceiros estágios.

passo 309 inclui o processamento dos N sinais RF, usando os N sinais de controle de comutador para agrupar os N sinais RF em subconjuntos de sinais com a mesma fase nas entradas de cada um dos M combinadores do primeiro estágio.

O passo 310 inclui o processamento das saídas dos M combinadores do primeiro estágio, usando dois conjuntos de N.M/2 e N.M/4 sinais de controle que controlam o combinador do segundo estágio no processo de combinação em subconjuntos de sinais em quadratura.

O passo 311 inclui o processamento das M/4 saídas dos combinadores do segundo estágio, usando dois conjuntos de sinais de controle N.M/2 e N.M/4 que controlam o combinador de terceiro estágio para combinar, no terceiro estágio, os conjuntos de sinais que estão em quadratura na saída do segundo estágio.

O passo 312 inclui o processamento da saída do terceiro estágio combinador por um filtro passa banda com a máscara espectral desejada para o sinal de saída.

Note-se que são utilizados nesta forma de realização, 3 conjuntos de sinais de controlo digital, 3 fases de combinadores e dois andares de comutadores apenas para fins de ilustração e não de limitação. O âmbito da invenção abrange a utilização de outros números de sinais de controlo digital, números de combinadores, regras de combinação e diferentes números de fases de comutadores e a implementação de tais variações será evidente com base nos ensinamentos aqui contidos.

O diagrama de blocos 400A da Fig. 4A é um exemplo que ilustra uma forma de realização exemplificativa que implementa o fluxograma de processo 300 da Fig 3 com as fases discretas dos sinais de entrada pertencentes a um alfabeto com M = 4 valores possíveis e 3 estágios de combinação. No exemplo da Fig. 4A, os componentes opcionais são ilustrados a tracejado. Noutras formas de realização, componentes adicionais podem ser opcionais. Nesta forma de realização, são recebidos como entradas um sinal de referência de relógio 401 para o processo de amostragem e um relógio de canal 402 para o sinal RF, um sinal de relógio 403 referindo a largura de banda dos N sinais de entrada, N sinais RF 404a- {1, .., N} e N sinais de banda básica 404b- {1, . ., N}. Noutra forma de realização, os N sinais de banda base 404a-{l, .., N} podem ser as amostras dos sinais de banda de base ou as amostras das fases dos N sinais de banda base. Noutra forma de realização, os sinais 404a-{l, .., N} podem ser sinais IF. Note-se que são utilizados, apenas para fins de ilustração e não de limitação, nesta forma de realização um alfabeto com M = 4 fases, 3 conjuntos de sinais de controlo digital, 3 fases de combinadores e dois andares de comutadores. O âmbito da invenção abrange a utilização de outro tamanho de alfabeto de fase discreta, e a implementação de tais variações será com base nos ensinamentos aqui contidos.

Os sinais de relógio de referência 401 e 403 podem ser usados pelo bloco 405, pelo gerador de sinal digital de controle 408 e pelos comutadores 415a-{l, .., N}, 415b-(l, .., N}, 4165c-{l, .., N} e 415d-{l, .., N} e pelos sinais de controle 413 e 414 que controlam os combinadores do primeiro andar 414, 417, 418 e 419, o comutador do segundo andar 424, combinadores do segundo andar 430 e 431 e combinador de terceiro andar 434. Esta configuração pode ser entendida por um especialista na área atendendo a que a escolha do sinal do relógio de referência é efetuada de acordo com a largura de banda dos sinais de entrada e o sinal de saída pretendido.

circuito 405 realiza a amostragem dos N sinais de banda base recebidos de acordo com os sinais de relógio 401 e 403 e mapeia os valores discretos das fases dos sinais de entrada N em N conjuntos de bits Log2 (M) 406-{l, N} e 407-{l,

N} . Atendendo à Fig. 4A, os N conjuntos de bits Log2 (M) são utilizados no bloco gerador de sinal de controle do combinador digital 408 para gerar N conjuntos de sinais de controle de interruptores 409-{l, N} , 410-{l , .., N}, 411-{1, N} e 412-{1, N} e para gerar os sinais digitais de controle 413 e 414. 0 sinais digitais de controle 409-{l, .. , N}, 410-{l, .., N}, 411-{1, .., N} e 412-{1, .., N} são utilizados para controlar um conjunto de comutadores que seleciona qual o combinador de primeiro andar 416, 417, 418 e 419 que pode ser usado para cada sinal. Os sinais de controle 413 e 414 são fornecidos ao comutador do segundo andar 424, combinadores do segundo andar 430 e 431 e ao combinador do terceiro andar 434. Os combinadores 416, 417, 418 e 419 do primeiro andar, os combinadores 430 e 431 do segundo andar e o combinador 434 do terceiro andar podem ser baseados em técnicas de combinação bem conhecidas, como é o caso dos combinadores ativos, Wilkinson, híbrido ou baseados em transformadores ou adaptação reativa LC otimizados para minimização de perdas em potência.

De acordo com os sinais digitais de controle 413 e 414 e os sinais selecionados como entradas para cada combinador, as impedâncias dos combinadores em cada estágio podem ser modeladas através da utilização de componentes de circuito com características de impedância do tipo reativo ou através de componentes de armazenamento de energia ou componentes de transferência de energia. Para alcançar alto desempenho, os valores de reatância e os valores resistivos de todos os elementos no combinador de vários andares são tidos em consideração na geração de todos os sinais digitais de controle e os sinais de entrada aplicados a cada combinador.

Numa dada realização, os sinais comuns de relógio 401 e 403 são utilizados de modo a garantir que as saídas dos combinadores do primeiro andar 420, 421, 422 e 423 e as saídas do combinador do segundo andar 430 e 431 estejam alinhadas em tempo e em frequência.

Numa dada realização, os sinais digitais de controle 413 e 414 são utilizados de modo garantir que as saídas dos combinadores de primeiro andar 420, 421, 422 e 423 e as saídas do combinador de segundo andar 430 e 431 estejam alinhadas em tempo e em frequência.

Os N sinais de entrada em RF 404a- {1, .., N} são obtidos a partir das saídas de N PAs de um andar de amplificação onde os PAs podem ser amplificadores de potência de classe A, ΆΒ e classe C ou amplificadores de potência de comutação de classe D, classe E, classe F e classe S.

Os N sinais de entrada em RF 404-{l, .., N} são agrupados pelos interruptores 415a-{l, .., N}, 415b-{l, .., N}, 415c{1, .., N} e 415d-{l, .., N} em 4 conjuntos de sinais com a mesma fase, de acordo com os sinais digitais de controle 409-{l, .., N}, 410-{l, .., N}, 411-{1, .., N} e 412-{1, .., N}, que entrega cada um dos sinais num dos combinadores 416, 417, 418 e 419, de acordo com o valor da fase de cada sinal de entrada e o sinais digitais de controle 413 e 414. Assumindo 4 fases de valores discretos incluídos no alfabeto {π/4, 3π/4, -3π/4, -π/4}, o conjunto de sinais de controle dos comutadores selecionam os sinais com a fase n/4 como entradas para o combinador 416, seleciona os sinais com a fase 3n/4 como entradas para o combinador 417, seleciona os sinais com fase -3n/4 como entradas para o combinador 418 e seleciona os sinais com a fase -n/4 como entradas para o combinador 419. Salienta-se que 4 fases de valores discretos são utilizadas nesta configuração apenas para fins de ilustração e não são limitadas. 0 escopo da invenção abrange o uso de outros números ou quantidades de fases de valores discretos, e a implementação de tais variantes será conhecida para os especialistas na área, com base nas técnicas aqui descritas.

As saídas 420, 421, 422 e 423 do combinador do primeiro andar são as entradas do combinador do segundo andar, composto, no mínimo, por dois combinadores. As entradas que devem ser acopladas a cada combinador são selecionadas de acordo com os sinais digitais de controle 413 e 414.

As saídas do combinador do segundo andar são acopladas no combinador do terceiro andar 434, para obter o sinal de saída desejado.

sinal de saída do combinador do terceiro andar 435 é submetido ao filtro passa-banda 436 com frequência central igual à frequência do sinal de saída desejado 437.

Salienta-se que 3 conjuntos de sinais de controle digital, 3 andares de combinadores e dois etapas de interruptores são utilizados nesta realização apenas para fins de ilustração e não constituem qualquer limitação. O escopo da invenção abrange a utilização de outra quantidade de sinais digitais de controle, números de combinadores e diferente número de andares de interruptores e a implementação de tais variações será entendida pelos especialistas na àrea, com base nas técnicas aqui descritas.

diagrama de blocos 400B da Figura 4B é um exemplo que ilustra outra realização de implementação do fluxograma processual 300 da Figura 3 com os valores discretos das fases dos sinais de entrada, pertencentes ao alfabeto com M = 2 valores possíveis. No exemplo da Fig 2B, os componentes opcionais são ilustrados através de linhas a tracejado. Noutras realizações, a existência de componentes adicionais é opcional. Neste exemplo, um sinal de relógio de referência 401 para o processo de amostragem e um relógio de canal 402 para o sinal de RF, um sinal de relógio 403 associado à largura de banda dos N sinais de entrada, N sinais de RF 404a- {1, . . , N} e os N sinais de banda base 404b-{l, N} são recebidos como entradas. Numa outra realização, os N sinais de banda de base 404b-{1, .., N} podem ser as amostras dos sinais de banda de base ou as amostras das fases dos N sinais de banda de base. Numa outra realização, os sinais 404b-{l, . . , N} podem ser sinais de frequência intermédia IF. Salienta-se que um alfabeto com M=2 fases e dois andares de combinação são utilizados nesta configuração apenas para fins de ilustração, e não impõe limitações. 0 escopo da invenção abrange a utilização de outros alfabetos de fase, de valores discretos, com dimensão diversa, sendo a implementação de tais variações compreendida pelos especialistas na área, baseando-se nas técnicas aqui contidas e descritas.

Os sinais de relógio de referência 401 e 403 podem ser utilizados pelo bloco 405, pelo gerador de sinal digital de controle 408 e pelos interruptores 413a-{l, .., N} e 413b{1, .., N} e pelo sinais de controle 411 e 412 que controlam os combinadores do primeiro andar 414 e 415 e controlam o combinador do segundo andar 418. Um especialista na área entenderá que a escolha do sinal de relógio referência do relógio é feita de acordo com a largura de banda dos sinais de entrada e de acordo com o sinal de saída desejado.

O bloco 405 amostra os N sinais de banda base recebidos de acordo com os sinais de relógio 401 e 403 e mapeia os valores discretos das fases dos N sinais de entrada em N conjuntos de bits Log2(M) 406- {1, .., N) e 407- {1, .., N}. Mantendo a referência à Fig. 4B, os N conjuntos de bits Log2 (M) são utilizados no bloco gerador de sinais digitais de controle 408 de modo a gerar N conjuntos de sinais de comandos de interruptores 409- {1, .., N} e 410- {1, .., N) e para gerar os sinais digitais de controle 411 e 412. Os sinais de controle 409-{l, N} e 410-{l, . . , N} são utilizados para controlar as entradas dos combinadores de primeiro andar 414 e 415. Os sinais digitais de controle 411 e 412 são fornecidos aos combinadores do primeiro andar 414 e 415 e ao combinador do segundo andar 418. Os combinadores 414 e 415 do primeiro andar e o combinador 418 do segundo andar podem ser implementados através do recurso a técnicas de combinação bem conhecidas, como é caso dos combinadores ativos ou outras técnicas, como Wilkinson, híbridos ou transformadores ou adaptação reativa LC dimensionada para minimização das perdas de potência. De acordo com os sinais digitais de controle 411 e 412 e os sinais selecionados como entradas em cada combinador, as impedâncias dos combinadores em cada andar podem ser modeladas através de elementos de circuito com caracteristicas de impedância reativa ou através de componentes de armazenamento de energia ou componentes de transferência de energia. Para alcançar desempenho elevado, os valores de reatância e os valores resistivos de todos os elementos no combinador de vários andares são considerados, tendo em conta os sinais digitais de controle e os sinais de entrada que são aplicados a cada combinador.

Noutra forma de realização, os sinais de relógio comuns 401 e 403 são utilizados para assegurar que as saídas dos combinadores de primeiro estágio 414 e 414 e a saída do combinador de segundo estágio 418 estão sincronizadas no tempo e na frequência.

Os N sinais RF de entrada 404a- {1, .., N} são obtidos a partir das N saídas dos PAs de um estágio de amplificação, no qual os PAs podem ser amplificadores de potência de classe A, AB e classe C ou amplificadores de potência comutados de classe D, classe E, classe F e sigma delta classe S.

Os N sinais RF de entrada 404a- {1, . ., N} são agrupados pelos comutadores 413a- {1, . ., N} e 413b- {1, . ., N} em 2 conjuntos de sinais com a mesma fase, de acordo com os sinais de controlo do comutador 409- {1, N} e 410- {1, N}, que garante que são fornecidos a cada um dos combinadores 414 e 415, os sinais com as fases apropriadas. Se por exemplo se assumirem 2 fases discretas com possíveis valores pertencentes ao alfabeto {n/4, 3n/4}, os sinais de controle dos comutadores selecionam como entradas para o combinador 414 e selecionam como entradas para o combinador 415 os sinais com fase n/4. Note-se que nesta forma de realização utilizadas são 2 fases discretas apenas para fins de ilustração e não de limitação. O âmbito da invenção abrange a utilização de outros números de fases discretas e outros valores e a implementação de tais variações será evidente para os especialistas na matéria com base nos ensinamentos aqui contidos.

As saídas 416 e 417 do combinador do primeiro estágio são as entradas do combinador do segundo estágio 418. No combinador do segundo estágio as entradas em quadratura e em fase podem ser combinadas de acordo com a informação dos sinais de controle digital 411 e 412.

O sinal de saída do combinador do segundo estágio 419 é submetido a um filtro passa banda 420 com frequência central igual à frequência desejada do sinal de saída 421.

Embora as formas de realização principais da presente invenção tenham sido descritas acima, a presente invenção não está limitada às configurações descritas. Podem ser realizadas diversas variações e modificações sem se afastar do objetivo da presente invenção. Deve ser entendido pelos especialistas na área que várias modificações, combinações, sub-combinações e alterações podem ocorrer dependendo dos requisitos de dispositivo e outros fatores, na medida em que estão abrangidas pelas reivindicações anexas ou seus equivalentes.

Claims

REIVINDICAÇÕES

1. Um combinador inteligente multi estágio controlado digitalmente, compreendendo:

uma pluralidade de entradas que recebem como sinais de entrada sinais RF (rádio frequência) ou sinais IF (frequência intermédia- Intermediate frequency) ou sinais de banda base, tendo cada uma das entradas uma respetiva impedância de entrada e cada um dos sinais de entrada uma fase pertencente a um alfabeto finito de M possíveis valores de fases;

uma pluralidade de k estágios de comutadores com interruptores eletrónicos controlados digitalmente, com as saídas sendo eletricamente e seletivamente conectadas às entradas de um dos dispositivos de combinação do estágio correspondente;

uma pluralidade de k estágios de combinadores de sinal, também designados como estágios de combinação, em que cada estágio de combinação, tem pelo menos combinadores, estando as entradas dos combinadores eletricamente e seletivamente ligados a um comutador cujas entradas estão ligadas às saídas do estágio de combinação anterior;

um mapeador digital de fase que recebe os respetivos sinais de entrada, tendo cada uma das entradas a informação de amplitude e do valor de fase discreta pertencente a um alfabeto finito de valores de fase M possíveis e convertendo o conjunto de N valores de fases 2N conjuntos de log2(M) bits;

um gerador de sinal de controle digital recebendo 2N conjuntos de log2(M) bits e convertendoM os em k+1 conjuntos de sinais de controle digital com bits com i=l, · ·, k+1 definidos de acordo com as fases e impedâncias dos sinais de entrada e que controlam a seleção de saídas de N amplificadores, a ativação ou desativação de interruptores em k-1 estágios de comutadores e a ativação ou desativação das entradas de k estágios de combinação com múltiplos combinadores , selecionando de acordo com os valores de fase discreta dos sinais a serem combinados em cada combinador e a impedância de cada entrada de cada combinador em cada estágio de combinação, de acordo com os sinais de controle digital fornecidos pelo gerador de controle de sinal digital.

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2. Um combinador inteligente multi estágio controlado digitalmente de acordo com a reivindicação 1, incluindo k = 3 estágios de combinadores e k-1 estágios de comutadores em que:

um primeiro estágio de comutadores com NM entradas ligadas eletricamente às saídas dos amplificadores e M saídas com uma impedância de saída e conectadas eletricamente às entradas de cada um dos M combinadores do primeiro estágio de combinação;

um segundo estágio de comutadores com M entradas ligadas eletricamente às saídas do primeiro estágio de combinação e saídas M/2 com uma impedância de saída, e ligadas eletricamente às entradas de cada um dos M/2 combinadores do segundo estágio de combinação;

três estágios de combinação em que o primeiro estágio de combinação tem pelo menos M combinadores, o segundo estágio de combinação tem pelo menos M/2 combinadores e terceiro estágio de combinação tem pelo menos M/4 combinadores, com as entradas dos dois primeiros estágios de combinação eletricamente e seletivamente conectados às saídas de um estágio de comutadores e o último estágio de combinação seletivamente ligado ao estágio de combinação anterior.
3. Um combinador inteligente multi estágio controlado digitalmente de acordo com a reivindicação 1, incluindo ainda k = 2 estágios de combinadores e comutadores em que:

um estágio de comutadores com NxM entradas ligadas eletricamente às saídas dos amplificadores e M saídas com impedância de saída e conectadas eletricamente às entradas de cada um dos M combinadores do primeiro estágio de combinação;

dois estágios de combinação em que o primeiro estágio de combinação tem pelo menos M combinadores e um segundo estágio de combinação tem pelo menos M/2 combinadores, e em que as entradas do primeiro estão eletricamente e seletivamente conectadas às saídas do estágio de comutadores e as entradas do segundo estágio de combinação estão eletricamente e seletivamente conectadas às saídas do estágio de combinação anterior.

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4. Um combinador inteligente multi estágio controlado digitalmente de acordo com a reivindicação 1, incluindo ainda k = 3 estágios de combinação e k estágios de comutadores em que:

um primeiro estágio de combinação, em que cada combinador tem no mínimo N entradas, estando ligado eletricamente e seletivamente às saídas do primeiro estágio de comutadores;

um segundo estágio de combinação em que cada combinador tem pelo menos M entradas, estando eletricamente e seletivamente conectado às saídas do segundo estágio de comutadores; e um terceiro estágio de combinação onde cada combinador tem pelo menos M/2 entradas, estando eletricamente e seletivamente conectado às saídas de um terceiro estágio de comutadores.
5. Um combinador inteligente multi estágio controlado digitalmente de acordo com a reivindicação 1, incluindo k = 2 estágios de combinadores e comutadores em que:

um primeiro estágio de combinação, em que cada combinador tem, pelo menos, N entradas, estando ligado eletricamente e seletivamente às saídas do primeiro estágio de comutadores;

um segundo estágio de combinação onde cada combinador tem pelo menos M/2 entradas, sendo as entradas eletricamente e seletivamente conectadas às saídas do segundo estágio de comutadores.
6. Um combinador inteligente multi estágio controlado digitalmente de acordo com a reivindicação 1, em que as impedâncias respetivas das entradas dos combinadores de cada estágio de combinação são determinadas como uma função do número de entradas e dos sinais de controle digital.
7. Um combinador inteligente multi estágio controlado digitalmente de acordo com a reivindicação 1, incluindo:

um primeiro estágio de comutadores com uma pluralidade de comutadores de terra para comutar seletivamente as respetivas entradas entre uma fonte de sinal e a terra; e

3 de 6 um circuito de controle para controlar seletivamente de acordo com as fases o primeiro estágio de comutadores.
8. Um combinador inteligente multi estágio controlado digitalmente de acordo com a reivindicação 1, incluindo ainda:

um segundo estágio de comutadores com uma pluralidade de comutadores de terra para comutar seletivamente as respetivas entradas entre uma fonte de sinal e a terra; e um circuito de controle para controlar seletivamente de acordo com as fases o segundo estágio de comutadores.
9. Um combinador inteligente multi estágio controlado digitalmente de acordo com a reivindicação 1, incluindo:

um terceiro estágio de comutadores com uma pluralidade de comutadores de terra para comutar seletivamente as respetivas entradas entre uma fonte de sinal e a terra; e um circuito de controle para controlar seletivamente o terceiro estágio de comutadores.
10. Um combinador inteligente multi estágio controlado digitalmente de acordo com a reivindicação 1, incluindo:

um segundo estágio de combinação com uma pluralidade de combinadores para combinar seletivamente as respetivas entradas de acordo com os sinais de controle digital fornecidos pelo gerador de controle de sinal digital; e um circuito de controle para controlar seletivamente a impedância de cada combinador no segundo estágio de combinação.
11. Um combinador inteligente multi estágio controlado digitalmente de acordo com a reivindicação 1, incluindo:

um terceiro estágio de combinação com uma pluralidade de combinadores para combinar seletivamente as respetivas entradas de acordo com os sinais de controle digital fornecidos pelo gerador de controle de sinal digital; e

4 de 6 um circuito de controle para controlar seletivamente a impedância de cada combinador no terceiro estágio de combinação.
12. Um combinador inteligente multi estágio controlado digitalmente de acordo com a reivindicação 1, caracterizado por sinais de entrada incluírem os sinais de saída dos respetivos amplificadores eletricamente conectados às entradas de um primeiro estágio de combinação através de um estágio de comutadores.
13. Um combinador inteligente multi estágio controlado digitalmente de acordo com a reivindicação 1, caracterizado por os sinais de entrada incluírem N sinais de RF conectados às entradas de um primeiro estágio de combinação através de um estágio de comutadores.
14. Um combinador inteligente multi estágio controlado digitalmente de acordo com a reivindicação 1, incluindo ainda:

um ponto de conexão elétrica eletricamente conectado às entradas e aos comutadores do primeiro estágio.
15. Um combinador inteligente multi estágio controlado digitalmente de acordo com a reivindicação 1, em que a pluralidade de entradas inclui sinais de entrada de banda-base digitais, com representação digital dos valores de fase discretos pertencentes a um alfabeto finito de valores de fase M possíveis.
16. Um combinador inteligente multi estágio controlado digitalmente de acordo com a reivindicação 1, em que a pluralidade de entradas inclui sinais de entrada de passabanda digitais, com representação digital dos valores de fase discretos pertencentes a um alfabeto finito de valores de fase M possíveis.
17. Um combinador inteligente multi estágio controlado digitalmente de acordo com a reivindicação 1, em que:

os combinadores em cada estágio de combinação têm uma pluralidade de entradas recebendo os respetivos sinais de entrada, e em que cada uma das entradas tem uma impedância de entrada;

5 de 6 os combinadores em cada estágio de combinação têm suas respetivas impedâncias equivalentes determinadas em função de um número de entradas que formam os sinais de entrada e dos sinais de controle digital fornecidos pelo gerador de controle de sinal digital;

os combinadores em cada estágio de combinação têm uma saída, com uma impedância de saída e um sinal de saída, que é função dos sinais de entrada de cada combinador, os sinais de controle digital do sinal de saída fornecidos pelo gerador de controle de sinal digital.