KR20090021452A - 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 시스템 인 패키지(System in package = RF 디바이스)를 칩의 안정적인 스택-업(stack-up)구조, 전자파 차폐 및 패키지 크기 감소 구조 등이 새롭게 적용된 것으로 개선하여, 전체적인 기능 향상을 도모할 수 있도록 한 반도체 패키지에 관한 것이다.
이를 위해, 본 발명은 기판의 상면 또는 저면에 캐비티(cavity)를 형성하고, 이 캐비티에 수동소자들을 부착시킨 구조; 수동소자를 기판상에 세워서 부착시키는 동시에 수동소자들의 상면에 전자파 차폐를 위한 금속판을 부착시킨 구조; 수동소자 사이에 하부칩인 제1반도체 칩이 부착되고, 수동소자 위에 제2반도체 칩이 적층 부착되는 구조; 기존의 Si 스페이서를 배제시킬 수 있는 구조; RF칩을 포함한 3개의 칩이 적층 구성된 RF 디바이스의 경우, 금속판, 금속캔, 또는 젤 타입의 필름 어드헤시브 등을 이용하여 칩들을 안정적으로 적층시킬 수 있는 안정적인 스택-업 구조 및 전자파 차폐 구조; 등을 특징으로 하는 반도체 패키지를 제공한다.
반도체 패키지, 시스템 인 패키지, 스택-업, 기판, 반도체 칩, 전자파 차폐, 와이어, 몰딩수지, 수동소자

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 시스템 인 패키지(System in package = RF 디바이스)를 칩의 안정적인 스택-업(stack-up)구조, 전자파 차폐 및 패키지 크기 감소 구조 등이 새롭게 적용된 것으로 개선하여, 전체적인 기능 향상을 도모할 수 있도록 한 반도체 패키지에 관한 것이다.
반도체 패키지는 반도체 칩을 기판에 실장하고, 반도체 칩의 전기적 신호를 외부로 도출시키기 위하여 기판과 반도체 칩을 와이어 본딩하며, 반도체 칩과 와이어 등을 외부 환경으로부터 안전하게 보호하기 위하여 수지로 몰딩한 구조로서, 최근에는 고집적화 및 경박단소화의 추세에 따라 여러가지 구조로 제조되고 있다.
그 중 하나는 높은 집적도와 낮은 비용, 완벽한 시스템 구성 및 다기능화의 요구에 따라 종류가 다른 이종(異種) 반도체 소자들을 하나의 패키지 안에 집적하는 시스템-인-패키지(System in Package; SIP)가 출시되고 있는데, 이는 반도체 제품의 성능과 기능을 향상시키면서 동시에 크기와 가격을 대폭 줄일 수 있는 차세대 패키지 기술이라 할 수 있다.
상기 시스템 인 패키지는 반도체 칩과 다수의 수동소자들을 하나의 패키지 안에 집적시킨 패키지로서, RF 디바이스라고도 하며, 하나 이상의 칩과 수동소자들, 그밖에 커넥터나 안테나들을 제조사의 표준 패키지 포맷이나 고객의 요구에 맞춘 특정 패키지 포맷으로 제공하게 되며, 그 자체가 시스템 레벨 제조의 표준 부품으로 사용될 수 있다.
이와 같은 시스템 인 패키지는 RF/무선 장치(앰프나 스위치/필터 모듈, 발진기, GPS나 블루투스 모듈 등), 네트워킹/컴퓨팅 하드웨어 장치(라우터나 스위치의 주문형 반도체 및 메모리 집적 모듈 등), 이미지 센서 등의 다양한 분야에 널리 적용되고 있다.
여기서, 상기 시스템 인 패키지에 포함되는 수동소자들은 레지스터, 인덕터, 커패시터 등과 같이 시스템 기능 구현을 위한 다양한 소자들로 사용될 수 있고, 반도체 칩과 여러 수동소자들이 하나의 패키지 안에 집적되므로, 소자들이 개별적으로 패키지되는 것에 비하여 소형화, 경량화, 다기능화의 장점이 있을 뿐만 아니라, 장치에서의 패키지 수 감소, 작은 시스템 보드 공간 점유, 같은 종류의 제품에 대한 표준 기능 모듈화 등의 여러가지 장점을 제공할 수 있다.
여기서, 종래의 시스템 인 패키지를 살펴보면 다음과 같다.
첨부한 도 1은 기존의 시스템 인 패키지를 설명하는 단면도로서, 반도체 칩이 기판에 하나만 실장된 단일칩 시스템 인 패키지를 나타내고 있다.
도 1에 도시된 바와 같이, 기존의 단일칩 시스템 인 패키지(310)는 기판(예 를들어, 인쇄회로기판)에 소정의 배열로 배치되는 복수의 수동소자(14: passive)와; 상기 기판(20)의 칩 부착영역에 부착된 반도체 칩(10)과; 상기 반도체 칩(10)과 기판(20)의 와이어 본딩용 전도성패턴(18)간에 연결되는 와이어(22)와; 상기 반도체 칩(10)과 수동소자(14) 그리고 와이어(22) 등을 외부로부터 보호하기 위하여 몰딩된 몰딩수지(24)와; 상기 기판(20)의 저면에 형성된 볼랜드(26)에 부착되는 입출력단자(28: 예를들어, 솔더볼)를 포함하여 구성된다.
그러나, 도 1에 도시된 기존의 시스템 인 패키지는 기판 위에 반도체 칩과 수동소자를 부착시킨 구조로서, 시스템 인 패키지의 특성상 복수의 수동소자가 부착되므로, 수동소자 장착을 위한 공간이 필요한 바, 이 수동소자들은 반도체 패키지의 소형화 추세에 역행하여 반도체 패키지의 크기 감소에 대한 제약 요인이 되는 문제점이 있다.
즉, 수동소자들이 차지하는 면적이 수동소자의 수만큼 증가하게 되고, 수동소자들의 수가 많을 경우에는 전체 시스템 인 패키지의 사이즈가 그 만큼 더 커질 수밖에 없는 문제점이 있다.
첨부한 도 2 및 도 3은 기존의 적층 구조의 시스템 인 패키지를 설명하는 단면도로서, 기판상에 3개의 칩이 적층 구성된 시스템 인 패키지를 나타내고 있다.
도 2 및 도 3에 도시된 바와 같이, 기존의 적층 구조의 시스템 인 패키지(320,330)는 기판(20)에 소정의 배열로 배치되는 복수의 수동소자(14: passive)와; 상기 기판(20)의 칩 부착영역에 에폭시 수지에 의하여 부착된 제1반도체 칩(34)과; 상기 제1반도체 칩(34)과 기판(20)의 와이어 본딩용 전도성패턴(18)간에 연결되는 와이어(22)와; 상기 제1반도체 칩(34) 위에 접착수단(예를들어, 엘라스토머)에 의하여 부착되는 Si 스페이서(16)와; 이 스페이서(16)상에 접착수단(30)에 의하여 부착되는 제2반도체 칩(36)과; 상기 제2반도체 칩(36)과 기판(20)의 와이어 본딩용 전도성패턴(18)간에 연결되는 와이어(22)와; 상기 제2반도체 칩(36)상에 접착수단(30)에 의하여 부착되는 제3반도체 칩(38)과; 상기 제3반도체 칩(38)과 기판(20)의 와이어 본딩용 전도성패턴(18)간에 연결되는 와이어(22)와; 상기 반도체 칩(34,36,38), 수동소자(14), 와이어(22) 들을 외부로부터 보호하기 위하여 기판(20)상에 몰딩된 몰딩수지(24)와; 상기 기판(20)의 저면에 형성된 볼랜드(26)에 부착되는 입출력단자(28)를 포함하여 구성되어 있다.
첨부한 도 4는 기존의 또 다른 형태의 시스템 인 패키지를 설명하는 단면도로서, 2개의 칩이 적층 구성된 형태를 나타내고 있다.
도 4에 도시된 바와 같이, 기존의 2개 칩이 적층된 구조의 시스템 인 패키지(340)는 기판에 소정의 배열로 배치되는 복수의 수동소자(14: passive)와; 상기 기판(20)의 칩 부착영역에 에폭시 수지로 부착된 제1반도체 칩(34)과; 상기 제1반도체 칩(34)과 기판(20)의 와이어 본딩용 전도성패턴(18)간에 연결되는 와이어(22)와; 상기 제1반도체 칩(34) 위에 접착수단(예를들어, 엘라스토머)에 의하여 부착되는 Si 스페이서(16)와; 이 스페이서(16)상에 접착수단(30)에 의하여 부착되는 제2반도체 칩(36)과; 상기 제2반도체 칩(36)과 기판(20)의 와이어 본딩용 전도성패턴(18)간에 연결되는 와이어(22)와; 상기 반도체 칩(34,36), 수동소자(14), 와이어(22) 들을 외부로부터 보호하기 위하여 기판(20)상에 몰딩된 몰딩수지(24)와; 상 기 기판(20)의 저면에 형성된 볼랜드(26)에 부착되는 입출력단자(28)를 포함하여 구성되어 있다.
도 2 및 도 3의 시스템 인 패키지(320,330) 즉, RF 다바이스의 기본적인 스택 구조는 기판상에 부착되는 가장 아래쪽의 제1반도체 칩(34)은 RF칩이고, 중간에 배치되는 제2반도체 칩(36)은 베이스밴드(Baseband) 칩이며, 가장 위쪽에 적층되는 제3반도체 칩(38)은 메모리 칩으로서, 이들이 순차 적층된 것이 일반적인 구조이다.
또한, 도 4의 시스템 인 패키지(340) 즉, RF 다바이스의 기본적인 스택 구조도 기판상에 부착되는 가장 아래쪽의 제1반도체 칩(34)은 RF칩이고, 중간에 배치되는 제2반도체 칩(36)은 베이스밴드(Baseband) 칩이다.
이때, 상기 RF칩인 제1반도체 칩(34)을 가장 아래쪽에 두는 이유는 RF기기의 신호를 짧게 그리고 빠르게 도출하기 위함이다.
이러한 시스템 인 패키지 즉, RF 다바이스는 모듈(module) 특성상의 이유로 RF칩인 제1반도체 칩이 중간에 배치된 제2반도체 칩과 그 위쪽의 제3반도체 칩에 비하여 사이즈(size)가 작음에도 불구하고, 가장 아래쪽에 위치하게 되어 중간 칩인 제2반도체 칩의 부착 공정시 그 아래쪽의 제1반도체 칩의 에지부분과 일치하는 제2반도체 칩 부위에 크랙이 발생될 수 있다.
이에, 가장 아래쪽에 크기가 가장 작은 제1반도체 칩이 탑재됨에 따라, 칩 적층 구조가 비안정적이며, 작은 충격에도 내부의 칩에 손상이 가해질 수 있는 단점이 있다.
또한, 시스템 인 패키지 즉, RF 다바이스는 기본적으로 많은 수동소자들이 밀집된 형태의 패키지로서, 이러한 수동소자들은 기판 위의 일정 면적을 점유한 상태에서 수동소자들의 수가 많을 경우에는 전체 패키지의 사이즈가 그만큼 더 커질 수밖에 없고, 수동소자용 패턴배선이 점유하는 면적에 의해 패키지 크기를 더 크게 증가시키게 되며, 결국 많은 수동소자들로 인하여 패키지 전체 사이즈가 커지는 문제점이 있다.
본 발명은 상기와 같은 제반 문제점을 감안하여 안출한 것으로서, 기판에 대한 수동소자 부착 구조를 개선하여, 궁극적으로 패키지의 사이즈를 줄일 수 있고, 또한 RF 칩의 안정적인 스택-업(stack-up)구조, 전자파 차폐 구조, 패키지 크기 감소 구조 등을 새롭게 개선하여, 전체적인 기능 향상을 도모할 수 있도록 한 반도체 패키지를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 기판의 상면 중앙부에는 반도체 칩이 부착되는 영역보다 다소 크게 형성된 캐비티; 상기 캐비티내에 부착되는 복수의 수동소자; 상기 수동소자들의 상면에 부착되는 필름 또는 Si 스페이서; 상기 필름 또는 Si 스페이서 상면에 부착된 반도체 칩; 상기 기판의 와 이어 본딩용 전도성패턴과 반도체 칩간을 연결하는 와이어; 상기 캐비티내의 수동소자, 반도체 칩, 와이어를 포함하는 기판의 상면에 걸쳐 몰딩된 몰딩수지; 상기 기판의 저면에 형성된 볼랜드에 융착된 입출력단자; 를 포함하여 구성된 것을 특징으로 하는 반도체 패키지를 제공한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 기판의 저면 중앙부에 형성된 캐비티; 상기 캐비티내에 부착된 복수의 수동소자; 상기 기판의 상면에 에폭시 수지에 의하여 부착된 반도체 칩; 상기 기판의 와이어 본딩용 전도성패턴과 반도체 칩간을 연결하는 와이어; 상기 반도체 칩과 와이어를 포함하는 기판의 상면에 걸쳐 몰딩된 몰딩수지; 기판의 저면에 형성된 볼랜드에 융착된 입출력단자; 를 포함하여 구성된 것을 특징으로 하는 반도체 패키지를 제공한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는: 기판상의 반도체 칩 부착 영역 및 그 외측 영역에 수직으로 세워져 부착되는 복수의 수동소자와; 기판의 칩 부착영역에 세워진 수동소자상에 에폭시 수지에 의하여 부착되는 반도체 칩과; 상기 반도체 칩과 기판의 와이어 본딩용 전도성패턴간에 연결되고, 상기 반도체 칩과 수동소자간에도 연결되는 와이어와; 상기 수동소자들과, 수동소자상에 반도체 칩, 그리고 와이어를 포함하는 기판상에 걸쳐 몰딩된 몰딩수지와; 상기 기판의 저면에 형성된 볼랜드에 융착된 입출력단자; 를 포함하여 구성된 것을 특징으로 하는 반도체 패키지를 제공한다.
바람직한 구현예로서, 상기 수동소자들의 상면에는 전자파 차폐를 위한 금속판이 더 부착된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는: 기판상의 칩부착 영역과 인접한 위치에 장착된 수동소자; 상기 수동소자 사이의 기판상에 접착수단에 의하여 부착되는 제1반도체 칩; 상기 제1반도체 칩과 기판의 와이어 본딩용 전도성패턴간에 연결되는 신호교환수단; 상기 수동소자의 상면에 접착수단에 의하여 적층 부착되되, 제1반도체 칩과 상하로 이격되며 부착되는 제2반도체 칩; 상기 제2반도체 칩과 기판의 와이어 본딩용 전도성패턴간에 연결되는 동시에 제2반도체 칩과 수동소자간에 연결되는 와이어; 상기 제1 및 제2반도체 칩, 수동소자, 와이어를 포함하는 기판의 상면에 걸쳐 몰딩된 몰딩수지; 상기 기판의 저면에 형성된 볼랜드에 융착된 입출력단자; 를 포함하여 구성된 것을 특징으로 하는 반도체 패키지를 제공한다.
바람직하게는, 상기 제1반도체 칩과 기판의 와이어 본딩용 전도성패턴간에 연결되는 신호교환수단은 와이어 또는 플립 칩인 것을 특징으로 한다.
더욱 바람직하게는, 상기 수동소자의 바깥쪽 상면에 와이어가 본딩되고, 상기 수동소자의 안쪽 상면에는 제2반도체 칩의 테두리가 받쳐지며 올려지는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는: 칩부착 영역에 캐비티가 형성되고, 칩부착 영역의 바깥쪽 위치에는 수동소자가 장착된 기판; 상기 기판의 캐비티내에 접착수단에 의하여 부착된 제1반도체 칩; 상기 제1반도체 칩의 본딩패드와, 캐비티 바닥면에 형성된 전도성패턴간을 연결하는 신호교환수단; 상기 캐비티를 밀폐시키며 기판상에 안착되되, 기판상의 그라운드용 전도성패턴과 접촉하는 금속판; 상기 금속판상에 부착되는 제2반도체 칩; 상기 제2반도체 칩과 상기 기판의 와이어 본딩용 전도성패턴간을 연결하는 와이어; 상기 제2반도체 칩상에 접착수단에 의히여 부착되는 제3반도체 칩; 상기 제3반도체 칩과 상기 기판의 와이어 본딩용 전도성패턴을 연결하는 와이어; 상기 금속판, 제2 및 제3반도체 칩, 수동소자, 와이어를 포함하는 기판의 상면에 걸쳐 몰딩된 몰딩수지; 상기 기판의 저면에 형성된 볼랜드에 융착된 입출력단자; 를 포함하여 구성된 것을 특징으로 한다.
바람직하게는, 상기 제1반도체 칩과 기판의 와이어 본딩용 전도성패턴간에 연결되는 신호교환수단은 와이어 또는 플립 칩인 것을 특징으로 한다.
특히, 상기 기판에는 캐비티와 연통되는 복수개의 트렌치가 오목하게 형성되고, 이 트렌치를 통하여 제1반도체 칩이 부착되어 있는 캐비티내로 몰딩수지가 채워지는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는: 기판상의 칩부착영역에 접착수단에 의하여 부착된 제1반도체 칩; 상기 제1반도체 칩과, 기판의 와이어 본딩용 전도성패턴간에 연결된 와이어; 상기 와이어 본딩된 제1반도체 칩의 전체를 덮어주면서 기판의 그라운드용 전도성패턴과 접촉하게 되는 금속캔; 상기 금속캔상에 부착되는 제2반도체 칩; 상기 제2반도체 칩과, 기판의 와이어 본딩용 전도성패턴간에 연결된 와이어; 상기 제2반도체 칩상에 접착수단에 의하여 부착된 제3반도체 칩; 상기 제3반도체 칩과, 기판의 와이어 본딩용 전도성패턴간에 연결된 와이어; 상기 금속캔과, 제2 및 제3반도체 칩, 수동소자, 와이어을 포함하 는 기판 상면에 걸쳐 몰딩된 몰딩수지; 상기 기판의 저면에 형성된 볼랜드에 융착된 입출력단자; 를 포함하여 구성된 것을 특징으로 한다.
바람직하게는, 상기 금속캔에는 다수의 구멍이 관통 형성되고, 이 구멍을 통하여 몰딩수지가 금속캔의 내부로 공급되어 제1반도체 칩과 와이어가 몰딩되는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는: 기판상의 칩부착영역에 접착수단에 의하여 부착된 제1반도체 칩; 상기 제1반도체 칩과, 기판의 와이어 본딩용 전도성패턴간에 연결된 와이어; 상기 기판의 칩부착영역의 바깥쪽에는 장착된 복수의 수동소자; 상기 제1반도체 칩과 와이어를 포함하는 기판상에 도포되어, 제1반도체와 와이어를 감싸주는 젤 타입의 필름 어드헤시브; 상기 젤 타입의 필름 어드헤시브상에 부착되는 제2반도체 칩; 상기 제2반도체 칩과, 기판의 와이어 본딩용 전도성패턴간에 연결된 와이어; 상기 제2반도체 칩상에 접착수단에 의하여 부착된 제3반도체 칩; 상기 제3반도체 칩과, 기판의 와이어 본딩용 전도성패턴간에 연결된 와이어; 상기 젤 타입의 필름 어드헤시브와, 제2 및 제3반도체 칩, 수동소자, 와이어을 포함하는 기판 상면에 걸쳐 몰딩된 몰딩수지; 상기 기판의 저면에 형성된 볼랜드에 융착된 입출력단자; 를 포함하여 구성된 것을 특징으로 하는 반도체 패키지를 제공한다.
바람직하게는, 작은 크기의 수동소자가 제1반도체 칩 주변의 기판상에 더 장착되어, 젤 타입의 필름 어드헤시브로 감싸여지는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는: ⅰ) 기판과, 이 기판상에 부착되는 반도체 칩간의 전기적 신호 교환을 위한 전도성 연결수단, ⅱ) 기판과, 이 기판상에 부착되는 수동소자간의 전기적 신호 교환을 위한 전도성 연결수단, 및 ⅲ) 기판의 저면에 형성된 볼랜드와, 마더보드간의 전기적 신호 교환을 위한 전도성 연결수단을 전원이 인가되면 수평상태에서 수직으로 직립하며 트위스트되어, 종축으로 입자간 연결고리를 만들게 되는 전도성 입자들로 적용되어, 상기 전도성 입자들이 수직으로 직립되어 만들어진 상기 수직 연결고리가 상기 기판과 반도체 칩간을 전기적 신호 교환 가능하게 연결하고, 상기 기판과 수동소자간을 전기적 신호 교환 가능하게 연결하며, 상기 기판의 볼랜드와 마더보드간을 전기적 신호 교환 가능하게 연결하는 것을 특징으로 하는 반도체 패키지를 제공한다.
상기한 과제 해결 수단을 통하여, 본 발명의 다음과 같은 효과를 제공할 수 있다.
1) 기판의 상면 또는 저면에 캐비티(cavity)를 형성하고, 이 캐비티에 수동소자들을 부착시킴으로써, 전체 시스템 인 패키지의 사이즈를 줄일 수 있다.
2) 수동소자를 기판상에 세워서 부착시킴으로써, 기판에 대한 수동소자의 부착 면적을 줄일 수 있고, 결국 반도체 패키지의 전체 사이즈를 줄일 수 있다.
3) 수동소자를 기판상에 세워서 부착시키는 동시에 수동소자들의 상면에 전자파 차폐를 위한 금속판을 부착시킴으로써, RF칩으로부터 발생된 전자파를 용이하게 접지시킬 수 있다.
4) 수동소자 사이에 하부칩인 제1반도체 칩이 부착되고, 수동소자 위에 제2반도체 칩이 적층 부착됨에 따라, 보다 조밀한 시스템 인 패키지를 구현하면서 패키지의 X,Y 크기를 줄일 수 있다.
5) 기존의 Si 스페이서를 이용한 구조보다 패키지의 높이를 낮게 가져 갈 수 있을 뿐만 아니라, Si 스페이서 공정를 부착하는 공정이 배제되어 공정 단순화 및 비용 절감이 가능한 장점이 있다.
6) RF칩을 포함한 3개의 칩이 적층 구성된 RF 디바이스의 경우, 금속판, 금속캔, 또는 젤 타입의 필름 어드헤시브를 이용하여 안정적인 스택-업 구조 및 전자파 차폐 구조를 제공할 수 있고, 결국 RF 디바이스의 성능 향상을 도모할 수 있다.
7) 전원 인가시 직립 가능한 전도성(conductive) 입자를 전기적 신호 교환을 위한 연결수단으로 사용함으로써, 와이어 본딩 또는 플립 칩 부착 공정이 배제되어 공정 단순화 및 제조 비용을 절감할 수 있고, 와이어 및 플립 칩이 차지하는 공간이 제거되어 패키지 사이즈를 줄일 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 하며, 동일한 구성요소에 대해서는 동일한 도면부호를 지시하기로 한다.
제 1 ~ 2 실시예
먼저, 본 발명에 따른 시스템 인 패키지의 제1 및 제2실시예를 설명하면 다음과 같다.
첨부한 도 5a,5b는 각각 본 발명에 따른 시스템 인 패키지의 제1 및 제2실시예를 나타내는 단면도로서, 단일 칩으로 구성된 시스템 인 패키지를 나타낸다.
도 5a 및 도 5b에 나타낸 본 발명의 시스템 인 패키지는 복수의 수동소자들이 패키지의 면적중 큰 면적을 차지함에 따라 전체 패키지의 크기를 증가시키는 점을 감안하여, 수동소자의 배치 구조를 개선하여 전체 패키지의 크기를 줄일 수 있도록 한 점에 주안점이 있다.
도 5a에 도시된 바와 같이, 본 발명의 제1실시예에 따른 반도체 패키지(110)는 기판의 상면 중앙부에는 반도체 칩(10)이 부착되는 영역보다 다소 크게 캐비티(12)를 형성하고, 이 캐비티(12)에 수동소자(14)들을 배치시킨 점에 특징이 있다.
즉, 기판(20)의 상면 중앙부에 캐비티(12)를 형성하고, 이 캐비티(12)에 복수의 수동소자(14)를 신호 교환 가능하게 부착한다.
이어서, 상기 캐비티(12)의 상면에 필름 또는 Si 스페이서(16)를 부착한 다음, 그 위에 반도체 칩(10)을 부착시키고, 상기 기판(20)의 와이어 본딩용 전도성패턴(18)과 반도체 칩(10)간을 와이어(22)로 본딩한다.
연이어, 상기 캐비티(12)내의 수동소자(14), 반도체 칩(10), 와이어(22) 등을 포함하는 기판(20)의 상면에 걸쳐 몰딩수지(24)로 몰딩되고, 기판(20)의 저면에 형성된 볼랜드(26)에 솔더볼과 같은 입출력단자(28)를 부착시키게 된다.
도 5b에 도시된 바와 같이, 본 발명의 제2실시예에 따른 반도체 패키지(120)는 제1실시예의 패키지(110)와 그 구조를 동일하나, 기판(20)의 저면 중앙부에 수 동소자(14)가 부착된 점에 특징이 있다.
즉, 기판(20)의 저면 중앙부에 캐비티(12)를 형성하고, 이 캐비티(12)내에 복수의 수동소자(14)를 부착시킨다.
이어서, 상기 기판(20)의 상면에 반도체 칩(10)을 에폭시 수지와 같은 접착수단으로 부착하는 공정과, 기판(20)의 와이어 본딩용 전도성패턴(18)과 반도체 칩(10)간을 와이어(22)로 본딩하는 공정과, 반도체 칩(10)과 와이어(22) 등을 외부로부터 보호하고자 반도체 칩(10)과 와이어(22) 등을 포함하는 기판(20)의 상면에 걸쳐 몰딩수지(24)로 몰딩하는 공정을 통하여 첨부한 도 5b와 같은 시스템 인 패키지(120)가 완성된다.
이와 같이, 제1 및 제2실시예에 따른 시스템 인 패키지(110,120)에 의하면, 상기 기판(20)의 상면 또는 저면에 캐비티(12: cavity)를 형성하고, 이 캐비티(12)에 수동소자(14)들을 부착시킴으로써, 전체 시스템 인 패키지의 사이즈를 줄일 수 있게 된다.
제 3 ~ 5 실시예
여기서, 본 발명에 따른 시스템 인 패키지의 제3,4,5실시예를 설명하면 다음과 같다.
첨부한 도 6a,6b,6c는 각각 본 발명에 따른 시스템 인 패키지의 제3,4,5실시예를 나타내는 단면도이다.
도 6a에 도시된 바와 같이, 제3실시예에 따른 반도체 패키지(130)는 기존의 수동소자가 그 길이방향을 따라 기판상에 길게 누워진 것(도 1참조)과 달리, 수동 소자(14)를 기판(20)상에 수직방향으로 세워서 부착시킴으로써, 기판(20)에 대한 수동소자(14)의 부착 면적을 줄인 점에 특징이 있다.
즉, 기판(20)상에 수동소자(14)를 세워서 부착시키는 공정과, 기판(20)의 칩부착영역에 반도체 칩(10)을 부착하는 공정과, 상기 반도체 칩(10)과 기판(20)의 와이어 본딩용 전도성패턴(18)간을 와이어(22)로 본딩하는 동시에 상기 반도체 칩(10)과 수동소자(14)간을 와이어로 본딩하는 공정과, 상기 기판(20)상의 반도체 칩(10)과, 수동소자(14)와, 와이어(22) 등을 수지(24)로 몰딩하는 공정과, 상기 기판(20)의 저면에 형성된 볼랜드(26)에 입출력단자(28)를 융착시키는 공정을 통하여 첨부한 도 6a와 같은 시스템 인 패키지(130)가 완성된다.
이와 같이, 수동소자(14)를 기판상에 세워서 부착시킴으로써, 기판(20)에 대한 수동소자(14)의 부착 면적을 줄일 수 있고, 결국 반도체 패키지(130)의 전체 사이즈를 줄일 수 있다.
도 6b에 도시된 바와 같이, 제4실시예에 따른 반도체 패키지(140)는 제3실시예와 같이 수동소자(14)를 기판(20)상에 수직방향으로 세워서 부착시킴과 함께, 기판(20)상의 칩 부착영역에 수동소자(14)를 더 배치시켜 그 위에 반도체 칩(10)을 적층시킨 점에 특징이 있다.
즉, 기판(20)상에 수동소자(14)를 세워서 부착시키되, 반도체 칩 부착 영역에도 복수의 수동소자(14)를 세워서 부착시키는 공정과, 칩 부착영역에 세워진 수동소자(14)상에 에폭시 수지와 같은 접착수단(30)을 이용하여 반도체 칩(10)을 부착하는 공정과, 상기 반도체 칩(10)과 기판(20)의 와이어 본딩용 전도성패턴(18)간 을 와이어(22)로 본딩하는 동시에 상기 반도체 칩(10)과 수동소자(14)간을 와이어(22)로 본딩하는 공정과, 상기 기판(20)상의 수동소자(14)들과, 수동소자(14)상에 반도체 칩(10), 그리고 와이어(22) 등을 몰딩수지(24)로 몰딩하는 공정과, 상기 기판(20)의 저면에 형성된 볼랜드(26)에 입출력단자(28)를 융착시키는 공정을 통하여 첨부한 도 6b와 같은 시스템 인 패키지(140)가 완성된다.
이와 같이, 상기 수동소자(14)를 기판(20)상에 세워서 부착시키는 동시에 기판(20)의 칩 부착영역에도 수동소자(140를 더 부착시킴으로써, 기판(20)에 대한 수동소자(14)의 부착 면적을 줄여서 전체 반도체 패키지(140)의 사이즈를 줄일 수 있고, 수동소자의 추가에 의한 전기적 성능 향상을 도모할 수 있다.
도 6c에 도시된 바와 같이, 제5실시예에 따른 반도체 패키지(150)는 제3실시예와 같이 수동소자(14)를 기판(20)상에 수직방향으로 세워서 부착시킴과 함께, 수동소자(14)상에 전자파 차폐를 위한 금속판(32)을 배치시킨 점에 특징이 있다.
즉, 기판(20)상에 수동소자(14)를 세워서 부착시키는 공정과, 기판(20)의 칩 부착영역에 에폭시 수지와 같은 접착수단(30)을 이용하여 반도체 칩(10)을 부착하는 공정과, 상기 반도체 칩(10)과 기판(20)의 와이어 본딩용 전도성패턴(18)간을 와이어(22)로 본딩하는 공정과, 상기 수동소자(14)들의 상면에 전자파 차폐를 위한 금속판(32)을 올려주는 공정과, 상기 기판(20)상의 수동소자(14)들과, 반도체 칩(10), 그리고 와이어(22) 등을 몰딩수지(24)로 몰딩하는 공정과, 상기 기판(20)의 저면에 형성된 볼랜드(26)에 입출력단자(28)를 융착시키는 공정을 통하여 첨부한 도 6c와 같은 시스템 인 패키지(150)가 완성된다.
이때, 상기 금속판(32)의 상면은 외부로 노출되는 상태가 되어, 열방출 기능도 발휘할 수 있다.
한편, 상기 기판(20)상의 칩이 RF칩인 경우, RF 칩에서 발산된 전자파에 의하여 수동소자(14) 또는 그 위쪽에 적층될 수 있는 디모듈레이터 칩의 회로가 손상되는 문제점이 있을 수 있는 바, 상기와 같이 수동소자(14)를 기판상에 세워서 부착시키는 동시에 수동소자(14)들의 상면에 전자파 차폐를 위한 금속판(32)을 부착시킴으로써, RF칩으로부터 발생된 전자파를 접지시킬 수 있도록 한다.
제 6 ~ 7 실시예
여기서, 본 발명에 따른 시스템 인 패키지의 제6,7실시예를 설명하면 다음과 같다.
첨부한 도 7a,7b는 각각 본 발명에 따른 시스템 인 패키지의 제6,7실시예를 나타내는 단면도이다.
도 7a에 도시된 바와 같이, 본 발명의 제6실시예에 따른 시스템 인 패키지(160)는 2개의 칩이 집약되면서도 패키지의 X 및 Y방향 크기를 줄일 수 있도록 한 점에 특징이 있다.
즉, 기판(20)상에 수동소자(14)를 장착하고, 이 수동소자(14)의 사이에 RF칩인 제1반도체 칩(34)을 에폭시 또는 필름 어드헤시브와 같은 접착수단(30)으로 부착하는 공정과; 상기 제1반도체 칩(34)과, 기판(20)의 와이어 본딩용 전도성패턴(18)간을 와이어(22)로 본딩하는 공정과; 상기 수동소자(14)의 상면에 에폭시 또는 필름 어드헤시브와 같은 접착수단(30)으로 제2반도체 칩(36)을 부착하는 공정 과; 상기 제2반도체 칩(36)과, 기판(20)의 와이어 본딩용 전도성패턴(22)간을 와이어(22)로 본딩하는 동시에, 제2반도체 칩(36)과 수동소자(14)간을 와이어(22)로 본딩하는 공정과, 상기 기판(20)의 저면에 형성된 볼랜드(26)에 솔더볼과 같은 입출력단자(28)를 융착하는 공정을 통하여 첨부한 도 7a에 도시된 바와 같은 시스템 인 패키지(160)가 완성된다.
이때, 상기 제1 및 제2반도체 칩(34,36)은 제1반도체 칩(34)에 본딩된 와이어(22)에 대한 간섭을 피하기 위하여 서로 이격된 상태가 되는데, 그 이격거리는 수동소자(14)의 높이에서 제1반도체 칩(10)의 두께를 차감한 높이로 설정된다.
또한, 상기 제2반도체 칩(36)과 수동소자(14)가 서로 와이어(22)로 본딩되는 바, 수동소자(14)에 대한 와이어 본딩 위치는 수동소자(14)의 바깥쪽 상면이 되며, 그 이유는 수동소자(14)의 안쪽 상면에는 제2반도체 칩(36)이 올려지기 때문이다.
이와 같이, 상기 기판(20)상의 수동소자(14) 사이에 하부칩인 제1반도체 칩(34)이 부착되고, 수동소자(14) 위에 제2반도체 칩(36)이 적층 부착됨에 따라, 보다 조밀한 시스템 인 패키지를 구현할 수 있고, 또한 패키지의 X,Y 크기를 줄일 수 있게 된다.
또한, 상기 제2반도체 칩(36)은 수동소자(14)에 의하여 제1반도체 칩(34)과 이격되며 적층되므로, 기존에 사용되었던 별도의 이격 유지용 Si 스페이서가 필요없게 되며, 이 Si 스페이서를 이용한 기존 패키지 구조보다 패키지의 높이를 낮게 가져 갈 수 있을 뿐만 아니라, Si 스페이서 공정를 부착하는 공정이 배제되어 공정 단순화 및 비용 절감이 가능한 장점을 제공할 수 있다.
첨부한 도 7b에 도시된 바와 같이, 본 발명의 제7실시예에 따른 시스템 인 패키지(170)도 제6실시예의 패키지(160)와 마찬가지로 2개의 칩이 집약되면서도 패키지의 X 및 Y방향 크기를 줄일 수 있도록 한 점에 특징이 있다.
즉, 제7실시예에 따른 시스템 인 패키지는 상기한 제6실시예와 그 구조가 동일하고, 다만 상기 수동소자(14) 사이에서 기판(20)상에 부착된 제1반도체 칩(10)과 기판(20)간을 연결하는 입출력단자(28)를 다르게 적용한 점에 차이가 있다.
보다 상세하게는, 상기 수동소자(14) 사이에서 기판(20)상에 부착된 제1반도체 칩(34)과 기판(20)간을 연결하는 전도성의 전기적 신호 전달수단은 제6실시예에 따른 패키지(160)의 경우 와이어(22)로 본딩하였지만, 제7실시예에 따른 패키지(170)의 경우에는 플립칩(40: flip chip)을 이용하여 제1반도체 칩(34)과 기판(20)간을 신호 교환 가능하게 연결하게 된다.
좀 더 상세하게는, 제1반도체 칩(34)의 저면에 형성된 본딩패드와, 기판(20)의 전도성패턴이 플립칩(40)을 사이에 두고 신호 교환 가능하게 연결되어, 첨부한 도 7b에 도시된 바와 같은 시스템 인 패키지(170)로 완성된다.
이와 같이, 제7실시예에 따른 시스템 인 패키지(170)의 경우도 제6실시예와 같이 수동소자(14) 사이에 하부칩인 제1반도체 칩(34)이 부착되고, 수동소자 위에 제2반도체 칩(36)이 적층 부착됨에 따라, 보다 조밀한 시스템 인 패키지를 구현하는 동시에 패키지의 X,Y 크기를 줄일 수 있게 된다.
제 8 ~ 13 실시예
여기서, 본 발명에 따른 시스템 인 패키지의 제8,9,10,11,12,13실시예를 설 명하면 다음과 같다.
첨부한 도 8a,8b,8c,8d,8e,8f는 각각 본 발명에 따른 시스템 인 패키지의 제8,9,10,11,12,13실시예를 나타내는 단면도이다.
본 발명의 제8,9,10,11,12,13실시예에 따른 시스템 인 패키지는 RF칩을 포함한 3개의 칩이 적층 구성된 RF 디바이스로서, 안정적인 스택-업 구조 및 새로운 전자파 차폐 구조를 제공하여, RF 디바이스의 성능 향상을 도모할 수 있도록 한 점에 특징이 있다.
전술한 바와 같이, 시스템 인 패키지인 RF 디바이스(RF 모듈 = RF 패키지)는 가장 최적의 기능 수행을 위하여 RF칩이 중간 칩인 베이스밴드 칩(Baseband die) 과 상부 칩인 메모리 칩(memory die)보다 작음에도 불구하고, 스택-업(stack-up) 구조에서 가장 바닥쪽에 위치하게 되는 바, 이는 반도체 칩 부착(D/A) 공정을 진행함에 있어 중간 칩인 베이스밴드 칩이나 상부 칩인 메모리 칩을 부착하는 도중 크랙의 위험을 줄이기 위해 단위생산성(UPH) 저하를 초래하거나 핸들링(handling)에 많은 주의를 요구하는 문제점이 따르게 된다.
이러한 점을 감안하여, 본 발명의 제8,9,10,11,12,13실시예에 따른 시스템 인 패키지는 RF 디바이스의 보다 안정적인 스택 업 구조와 더불어 새로운 전자파 차폐(shielding) 기술을 제안함으로써, 구조적으로는 안정적인 구조를 통한 공정 안정화를 추구하고, 기능상으로는 새로운 차폐 구조로 인하여 RF 디바이스의 기능향상을 도모할 수 있도록 한 것이다.
첨부한 도 8a에 도시된 바와 같이, 본 발명의 제8실시예에 따른 시스템 인 패키지(180)를 제조하기 위하여, 먼저 기판(20)의 칩부착 영역에 캐비티(12)가 형성되고, 칩부착 영역의 바깥쪽 위치에는 수동소자(14)가 장착된다.
이어서, 상기 기판(20)의 캐비티(12)내에 RF칩인 제1반도체 칩(34)을 접착수단(30)으로 부착하고, 제1반도체 칩(34)의 본딩패드와 캐비티(12) 바닥면에 형성된 와이어 본딩용 전도성패턴(18)간을 와이어(22)로 본딩하며, 이때 캐비티(12)의 깊이가 와이어(22)의 루프 최대 높이보다 크기 때문에 와이어(22)는 캐비티(12) 위쪽으로 돌출되지 않는다.
다음으로, 상기 캐비티(12)를 전자파 차폐용 금속판(32)으로 덮어주게 되며, 이 금속판(32)은 기판(20)의 그라운드용 전도성패턴(42)과 접촉되어 RF칩인 제1반도체 칩(34)으로부터 발생되는 전자파를 접지시키는 역할을 하게 된다.
이어서, 상기 금속판(32)상에 베이스밴드 칩인 제2반도체 칩(36)을 부착하고, 이 제2반도체 칩(36)의 본딩패드와 상기 기판(20)의 와이어 본딩용 전도성패턴(18)간을 와이어(22)로 연결한다.
연이어, 상기 제2반도체 칩(36)상에 엘라스토머와 같은 접착수단(30)을 이용하여 메모리 칩인 제3반도체 칩(38)을 부착하고, 이 제3반도체 칩(38)의 본딩패드와 상기 기판(20)의 와이어 본딩용 전도성패턴(18)을 와이어(22)로 연결한다.
다음으로, 상기 금속판(32), 제2 및 제3반도체 칩(36,38), 수동소자(14), 와이어(22) 등을 포함하는 기판(20)의 상면에 걸쳐 몰딩수지(24)로 몰딩한 후, 상기 기판(20)의 저면에 형성된 볼랜드(26)에 솔더볼과 같은 입출력단자(28)를 융착시킴으로써, 첨부한 도 8a와 같은 시스템 인 패키지(180)가 완성된다.
이와 같이, 상기 금속판(32)은 기판(20)의 비아홀을 통하여 그라운드용 전도성패턴(42)과 접촉되어 있기 때문에 RF 칩인 제1반도체 칩(34)으로부터 발생되는 전자파를 접지시킬 수 있고, 기판(20)의 캐비티(12)에 제1반도체 칩(34)이 삽입되는 식으로 스택 업되므로, 패키지의 상하 두께를 줄일 수 있다.
또한, 첨부한 도 2의 기존 패키지(320)에서 보듯이 제1반도체 칩(34)상에 보다 큰 면적의 제2반도체 칩(36)이 부착될 때, 그 적층 부착상태가 비안정적이므로, 가압력 등의 외부력에 의하여 제2반도체 칩에 균열이 발생할 수 있는 위험이 있지만, 본 발명의 제8실시예에 따르면 기판(20)의 캐비티(12)에 제1반도체 칩(34)이 삽입되는 식으로 부착되고, 금속판(32)상에 제2반도체 칩(36)이 안정적으로 스택-업되므로, 칩의 균열 등이 발생되는 것을 배제시킬 수 있다.
또한, 첨부한 도 2의 기존 패키지(320)에서 보듯이, 제1 및 제2반도체 칩(34,36) 사이에 간격 유지를 위한 별도의 Si 스페이서(16)가 부착되었지만, 본 발명의 제8실시예에 따르면 Si 스페이서 등을 부착하는 공정 등을 배제할 수 있으므로, 공정 단순화 및 비용절감을 실현할 수 있다.
첨부한 도 8b에 도시된 바와 같이, 본 발명의 제9실시예에 따른 시스템 인 패키지(190)는 기판(20)상에 부착된 제1반도체 칩(34) 전체 표면이 금속캔(44)으로 둘러싸인 점에 특징이 있다.
즉, 제9실시예에 따른 시스템 인 패키지(190)는 제8실시예의 패키지(180)와 같이 기판(20)에 캐비티를 형성하지 않고, 제1반도체 칩(34)을 금속캔(44: metal can)으로 밀폐시키는 구조를 특징으로 한다.
이에, 제9실시예에 따른 시스템 인 패키지(190)는 기판(20)상의 칩부착영역에 RF칩인 제1반도체 칩(34)이 접착수단(30)에 의하여 부착되고, 상기 제1반도체 칩(34)과 기판(20)의 와이어 본딩용 전도성패턴(18)간이 와이어(22)로 본딩되는 단계와; 상기 와이어 본딩된 제1반도체 칩(34)의 전체를 직사각체의 금속캔(44)으로 덮어주는 단계와; 상기 금속캔(44)상에 베이스밴드 칩인 제2반도체 칩(36)을 부착하고, 제2반도체 칩(36)과 기판(20)의 와이어 본딩용 전도성패턴(18)간을 와이어(22)로 본딩하는 단계와; 상기 제2반도체 칩(36)상에 메모리 칩인 제3반도체 칩(38)을 엘라스토머와 같은 접착수단(30)으로 부착하고, 제3반도체 칩(38)과 기판(20)의 와이어 본딩용 전도성패턴(18)간을 와이어(22)로 본딩하는 단계와; 상기 금속캔(44)과, 제2 및 제3반도체 칩(36,38), 수동소자(14), 와이어(22) 등을 포함하는 기판(20) 상면에 걸쳐 몰딩수지(24)로 몰딩하는 단계와; 기판(20)의 저면에 형성된 볼랜드(26)에 솔더볼과 같은 입출력단자(28)를 융착시키는 단계를 통하여 첨부한 도 8b에 도시된 시스템 인 패키지(190)로 완성된다.
이때, 상기 금속캔(44)은 기판(20)의 그라운드용 전도성패턴(42)과 접촉되는 상태가 되어, RF칩인 제1반도체 칩(34)에서 발생되는 전자파를 접지시킬 수 있게 된다.
이와 같이, 제9실시예에 따른 시스템 인 패키지(190)도 상기 금속캔(44)상에 제2반도체 칩(36)이 안정적으로 스택-업될 수 있고, 또한 별도의 Si 스페이서 등을 부착하는 공정 등을 배제할 수 있으므로, 공정 단순화 및 비용절감을 실현할 수 있다.
첨부한 도 8c에 도시된 바와 같이, 본 발명의 제10실시예에 따른 시스템 인 패키지(200)는 제8실시예의 패키지(180)와 동일한 구조를 가지며, 단지 기판(20)상의 캐비티(12)내에 RF칩인 제1반도체 칩(34)이 플립칩(40)에 의하여 신호 교환 가능하게 부착된 점에 차이가 있으며, 나머지 구성 및 효과에 대한 설명은 제8실시예와 동일하므로 생략하기로 한다.
첨부한 도 8d에 도시된 바와 같이, 본 발명의 제11실시예에 따른 시스템 인 패키지(210)는 제8실시예의 패키지(180)와 동일한 구조를 가지며, 단지 상기 금속판(32)으로 덮혀진 캐비티(12) 내부가 몰딩수지(24)로 채워져 제1반도체 칩(34)과 이를 연결하는 와이어(22)에 대한 결합력을 향상시킨 점에 특징이 있다.
특히, 제11실시예에 따른 패키지(210)에 적용된 기판(20)에는 캐비티(12)와 연통되는 복수개의 트렌치(46: Trench)가 오목하게 형성되며, 이 트렌치(46)는 금속판(32)의 테두리에 의하여 덮혀지게 되지만 오목한 형상으로 형성되기 때문에 캐비티(12)의 내부와 외부간을 연통시키는 통로 역할을 하게 된다.
따라서, 몰딩 공정시 상기 트렌치(46)를 통하여 몰딩수지(24)가 캐비티(12) 내부로 공급되어 채워지는 바, 이 몰딩수지(24)에 의하여 캐비티(12)내의 제1반도체 칩(34)과 와이어(22) 등이 몰딩되어, 결국 제1반도체 칩(34) 및 와이어(22) 등은 몰딩수지와 결합되어, 견고한 고정력을 갖게 된다.
물론, 상기 금속판(32)의 테두리 저면중 트렌치(46)외의 영역은 기판(20)상에 형성된 그라운드용 전도성패턴과 접촉되는 상태가 되어, RF칩인 제1반도체 칩(34)으로부터 발생되는 전자파를 접지시킬 수 있게 된다.
이와 같이, 제11실시예에 따른 시스템 인 패키지(210)의 경우, RF 칩이 현재의 두꺼운 두께에서 얇은 두께로 전향될 것을 고려하여, 기판(20)에 캐비티(12)를 형성하고 이 캐비티(12)내에서 제1반도체 칩 부착 및 와이어 본딩을 실시함으로써, 전체적인 패키지 두께를 줄일 수 있다.
또한, 상기 기판(20)에 형성된 트렌치(46)를 통하여 캐비티(12)로 몰딩수지(24)가 채워지게 함으로써, 제1반도체 칩(34) 및 와이어(22) 등은 몰딩수지(24)와 결합되어 견고한 고정력을 갖게 되는 효과를 제공한다.
또한, 제11실시예에 따른 패키지(210)도 제8실시예의 패키지(180)와 같이, 제1 및 제2반도체 칩(34,36)간의 이격을 위한 별도의 Si 스페이서가 필요없어, 공정 단순화 및 비용절감을 실현할 수 있다.
첨부한 도 8e에 도시된 바와 같이, 본 발명의 제12실시예에 따른 시스템 인 패키지(220)는 제9실시예의 패키지(190)와 같이, 기판(20)에 캐비티를 형성하지 않고, 제1반도체 칩(34)을 금속 캔(44: metal can)으로 밀폐시키는 구조를 특징으로 하며, 특히 금속캔(44)에 다수의 몰딩수지 공급 구멍(48)이 관통 형성된 점에 특징이 있다.
따라서, 몰딩 공정시 상기 금속캔(44)의 몰딩수지 공급 구멍(48)을 통하여 몰딩수지(24)가 금속캔(44)의 내부로 공급되어 채워지는 바, 이 몰딩수지(24)에 의하여 제1반도체 칩(34)과 와이어(22) 등이 몰딩된다.
이와 같이, 제12실시예에 따른 시스템 인 패키지(220)는 상기 금속캔(44)으로 둘러싸인 제1반도체 칩(34) 및 와이어(22) 등이 몰딩수지(24)와 결합되어, 견고 한 고정력을 갖게 되고, 상기 금속캔(44)을 통해 RF칩인 제1반도체 칩(34)에서 발생되는 전자파를 용이하게 접지시킬 수 있다.
또한, 상기 금속캔(44)상에 제2반도체 칩(36)이 안정적으로 스택-업될 수 있고, 별도의 Si 스페이서 등을 부착하는 공정 등을 배제할 수 있으므로, 공정 단순화 및 비용절감을 실현할 수 있다.
첨부한 도 8f에 도시된 바와 같이, 본 발명의 제13실시예에 따른 시스템 인 패키지(230)는 상기한 제11실시예의 패키지(210)와 동일한 구조를 가지며, 단지 기판(20)상의 캐비티(12)내에 RF칩인 제1반도체 칩(34)이 플립칩(40)에 의하여 신호 교환 가능하게 부착된 점에 차이가 있으며, 나머지 구성 및 효과에 대한 설명은 제8실시예와 동일하므로 생략하기로 한다.
제 14 ~ 15 실시예
여기서, 본 발명에 따른 시스템 인 패키지의 제14 및 15실시예를 설명하면 다음과 같다.
첨부한 도 9a,9b는 각각 본 발명에 따른 시스템 인 패키지의 제14,15실시예를 나타내는 단면도이다.
본 발명의 제14 및 제15실시예에 따른 시스템 인 패키지(240,250)는 기판(20)상에 가장 작은 크기를 갖는 RF칩인 제1반도체 칩(34)이 부착된 상태에서, 보다 큰 크기를 갖는 베이스밴드 칩인 제2반도체 칩(36)을 제1반도체 칩(34)상에 부착할 때, 안정적인 칩 부착이 이루어질 수 있도록 한 점에 특징이 있다.
이를 위해, 먼저 기판(20)상의 칩부착영역에 접착수단(30)에 의하여 RF칩인 제1반도체 칩(34)이 부착되고, 이 제1반도체 칩(34)과 기판(20)의 와이어 본딩용 전도성패턴(18)간을 와이어(22)로 연결하는 단계가 진행된다.
물론, 상기 기판(20)의 칩부착영역의 바깥쪽에는 복수의 수동소자(14)가 장착된다.
다음으로, 상기 제1반도체 칩(34)과 와이어(22)를 포함하는 기판(20)상에 젤 타입의 필름 어드헤시브(48)가 도포되어, 제1반도체 칩(34)과 이를 기판과 연결하는 와이어(22)는 젤 타입의 필름 어드헤시브(48)로 감싸여지게 된다.
이어서, 상기 젤 타입의 필름 어드헤시브(48)상에 베이스밴드 칩인 제2반도체 칩(36)이 부착되고, 이 제2반도체 칩(36)과 기판(20)의 와이어 본딩용 전도성패턴(18)간을 와이어(22)로 연결한다.
연이서, 상기 제2반도체 칩(36)상에 접착수단(30)에 의하여 메모리 칩인 제3반도체 칩(38)을 부착하고, 이 제3반도체 칩(38)과 기판(20)의 와이어 본딩용 전도성패턴(18)간을 와이어(22)로 연결한다.
다음으로, 상기 젤 타입의 필름 어드헤시브(48)와, 제2 및 제3반도체 칩(36,38), 수동소자(14), 와이어(22)을 포함하는 기판(20) 상면에 걸쳐 몰딩수지(24)로 몰딩되고, 상기 기판(20)의 저면에 형성된 볼랜드(26)에 입출력단자(28)가 융착됨으로써, 첨부한 도 9a에 도시된 바와 같은 시스템 인 패키지(240)로 완성된다.
한편, 본 발명의 제15실시예에 따른 시스템 인 패키지(250)는 상기한 제14실시예의 패키지(240)와 그 구조가 동일하고, 첨부한 도 9b에 도시된 바와 같이 단지 소형 수동소자(14)가 제1반도체 칩(34) 주변의 기판(20)상에 더 장착됨과 함께 젤 타입의 필름 어드헤시브(48)로 감싸여진 점을 특징으로 한다.
이와 같이, 본 발명의 제14 및 제15실시예에 따른 시스템 인 패키지(240,250)의 경우, 중간칩인 제2반도체 칩(36)이 거의 동일 면적을 갖는 젤 타입의 필름 어드헤시브(48)상에 부착되므로, 보다 안정적인 칩 부착 및 구조를 가지게 된다.
즉, 중간칩인 제2반도체 칩(36)의 부착 공정시, 기존에는 RF칩인 제1반도체 칩(34)의 에지 부분에서 제2반도체 칩 부착시 하중에 의하여 제2반도체 칩(36)의 크랙 유발이 발생되는 위험이 있었으나, 상기한 제14 및 제15실시예에 따른 패키지(240,250)구조에서는 제2반도체 칩(36)을 부착시킬 때 가해지는 힘이 젤 타입의 필름 어드헤시브(48)로 분산되기 때문에 안정적인 칩 부착 공정이 이루어질 수 있다.
또한, 작은 크기의 수동소자(14)를 젤 타입의 필름 어드헤시브(48)내의 기판(20)상에 더 부착시킴으로써, 시스템 인 패키지의 구조를 좀 더 고집적화시킬 수 있고, 전체 패키지 사이즈를 줄일 수 있는 효과도 얻을 수 있다.
여기서, 본 발명에 따른 반도체 패키지에 적용될 수 있는 전도성 연결수단에 대하여 설명하면 다음과 같다.
첨부한 도 10a 및 도 10b는 본 발명에 따른 시스템 인 패키지의 전기적 신호 전달수단 즉, 전도성 연결수단을 설명하는 단면도이다.
상술한 각 실시예에 따른 본 발명의 시스템 인 패키지(110,....250)에 적용 될 수 있는 전도성 연결수단은 ⅰ)상기 기판(20)과, 이 기판(20)상에 부착되는 반도체 칩(10)간의 전기적 신호 교환을 위한 전도성 연결수단으로 사용될 수 있고, ⅱ)상기 기판(20)과, 이 기판(20)상에 부착되는 수동소자(14)간의 전기적 신호 교환을 위한 전도성 연결수단으로 사용될 수 있으며, ⅲ)기판(20)의 저면에 형성된 볼랜드(26)와, 마더보드(미도시됨)간의 전기적 신호 교환을 위한 전도성 연결수단으로 사용될 수 있는 전도성 입자(50)이다.
상기 전도성 입자(50)들은 접착수단(30)을 매개로 그 내부에 존재하게 되며, 전도성 입자(50)를 포함하는 접착수단(30)이 기판(20)과 반도체 칩(10) 사이에 도포되거나, 기판(20)과 수동소자(14) 사이에 도포될 수 있으며, 또한 기판(20)의 저면에 형성된 볼랜드(26)와 마더보드 사이에 도포될 수 있는 것으로서, 전원 인가전에는 전도성 입자(50)들은 수평 배열상태를 이루고 있다가, 전원이 인가되면 수평 배열상태에서 수직으로 직립하며 트위스트되어, 결국 종축으로 입자간 연결고리를 만들게 된다.
따라서, 상기 전도성 입자(50)들이 수직으로 직립되어 만들어진 상기 수직 연결고리가 상기 기판(20)과 반도체 칩(10)간을 전기적 신호 교환 가능하게 연결하고, 상기 기판(20)과 수동소자(14)간을 전기적 신호 교환 가능하게 연결하게 되며, 또한 상기 기판(20)의 볼랜드(26)와 마더보드간을 전기적 신호 교환 가능하게 연결하게 된다.
이와 같이, 전원 인가시 직립 가능한 전도성(conductive) 입자를 전기적 신호 교환을 위한 연결수단으로 사용함으로써, 기판과 반도체 칩간의 와이어 본딩이 배제되어 공정 단순화 및 제조 비용을 절감할 수 있고, 와이어 본딩에 필요한 공간이 제거되어 패키지 사이즈를 줄일 수 있다.
또한, 기판과 반도체 칩을 플립 칩으로 연결하는 경우에도, 기존의 범프 웨이퍼(bumped wafer)를 사용하지 않고 칩 부착이 가능하여, 범프(bump) 형성을 위한 공정 배제로 공정 단순화 및 제조 비용을 절감할 수 있고, 플립 칩 부착을 위한 반도체 칩과 기판간의 언더필(underfill)용 공간 제거로 패키지 사이즈를 줄일 수 있다.
또한, 전원 인가시 직립 가능한 전도성 입자들을 패키지와 마더보드(mother board)간의 전기적 연결에 사용함으로써, 기존의 솔더볼과 같은 입출력단자 부착 공정 및 솔더볼 부착을 위한 솔더 페이스트 프린팅(solder paste printing) 공정이 배제될 수 있으므로, 공정 단순화 및 제조 비용 절감을 더욱 실현할 수 있다.
도 1은 기존의 시스템 인 패키지를 설명하는 단면도,
도 2 및 도 3은 기존의 3개 칩이 적층된 구조의 시스템 인 패키지를 설명하는 단면도,
도 4는 기존의 2개 칩이 적층된 구조의 시스템 인 패키지를 설명하는 단면도,
도 5a,5b는 각각 본 발명에 따른 시스템 인 패키지의 제1 및 제2실시예를 나타내는 단면도,
도 6a,6b,6c는 각각 본 발명에 따른 시스템 인 패키지의 제3,4,5실시예를 나타내는 단면도,
도 7a,7b는 각각 본 발명에 따른 시스템 인 패키지의 제6,7실시예를 나타내는 단면도,
도 8a,8b,8c,8d,8e,8f는 각각 본 발명에 따른 시스템 인 패키지의 제8,9,10,11,12,13실시예를 나타내는 단면도,
도 9a,9b는 각각 본 발명에 따른 시스템 인 패키지의 제14,15실시예를 나타내는 단면도,
도 10a 및 도 10b는 본 발명에 따른 시스템 인 패키지의 전기적 신호 전달수단을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 칩 12 : 캐비티
14 : 수동소자 16 : 필름 또는 Si스페이서
18 : 와이어 본딩용 전도성패턴 20 : 기판
22 : 와이어 24 : 몰딩수지
26 : 볼랜드 28 : 입출력단자
30 : 접착수단 32 : 금속판
34 : 제1반도체 칩 36 : 제2반도체 칩
38 : 제3반도체 칩 40 : 플립칩
42 : 그라운드용 전도성패턴 44 : 금속캔
46 : 트렌치 47 : 몰딩수지 공급 구멍
48 : 젤 타입의 필름 어드헤시브 50 : 전도성 입자
110,120,130,140,150,160,170,180,190,200 : 반도체 패키지
210,220,230,240,250, 310,320,330,340 : 반도체 패키지

Claims (15)

  1. 기판의 상면 중앙부에는 반도체 칩이 부착되는 영역보다 다소 크게 형성된 캐비티;
    상기 캐비티내에 부착되는 복수의 수동소자;
    상기 수동소자들의 상면에 부착되는 필름 또는 Si 스페이서;
    상기 필름 또는 Si 스페이서 상면에 부착된 반도체 칩;
    상기 기판의 와이어 본딩용 전도성패턴과 반도체 칩간을 연결하는 와이어;
    상기 캐비티내의 수동소자, 반도체 칩, 와이어를 포함하는 기판의 상면에 걸쳐 몰딩된 몰딩수지;
    상기 기판의 저면에 형성된 볼랜드에 융착된 입출력단자;
    를 포함하여 구성된 것을 특징으로 하는 반도체 패키지.
  2. 기판의 저면 중앙부에 형성된 캐비티;
    상기 캐비티내에 부착된 복수의 수동소자;
    상기 기판의 상면에 에폭시 수지에 의하여 부착된 반도체 칩;
    상기 기판의 와이어 본딩용 전도성패턴과 반도체 칩간을 연결하는 와이어;
    상기 반도체 칩과 와이어를 포함하는 기판의 상면에 걸쳐 몰딩된 몰딩수지;
    기판의 저면에 형성된 볼랜드에 융착된 입출력단자;
    를 포함하여 구성된 것을 특징으로 하는 반도체 패키지.
  3. 기판상의 반도체 칩 부착 영역 및 그 외측 영역에 수직으로 세워져 부착되는 복수의 수동소자와;
    기판의 칩 부착영역에 세워진 수동소자상에 에폭시 수지에 의하여 부착되는 반도체 칩;
    상기 반도체 칩과 기판의 와이어 본딩용 전도성패턴간에 연결되고, 상기 반도체 칩과 수동소자간에도 연결되는 와이어;
    상기 수동소자들과, 수동소자상에 반도체 칩, 그리고 와이어를 포함하는 기판상에 걸쳐 몰딩된 몰딩수지;
    상기 기판의 저면에 형성된 볼랜드에 융착된 입출력단자;
    를 포함하여 구성된 것을 특징으로 하는 반도체 패키지.
  4. 청구항 3에 있어서, 상기 수동소자들의 상면에는 전자파 차폐를 위한 금속판이 더 부착된 것을 특징으로 하는 반도체 패키지.
  5. 기판상의 칩부착 영역과 인접한 위치에 장착된 수동소자;
    상기 수동소자 사이의 기판상에 접착수단에 의하여 부착되는 제1반도체 칩;
    상기 제1반도체 칩과 기판의 와이어 본딩용 전도성패턴간에 연결되는 신호교환수단;
    상기 수동소자의 상면에 접착수단에 의하여 적층 부착되되, 제1반도체 칩과 상하로 이격되며 부착되는 제2반도체 칩;
    상기 제2반도체 칩과 기판의 와이어 본딩용 전도성패턴간에 연결되는 동시에 제2반도체 칩과 수동소자간에 연결되는 와이어;
    상기 제1 및 제2반도체 칩, 수동소자, 와이어를 포함하는 기판의 상면에 걸쳐 몰딩된 몰딩수지;
    상기 기판의 저면에 형성된 볼랜드에 융착된 입출력단자; 를 포함하여 구성된 것을 특징으로 하는 반도체 패키지.
  6. 청구항 5에 있어서, 상기 제1반도체 칩과 기판의 와이어 본딩용 전도성패턴간에 연결되는 신호교환수단은 와이어 또는 플립 칩인 것을 특징으로 하는 반도체 패키지.
  7. 청구항 5에 있어서, 상기 수동소자의 바깥쪽 상면에 와이어가 본딩되고, 상기 수동소자의 안쪽 상면에는 제2반도체 칩의 테두리가 받쳐지며 올려지는 것을 특 징으로 하는 반도체 패키지.
  8. 칩부착 영역에 캐비티가 형성되고, 칩부착 영역의 바깥쪽 위치에는 수동소자가 장착된 기판;
    상기 기판의 캐비티내에 접착수단에 의하여 부착된 제1반도체 칩;
    상기 제1반도체 칩의 본딩패드와, 캐비티 바닥면에 형성된 전도성패턴간을 연결하는 신호교환수단;
    상기 캐비티를 밀폐시키며 기판상에 안착되되, 기판상의 그라운드용 전도성패턴과 접촉하는 금속판;
    상기 금속판상에 부착되는 제2반도체 칩;
    상기 제2반도체 칩과 상기 기판의 와이어 본딩용 전도성패턴간을 연결하는 와이어;
    상기 제2반도체 칩상에 접착수단에 의히여 부착되는 제3반도체 칩;
    상기 제3반도체 칩과 상기 기판의 와이어 본딩용 전도성패턴을 연결하는 와이어;
    상기 금속판, 제2 및 제3반도체 칩, 수동소자, 와이어를 포함하는 기판의 상면에 걸쳐 몰딩된 몰딩수지;
    상기 기판의 저면에 형성된 볼랜드에 융착된 입출력단자;
    를 포함하여 구성된 것을 특징으로 하는 반도체 패키지.
  9. 청구항 8에 있어서, 상기 제1반도체 칩과 기판의 와이어 본딩용 전도성패턴간에 연결되는 신호교환수단은 와이어 또는 플립 칩인 것을 특징으로 하는 반도체 패키지.
  10. 청구항 8에 있어서, 상기 기판에는 캐비티와 연통되는 복수개의 트렌치가 오목하게 형성되고, 이 트렌치를 통하여 제1반도체 칩이 부착되어 있는 캐비티내로 몰딩수지가 채워지는 것을 특징으로 하는 반도체 패키지.
  11. 기판상의 칩부착영역에 접착수단에 의하여 부착된 제1반도체 칩;
    상기 제1반도체 칩과, 기판의 와이어 본딩용 전도성패턴간에 연결된 와이어;
    상기 와이어 본딩된 제1반도체 칩의 전체를 덮어주면서 기판의 그라운드용 전도성패턴과 접촉하게 되는 금속캔;
    상기 금속캔상에 부착되는 제2반도체 칩;
    상기 제2반도체 칩과, 기판의 와이어 본딩용 전도성패턴간에 연결된 와이어;
    상기 제2반도체 칩상에 접착수단에 의하여 부착된 제3반도체 칩;
    상기 제3반도체 칩과, 기판의 와이어 본딩용 전도성패턴간에 연결된 와이어;
    상기 금속캔과, 제2 및 제3반도체 칩, 수동소자, 와이어을 포함하는 기판 상면에 걸쳐 몰딩된 몰딩수지;
    상기 기판의 저면에 형성된 볼랜드에 융착된 입출력단자;
    를 포함하여 구성된 것을 특징으로 하는 반도체 패키지.
  12. 청구항 11에 있어서, 상기 금속캔에는 다수의 구멍이 관통 형성되고, 이 구멍을 통하여 몰딩수지가 금속캔의 내부로 공급되어 제1반도체 칩과 와이어가 몰딩되는 것을 특징으로 하는 반도체 패키지.
  13. 기판상의 칩부착영역에 접착수단에 의하여 부착된 제1반도체 칩;
    상기 제1반도체 칩과, 기판의 와이어 본딩용 전도성패턴간에 연결된 와이어;
    상기 기판의 칩부착영역의 바깥쪽에는 장착된 복수의 수동소자;
    상기 제1반도체 칩과 와이어를 포함하는 기판상에 도포되어, 제1반도체와 와이어를 감싸주는 젤 타입의 필름 어드헤시브;
    상기 젤 타입의 필름 어드헤시브상에 부착되는 제2반도체 칩;
    상기 제2반도체 칩과, 기판의 와이어 본딩용 전도성패턴간에 연결된 와이어;
    상기 제2반도체 칩상에 접착수단에 의하여 부착된 제3반도체 칩;
    상기 제3반도체 칩과, 기판의 와이어 본딩용 전도성패턴간에 연결된 와이어;
    상기 젤 타입의 필름 어드헤시브와, 제2 및 제3반도체 칩, 수동소자, 와이어을 포함하는 기판 상면에 걸쳐 몰딩된 몰딩수지;
    상기 기판의 저면에 형성된 볼랜드에 융착된 입출력단자;
    를 포함하여 구성된 것을 특징으로 하는 반도체 패키지.
  14. 청구항 13에 있어서, 작은 크기의 수동소자가 제1반도체 칩 주변의 기판상에 더 장착되어, 젤 타입의 필름 어드헤시브로 감싸여지는 것을 특징으로 하는 반도체 패키지.
  15. 청구항 1,2,3,5,8,11,13중 어느 하나의 항에 있어서,
    ⅰ) 상기 기판과, 이 기판상에 부착되는 반도체 칩간의 전기적 신호 교환을 위한 전도성 연결수단, ⅱ) 상기 기판과, 이 기판상에 부착되는 수동소자간의 전기적 신호 교환을 위한 전도성 연결수단, 및 ⅲ) 기판의 저면에 형성된 볼랜드와, 마더보드간의 전기적 신호 교환을 위한 전도성 연결수단은:
    전원이 인가되면 수평상태에서 수직으로 직립하며 트위스트되어, 종축으로 입자간 연결고리를 만들게 되는 전도성 입자들이며,
    상기 전도성 입자들이 수직으로 직립되어 만들어진 상기 수직 연결고리가 상기 기판과 반도체 칩간을 전기적 신호 교환 가능하게 연결하고, 상기 기판과 수동 소자간을 전기적 신호 교환 가능하게 연결하며, 상기 기판의 볼랜드와 마더보드간을 전기적 신호 교환 가능하게 연결하는 것을 특징으로 하는 반도체 패키지.
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