KR20090017113A - Method of manufacturing transistor of semiconductor device - Google Patents

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KR20090017113A
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조용태
박현식
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Abstract

A method of manufacturing the transistor in the semiconductor device is provided to minimize the loss of the element isolation film generated in the manufacturing process of 3D transistor including the recess transistor, the pin transistor, the saddle transistor etc. The active area is formed to form the element isolation film(21) on the substrate(20). The hard mask pattern(22) is formed on the substrate. By using the hard mask pattern as the etching barrier, the recessed portion is formed by etching the substrate. The material layer is formed on the overall structure of outcome including the hard mask pattern and groove. The material layer is recessed to the bottom surface of the hard mask pattern. The hard mask pattern is removed by wet etching. The amorphous carbon layer(23) is formed on the overall structure including the hard mask pattern.

Description

반도체 소자의 트랜지스터 제조 방법{METHOD FOR MANUFACTURING TRANSISTOR IN SEMICONDUCTOR DEVICE}METHOOD FOR MANUFACTURING TRANSISTOR IN SEMICONDUCTOR DEVICE

본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technology, and more particularly, to a transistor manufacturing method of a semiconductor device.

최근 반도체 소자의 집적도가 증가함에 따라 종래의 플래너(planar) 트랜지스터 구조로는 트랜지스터 채널 길이(channel length) 감소 및 고농도 도핑에 의한 접합 누설(junction leakage) 때문에 소자의 리프레시(refresh) 특성 확보에 한계가 있다.With the recent increase in the degree of integration of semiconductor devices, conventional planar transistor structures have limitations in securing the refresh characteristics of devices due to the reduction of transistor channel length and junction leakage due to high concentration doping. have.

이러한 한계를 극복하기 위하여 최근 다양한 트랜지스터 구조가 제안되고 있다. 좀더 상세하게는, 기판의 활성 영역을 소정 깊이 식각하여 형성된 리세스(recess) 상에 게이트를 형성하는 리세스 트랜지스터 구조, 소자 분리막을 소정 깊이 식각하여 수직으로 돌출되는 핀(fin) 활성 영역 상에 게이트를 형성하는 핀 트랜지스터 구조, 상기 리세스 트랜지스터 구조와 상기 핀 트랜지스터 구조가 혼합 된 새들(saddle) 트랜지스터 구조 등이 있다. 이들 트랜지스터 구조를 이용하면 트랜지스터의 채널 길이 증가 및 도핑 농도의 감소로 소자의 리프레시 특성이 크게 개선된다. In order to overcome this limitation, various transistor structures have recently been proposed. More specifically, a recess transistor structure for forming a gate on a recess formed by etching the active region of the substrate to a predetermined depth, and a fin active region that vertically protrudes by etching the device isolation layer to a predetermined depth. And a saddle transistor structure in which the recess transistor structure and the pin transistor structure are mixed. Using these transistor structures, the refresh characteristics of the device are greatly improved by increasing the channel length of the transistor and decreasing the doping concentration.

여기서, 리세스 트랜지스터 구조, 핀 트랜지스터 구조 및 새들 트랜지스터 구조를 형성하기 위해서는 공통적으로 기판 활성영역 또는 소자 분리막의 식각이 요구되고, 이러한 식각 공정의 베리어로서 주로 산화막으로 이루어진 하드마스크 패턴을 이용한다. In order to form the recess transistor structure, the fin transistor structure, and the saddle transistor structure, etching of the substrate active region or the device isolation layer is commonly required, and a hard mask pattern mainly composed of an oxide film is used as a barrier of the etching process.

한편, 반도체 소자의 고집적화에 따라 패턴이 미세화되면서 기판의 활성 영역을 정의하기 위한 소자 분리막 형성시 갭필(gap-fill) 특성이 우수한 물질을 이용하여야 하는 제약이 따르게 되었다. 그러나, 갭필 특성이 우수한 물질은 거의 대부분 습식 식각률(wet etch rate)이 높은 물질이다. 따라서, 전술한 리세스 트랜지스터 구조, 핀 트랜지스터 구조 및 새들 트랜지스터 구조를 형성하기 위해 사용되는 산화막 하드마스크 패턴의 습식 제거시 소자 분리막이 크게 손실되는 문제가 있다. 이하, 도1a 내지 도1c를 참조하여 이러한 문제점을 좀더 상세히 설명하기로 한다.On the other hand, as the pattern becomes finer according to the higher integration of semiconductor devices, there is a restriction that a material having excellent gap-fill characteristics is used to form an isolation layer for defining an active region of a substrate. However, most of the materials having excellent gap fill properties have high wet etch rates. Therefore, there is a problem in that the device isolation layer is largely lost during the wet removal of the oxide hard mask pattern used to form the recess transistor structure, the fin transistor structure, and the saddle transistor structure described above. Hereinafter, this problem will be described in more detail with reference to FIGS. 1A to 1C.

도1a 내지 도1c는 종래 기술에 따른 트랜지스터 제조 방법 및 그 문제점을 설명하기 위한 도면이다. 본 도면에서는 새들 트랜지스터를 예로 들어 설명을 진행하기로 한다. 또한, 설명의 편의상 본 도면의 상측에는 평면도를 도시하고 하측에는 이 평면도의 A-A′ 단면도 및 B-B′ 단면도를 도시하기로 한다.1A to 1C are diagrams for describing a transistor manufacturing method and a problem thereof according to the prior art. In this figure, description will be made using a saddle transistor as an example. In addition, for convenience of explanation, a plan view is shown on the upper side of the drawing, and an A-A 'cross section and a B-B' cross-sectional view of the planar view are shown below.

도1a에 도시된 바와 같이, 기판(10)에 STI(Shallow Trench Isolation) 공정 에 의하여 소자 분리막(11)을 형성함으로써 기판(10)의 활성 영역을 한정한다. 이때, 도1a의 점선으로 표시된 영역은 후속 게이트가 통과하게 될 부분을 나타낸다.As shown in FIG. 1A, an isolation region 11 is formed on a substrate 10 by a shallow trench isolation (STI) process to define an active region of the substrate 10. At this time, the area indicated by the dotted line in FIG. 1A represents a portion through which the subsequent gate will pass.

도1b에 도시된 바와 같이, 결과물의 전체 구조 상에 게이트 예정 영역을 노출시키는 하드마스크 패턴(12)을 형성한다. 하드마스크 패턴(12)은 일반적으로 산화막으로 이루어진다.As shown in Fig. 1B, a hard mask pattern 12 is formed on the entire structure of the resultant to expose the gate predetermined region. The hard mask pattern 12 generally consists of an oxide film.

이어서, 노출된 기판(10)의 활성 영역을 소정 깊이 식각하여 제1 요홈부(g1)를 형성하고, 또한, 노출된 소자 분리막(11)을 소정 깊이 식각하여 제2 요홈부(g2)를 형성한다. 이때, 제2 요홈부(g2)의 깊이(d2)는 제1 요홈부(g1)의 깊이(d1)보다 더 크게 형성되어야 한다.Subsequently, the active region of the exposed substrate 10 is etched to a predetermined depth to form a first recess portion g1, and the exposed device isolation layer 11 is etched to a predetermined depth to form a second recess portion g2. do. In this case, the depth d2 of the second recess g2 should be greater than the depth d1 of the first recess g1.

이와 같은 공정의 수행 결과, 본 도면의 A-A′ 단면도를 살펴보면, 기판(10)의 활성 영역이 소정 깊이 식각된 리세스 트랜지스터 구조가 형성되어 있음을 알 수 있다. 이때, 제1 요홈부(g1)의 깊이(d1)가 리세스의 깊이가 된다.As a result of performing such a process, looking at A-A 'cross-sectional view of the figure, it can be seen that the recess transistor structure in which the active region of the substrate 10 is etched to a predetermined depth is formed. At this time, the depth d1 of the first recess g1 becomes the depth of the recess.

반면, 본 도면의 B-B′ 단면도를 살펴보면, 기판(10)의 활성 영역이 소자 분리막(11)으로부터 수직으로 돌출된 핀 트랜지스터 구조가 형성되어 있음을 알 수 있다. 이때, 소자 분리막(11)으로부터 수직으로 돌출된 기판(10) 활성영역 부분 즉, 핀 활성영역의 높이는 제2 요홈부(g2)의 깊이(d2)에서 제1 요홈부(g1)의 깊이(d1)를 뺀 값이 된다.On the other hand, referring to the cross-sectional view taken along line B-B ', it can be seen that a fin transistor structure in which the active region of the substrate 10 protrudes vertically from the device isolation layer 11 is formed. At this time, the height of the active region portion of the substrate 10, that is, the fin active region that protrudes vertically from the device isolation layer 11, is the depth d1 of the first recess portion g1 at the depth d2 of the second recess portion g2. ).

즉, 본 도면의 공정 결과 리세스 트랜지스터 구조와 핀 트랜지스터 구조를 동시에 갖는 새들 트랜지스터 구조가 형성된다. That is, the saddle transistor structure having the recess transistor structure and the fin transistor structure at the same time is formed as a result of the process of this figure.

도1c에 도시된 바와 같이, 하드마스크 패턴(12)을 습식 제거한다. 이때, 하 드마스크 패턴(12)이 산화막으로 이루어진 경우에는 습식 제거시 HF 또는 BOE 케미컬을 이용한다. As shown in FIG. 1C, the hard mask pattern 12 is wet removed. In this case, when the hard mask pattern 12 is formed of an oxide film, HF or BOE chemical is used during wet removal.

그러나, 전술한 바와 같이, 하드마스크 패턴(12)의 습식 제거시 습식 식각률이 높은 물질로 이루어진 소자 분리막(11)이 과도하게 손실된다(화살표 부분 참조). 이와 같은 소자 분리막(11)의 과도 손실은 패싱 게이트(passing gate)의 리닝(leaning) 현상을 초래하고, 누설 전류의 소스로 작용하고, 패싱 게이트와 활성 영역 상의 게이트 사이에 절연 불량을 초래하는 등 여러가지 문제점을 발생시켜 소자의 특성 및 제조 수율을 저하시킨다.However, as described above, when the hard mask pattern 12 is wet removed, the device isolation layer 11 made of a material having a high wet etch rate is excessively lost (see arrows). Such a transient loss of the device isolation film 11 causes a leaking phenomenon of the passing gate, acts as a source of leakage current, and causes an insulation failure between the passing gate and the gate on the active region. Various problems are caused to reduce the characteristics and manufacturing yield of the device.

따라서, 후속 습식 제거 공정에도 불구하고 소자 분리막의 손실을 최소화할 수 있는 기술의 개발이 요구된다. Accordingly, there is a need for the development of a technology capable of minimizing the loss of the device separator despite the subsequent wet removal process.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리세스 트랜지스터, 핀 트랜지스터, 새들 트랜지스터 등과 같은 3차원 트랜지스터의 제조 과정에서 발생되는 소자 분리막의 손실을 최소화함으로써 소자의 특성 및 제조 수율을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하고자 한다.The present invention has been proposed to solve the above problems of the prior art, by minimizing the loss of the device isolation layer generated in the manufacturing process of the three-dimensional transistor, such as recess transistor, pin transistor, saddle transistor, etc. To provide a method for manufacturing a transistor of a semiconductor device that can be improved.

상기 과제를 해결하기 위한 본 발명의 반도체 소자의 트랜지스터 제조 방법은, 기판에 소자 분리막을 형성하여 상기 기판의 활성영역을 형성하는 단계; 상기 기판상에 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각 베리어로 상기 기판을 식각하여 요홈부를 형성하는 단계; 상기 하드마스크 패턴 및 상기 요홈부를 포함하는 결과물의 전체 구조 상에 소정 물질막을 형성하는 단계; 상기 하드마스크 패턴의 저면까지 상기 물질막을 리세스하는 단계; 상기 하드마스크 패턴을 제거하는 단계; 및 상기 물질막을 제거하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a transistor of a semiconductor device, the method comprising: forming an isolation layer on a substrate to form an active region of the substrate; Forming a hard mask pattern on the substrate; Etching the substrate using the hard mask pattern as an etching barrier to form a recess; Forming a predetermined material layer on an entire structure of a resultant product including the hard mask pattern and the recess; Recessing the material layer to the bottom of the hard mask pattern; Removing the hard mask pattern; And removing the material film.

상술한 본 발명에 의한 반도체 소자의 트랜지스터 제조 방법은, 리세스 트랜지스터, 핀 트랜지스터, 새들 트랜지스터 등과 같은 3차원 트랜지스터의 제조 과정 에서 발생되는 소자 분리막의 손실을 최소화함으로써 소자의 특성 및 제조 수율을 향상시킬 수 있다.The transistor manufacturing method of the semiconductor device according to the present invention as described above improves the characteristics and the manufacturing yield of the device by minimizing the loss of the device isolation film generated during the manufacturing process of the three-dimensional transistor, such as the recess transistor, the pin transistor, the saddle transistor. Can be.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도2a 내지 도2d는 본 발명의 일실시예에 따른 트랜지스터 제조 방법을 설명하기 위한 도면이다. 본 도면에서는 새들 트랜지스터를 예로 들어 설명을 진행하기로 한다. 또한, 설명의 편의상 본 도면의 상측에는 평면도를 도시하고 하측에는 이 평면도의 A-A′ 단면도 및 B-B′ 단면도를 도시하기로 한다.2A to 2D are diagrams for describing a transistor manufacturing method according to an embodiment of the present invention. In this figure, description will be made using a saddle transistor as an example. In addition, for convenience of explanation, a plan view is shown on the upper side of the drawing, and an A-A 'cross section and a B-B' cross-sectional view of the planar view are shown below.

도2a에 도시된 바와 같이, 기판(20)에 STI(Shallow Trench Isolation) 공정에 의하여 소자 분리막(21)을 형성함으로써 기판(20)의 활성 영역을 한정한다. 이때, 도2a의 점선으로 표시된 영역은 후속 게이트가 통과하게 될 부분을 나타낸다.As shown in FIG. 2A, an isolation region 21 is formed on the substrate 20 by a shallow trench isolation (STI) process to define an active region of the substrate 20. At this time, the area indicated by the dotted line in FIG. 2A represents a portion through which the subsequent gate will pass.

도2b에 도시된 바와 같이, 결과물의 전체 구조 상에 게이트 예정 영역을 노출시키는 하드마스크 패턴(22)을 형성한다. 하드마스크 패턴(22)은 일반적으로 산화막으로 이루어진다.As shown in Fig. 2B, a hard mask pattern 22 is formed on the entire structure of the resultant to expose the gate predetermined region. The hard mask pattern 22 generally consists of an oxide film.

이어서, 노출된 기판(20)의 활성 영역을 소정 깊이 식각하여 제1 요홈부(g1)를 형성하고, 또한, 노출된 소자 분리막(21)을 소정 깊이 식각하여 제2 요홈부(g2)를 형성한다. 이때, 제2 요홈부(g2)의 깊이(d2)는 제1 요홈부(g1)의 깊이(d1)보다 더 크게 형성되어야 한다.Subsequently, the active region of the exposed substrate 20 is etched to a predetermined depth to form a first recess portion g1, and the exposed device isolation layer 21 is etched to a predetermined depth to form a second recess portion g2. do. In this case, the depth d2 of the second recess g2 should be greater than the depth d1 of the first recess g1.

본 도면의 공정 결과, 본 도면의 A-A′ 단면도를 살펴보면 기판(20)의 활성 영역이 소정 깊이 식각된 리세스 트랜지스터 구조가 형성되어 있음을 알 수 있다. 이때, 제1 요홈부(g1)의 깊이(d1)가 리세스의 깊이가 된다.As a result of the process of FIG. 1, it can be seen from the cross-sectional view taken along line A-A ′ that the recess transistor structure in which the active region of the substrate 20 is etched to a predetermined depth is formed. At this time, the depth d1 of the first recess g1 becomes the depth of the recess.

또한, 본 도면의 B-B′ 단면도를 살펴보면 기판(20)의 활성 영역이 소자 분리막(21)으로부터 수직으로 돌출된 핀 트랜지스터 구조가 형성되어 있음을 알 수 있다. 이때, 소자 분리막(21)으로부터 수직으로 돌출된 기판(20) 활성영역 부분 즉, 핀 활성영역의 높이는 제2 요홈부(g2)의 깊이(d2)에서 제1 요홈부(g1)의 깊이(d1)를 뺀 값이 된다.In addition, referring to the cross-sectional view taken along line B-B 'of the figure, it can be seen that a fin transistor structure in which the active region of the substrate 20 protrudes vertically from the device isolation layer 21 is formed. At this time, the height of the active region of the substrate 20, that is, the fin active region, which protrudes vertically from the device isolation layer 21 is the depth d1 of the first recess g1 at the depth d2 of the second recess g2. ).

도2c에 도시된 바와 같이, 하드마스크 패턴(22)을 포함하는 결과물의 전체 구조 상에 비정질 탄소막(amourphous carbon, 23)을 형성한 후 이 비정질 탄소막(23)을 하드마스크 패턴(22)의 저면까지 타겟 식각(target etch)으로 리세스하여 제1 요홈부(g1) 및 제2 요홈부(g2)에 매립시킨다. As shown in FIG. 2C, after forming an amorphous carbon film 23 on the entire structure of the resultant product including the hard mask pattern 22, the amorphous carbon film 23 is formed on the bottom surface of the hard mask pattern 22. The first recessed portion is recessed by a target etch and embedded in the first recessed portion g1 and the second recessed portion g2.

이때, 비정질 탄소막(23)의 타겟 식각은 패러데이 쉴드(faraday shield)가 장착된 ICP(Inductively Coupled Plasma) 타입의 장비, MDS(Microwave Down Stream) 타입의 장비, ECR(Electron Cyclotron Resonance) 타입의 장비 또는 헬리칼(Helical) 타입의 장비에서 수행되는 것이 바람직하다. 또한, 50mT 이상의 압력, 1000W 이하의 소스 파워 및 0~500V의 바이어스 파워를 인가한 상태에서, 50~500sccm의 O2 플라즈마를 이용하여 수행되는 것이 바람직하다.In this case, the target etching of the amorphous carbon film 23 may be an Inductively Coupled Plasma (ICP) type device, a Microwave Down Stream (MDS) type device, an ECR (Electron Cyclotron Resonance) type device, or a Faraday shield. It is preferably performed in a helical type of equipment. In addition, it is preferably performed using an O 2 plasma of 50 to 500 sccm under a pressure of 50 mT or more, a source power of 1000 W or less, and a bias power of 0 to 500 V.

이와 같이 제1 요홈부(g1) 및 제2 요홈부(g2)에 비정질 탄소막(23)을 매립시키면 후속 하드마스크 패턴(22)의 제거시에도 소자 분리막(21)의 손실이 발생하지 않는다. 즉, 비정질 탄소막(23)이 소자 분리막(21)의 손실 방지막으로 작용하며, 비정질 탄소막(23) 이외에도 다양한 물질을 소자 분리막(21)의 손실 방지막으로 이용할 수 있다.As such, when the amorphous carbon film 23 is buried in the first recess g1 and the second recess g2, the loss of the device isolation layer 21 does not occur even when the subsequent hard mask pattern 22 is removed. That is, the amorphous carbon film 23 serves as a loss prevention film of the device isolation film 21, and various materials other than the amorphous carbon film 23 may be used as the loss prevention film of the device isolation film 21.

도2d에 도시된 바와 같이, 하드마스크 패턴(22)을 습식 제거한다. 이때, 하드마스크 패턴(22)이 산화막으로 이루어진 경우에는 습식 제거시 HF 또는 BOE 케미컬을 이용한다. 이때, 전술한 바와 같이 비정질 탄소막(23)이 제1 요홈부(g1) 및 제2 요홈부(g2)에 잔류하여 소자 분리막(21)의 추가적인 손실을 방지한다.As shown in FIG. 2D, the hard mask pattern 22 is wet removed. In this case, when the hard mask pattern 22 is formed of an oxide film, HF or BOE chemical is used during wet removal. In this case, as described above, the amorphous carbon film 23 remains in the first recess g1 and the second recess g2 to prevent additional loss of the device isolation layer 21.

이어서, 본 도면에는 도시되지 않았으나, 후속 공정으로 비정질 탄소막(23)을 제거한다. 비정질 탄소막(23)의 제거는 통상의 포토레지스트 스트립(PR(Photo Resist Strip) 공정으로 용이하게 수행될 수 있다.Subsequently, although not shown in the figure, the amorphous carbon film 23 is removed in a subsequent process. Removal of the amorphous carbon film 23 can be easily performed by a conventional photoresist strip (PR) process.

이어서, 공지의 방법으로 게이트 절연막 및 게이트를 형성함으로써 본 발명의 일실시예에 따른 새들 트랜지스터 구조를 형성할 수 있다.Subsequently, the saddle transistor structure according to the exemplary embodiment of the present invention may be formed by forming a gate insulating film and a gate by a known method.

본 명세서에서는 일례로서 새들 트랜지스터 구조를 이용하여 설명을 진행하였으나 이에 한정되는 것은 아니며 리세스 트랜지스터 또는 핀 트랜지스터 구조에 동일하게 적용할 수 있다.In the present specification, the saddle transistor structure has been described as an example, but the present invention is not limited thereto, and the present invention may be similarly applied to a recess transistor or a pin transistor structure.

예를 들어, 리세스 트랜지스터 구조를 형성하기 위해서는 전술한 도2b의 공정에서 제1 요홈부(g1)의 형성 과정만 선택적으로 수행하면 된다. 이때, 제1 요홈부(g1) 형성을 위한 식각시 드러난 소자 분리막(21)이 소정 정도 손실되므로, 후속 비정질 탄소막(23)은 제1 요홈부(g1) 및 소자 분리막(21)의 손실 부분에 매립되어 하드마스크 패턴(22)의 습식 제거시 소자 분리막(21)의 추가적인 손실을 방지한다.For example, in order to form the recess transistor structure, only the process of forming the first recess g1 may be selectively performed in the above-described process of FIG. 2B. In this case, since the element isolation film 21 exposed during the etching for forming the first recess g1 is lost to a certain degree, the subsequent amorphous carbon film 23 may be formed on the loss portions of the first recess g1 and the device isolation film 21. Buried to prevent additional loss of the device isolation layer 21 during the wet removal of the hard mask pattern (22).

또한, 핀 트랜지스터 구조를 형성하기 위해서는 전술한 도2b의 공정에서 제2 요홈부(g2)의 형성 과정만 선택적으로 수행하면 된다. 후속 비정질 탄소막(23)은 제2 요홈부(g2)에 매립되어 하드마스크 패턴(22)의 습식 제거시 소자 분리막(21)의 추가적인 손실을 방지한다.In addition, in order to form the fin transistor structure, only the process of forming the second recess portion g2 may be selectively performed in the above-described process of FIG. 2B. The subsequent amorphous carbon film 23 is buried in the second recess g2 to prevent additional loss of the device isolation layer 21 when the hard mask pattern 22 is wet removed.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도1a 내지 도1c는 종래 기술에 따른 트랜지스터 제조 방법 및 그 문제점을 설명하기 위한 도면.1A to 1C are diagrams for explaining a transistor manufacturing method and a problem thereof according to the prior art;

도2a 내지 도2d는 본 발명의 일실시예에 따른 트랜지스터 제조 방법을 설명하기 위한 도면.2A to 2D are views for explaining a transistor manufacturing method according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

20 : 기판 21 : 소자 분리막20 substrate 21 device isolation film

22 : 하드마스크 패턴 23 : 비정질 탄소막22 hard mask pattern 23 amorphous carbon film

Claims (16)

기판에 소자 분리막을 형성하여 상기 기판의 활성영역을 형성하는 단계;Forming an isolation region on the substrate to form an active region of the substrate; 상기 기판상에 하드마스크 패턴을 형성하는 단계;Forming a hard mask pattern on the substrate; 상기 하드마스크 패턴을 식각 베리어로 상기 기판을 식각하여 요홈부를 형성하는 단계;Etching the substrate using the hard mask pattern as an etching barrier to form a recess; 상기 하드마스크 패턴 및 상기 요홈부를 포함하는 결과물의 전체 구조 상에 소정 물질막을 형성하는 단계;Forming a predetermined material layer on an entire structure of a resultant product including the hard mask pattern and the recess; 상기 하드마스크 패턴의 저면까지 상기 물질막을 리세스하는 단계;Recessing the material layer to the bottom of the hard mask pattern; 상기 하드마스크 패턴을 제거하는 단계; 및Removing the hard mask pattern; And 상기 물질막을 제거하는 단계Removing the material film 를 포함하는 반도체 소자의 트랜지스터 제조 방법.Transistor manufacturing method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 하드마스크 패턴 형성 단계는,The hard mask pattern forming step, 게이트 예정 영역을 노출시키도록 수행되는Is performed to expose the gate potential region 반도체 소자의 트랜지스터 제조 방법.Method for manufacturing a transistor of a semiconductor device. 제2항에 있어서,The method of claim 2, 상기 요홈부 형성 단계는,The groove portion forming step, 상기 기판의 상기 활성 영역의 식각으로 수행되고,Performed by etching the active region of the substrate, 상기 트랜지스터는 리세스 트랜지스터 구조를 갖는The transistor has a recess transistor structure 반도체 소자의 트랜지스터 제조 방법.Method for manufacturing a transistor of a semiconductor device. 제2항에 있어서,The method of claim 2, 상기 요홈부 형성 단계는,The groove portion forming step, 상기 기판의 상기 소자 분리막의 식각으로 수행되고,By etching the device isolation layer of the substrate, 상기 트랜지스터는 핀 트랜지스터 구조를 갖는The transistor has a fin transistor structure 반도체 소자의 트랜지스터 제조 방법.Method for manufacturing a transistor of a semiconductor device. 제2항에 있어서,The method of claim 2, 상기 요홈부 형성 단계는,The groove portion forming step, 상기 기판의 상기 활성 영역을 제1 깊이로 식각하는 단계; 및Etching the active region of the substrate to a first depth; And 상기 기판의 상기 소자 분리막을 상기 제1 깊이보다 큰 제2 깊이로 식각하는 단계를 포함하고,Etching the device isolation layer of the substrate to a second depth greater than the first depth, 상기 트랜지스터는 새들 트랜지스터 구조를 갖는The transistor has a saddle transistor structure 반도체 소자의 트랜지스터 제조 방법.Method for manufacturing a transistor of a semiconductor device. 제1항 내지 제5항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 5, 상기 물질막은 비정질 탄소막인The material film is an amorphous carbon film 반도체 소자의 트랜지스터 제조 방법.Method for manufacturing a transistor of a semiconductor device. 제1항 내지 제5항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 5, 상기 물질막을 리세스하는 단계는,Recessing the material film, 상기 물질막을 상기 하드마스크 패턴의 상기 저면까지 타겟 식각하여 수행되는Target etching the material layer to the bottom surface of the hard mask pattern 반도체 소자의 트랜지스터 제조 방법.Method for manufacturing a transistor of a semiconductor device. 제6항에 있어서,The method of claim 6, 상기 물질막을 리세스하는 단계는,Recessing the material film, 상기 비정질 탄소막을 상기 하드마스크 패턴의 저면까지 타겟 식각하여 수행되는Target etching the amorphous carbon film to the bottom surface of the hard mask pattern 반도체 소자의 트랜지스터 제조 방법.Method for manufacturing a transistor of a semiconductor device. 제8항에 있어서,The method of claim 8, 상기 타겟 식각은 패러데이 쉴드가 장착된 ICP 타입의 장비, MDS 타입의 장비, ECR 타입의 장비 또는 헬리칼 타입의 장비 중 어느 하나에서 수행되는The target etching is performed on any one of ICP type equipment, MDS type equipment, ECR type equipment, or helical type equipment equipped with a Faraday shield. 반도체 소자의 트랜지스터 제조 방법.Method for manufacturing a transistor of a semiconductor device. 제9항에 있어서,The method of claim 9, 상기 타겟 식각은 50mT 이상의 압력, 1000W 이하의 소스 파워 및 0~500V의 바이어스 파워를 인가한 상태에서 수행되는The target etching is performed at a pressure of 50 mT or more, a source power of 1000 W or less, and a bias power of 0 to 500 V. 반도체 소자의 트랜지스터 제조 방법.Method for manufacturing a transistor of a semiconductor device. 제10항에 있어서,The method of claim 10, 상기 타겟 식각은 50~500sccm의 O2 플라즈마를 이용하여 수행되는 The target etching is performed using O 2 plasma of 50 ~ 500sccm 반도체 소자의 트랜지스터 제조 방법.Method for manufacturing a transistor of a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 하드마스크 패턴은 산화막으로 이루어지는The hard mask pattern is made of an oxide film 반도체 소자의 트랜지스터 제조 방법.Method for manufacturing a transistor of a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 하드마스크 패턴 제거 단계는,The hard mask pattern removing step, 습식 세정으로 수행되는Performed by wet cleaning 반도체 소자의 트랜지스터 제조 방법.Method for manufacturing a transistor of a semiconductor device. 제12항에 있어서,The method of claim 12, 상기 하드마스크 패턴 제거 단계는, The hard mask pattern removing step, HF 또는 BOE 케미컬을 이용하는 습식 세정으로 수행되는Performed by wet cleaning with HF or BOE chemicals 반도체 소자의 트랜지스터 제조 방법.Method for manufacturing a transistor of a semiconductor device. 제6항에 있어서,The method of claim 6, 상기 물질막 제거 단계는,The material film removing step, 포토레지스트 스트립 공정으로 수행되는Performed by a photoresist strip process 반도체 소자의 트랜지스터 제조 방법.Method for manufacturing a transistor of a semiconductor device. 제2항에 있어서,The method of claim 2, 상기 물질막 제거 단계 후에,After the material film removing step, 상기 게이트 예정 영역의 상기 기판 상에 게이트를 형성하는 단계Forming a gate on the substrate in the gate predetermined region 를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.Transistor manufacturing method of a semiconductor device further comprising.
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