KR20090006594A

KR20090006594A - 회로기판의 제조 방법

Info

Publication number: KR20090006594A
Application number: KR1020070070076A
Authority: KR
Inventors: 조세훈; 김기수
Original assignee: 삼성테크윈 주식회사
Priority date: 2007-07-12
Filing date: 2007-07-12
Publication date: 2009-01-15

Abstract

본 발명에 관한 회로기판의 제조 방법은, 표면에 하나 이상의 층을 갖는 전도성막을 구비하는 절연성 소재의 기판을 준비하는 기판 준비 단계와, 전도성막 위에 감광성 레지스트층을 형성하는 레지스트층 형성 단계와, 감광성 레지스트층 위에 마스크를 배치하고 노광 및 현상을 수행함으로써 기판에 형성될 배선의 패턴에 대응되는 감광성 레지스트층의 일부를 제거하는 노광 및 현상 단계와, 감광성 레지스트층의 일부가 제거되어 외부로 노출된 전도성막 위에 제1 도금층을 형성하는 제1 도금 단계와, 감광성 레지스트층의 나머지를 제거하는 레지스트층 제거 단계와, 제1 도금층을 에칭 레지스트로 이용하여, 외부로 노출된 전도성막의 부분을 에칭에 의해 제거하는 에칭 단계를 포함한다.

Description

회로기판의 제조 방법{Method of manufacturing circuit substrate}

본 발명은 회로기판의 제조 방법에 관한 것으로, 보다 상세하게는 전기 도금이나 무전해 도금을 이용하여 형성되는 에칭 레지스트를 이용함으로써, 미세한 회로 패턴을 정밀하고도 용이하게 형성할 수 있고, 고속 분사 에칭 기술을 이용할 수 있는 회로기판의 제조 방법을 제공한다.

전자기기가 복잡해짐에 따라 배선의 많은 부분이 회로기판으로 대체되고 있다. 최근 들어, 소형화 및 고성능화가 급속히 진행되고 있는 휴대 전화, 디지털 카메라, 노트북 컴퓨터 등의 전자기기 분야에서는 플렉시블 인쇄회로기판(FPCB; flexible printed circuit board)이 종래의 인쇄 회로기판(PCB; printed circuit board)을 대체하고 있다. 플렉시블 인쇄회로기판은 폴리아미드계 등의 연성필름 사이에 박판의 동판을 배열, 접착하여 제작되는 기판을 말한다.

플렉시블 인쇄회로기판 가운데 칩온필름(COF; chip on film)은 반도체 장치용 기판으로 널리 이용되고 있다. 칩온필름은 유연성을 갖는 절연성 기저 소재 위에 구리(Cu)와 같은 전도성 금속 박막을 형성한 회로기판인데, 칩온필름에는 반도체 칩의 전극과 연결하기 위한 리드가 형성된다. 보통, 리드들의 간격은 30㎛ 내지 50㎛ 수준으로 매우 좁게 형성된다. 최근에는 전자기기가 고성능화되어 반도체 칩 의 좁은 공간에 많은 입출력 단자들이 필요하게 되었으며, 이로 인해 30㎛ 이하의 간격으로 형성되는 리드들을 갖는 플렉시블 인쇄회로기판 기술이 요구되고 있다.

칩온필름의 소재로 연성 동박적층판(FCCL; flexible copper clad laminates) 소재가 상용화되어 있다. FCCL은 절연성의 기판 위에 시드 금속층과, 그 위에 형성되는 구리막을 포함한다.

FCCL을 이용하여 회로기판을 제조할 때에는, 에칭과 같은 공정을 이용한다. 그런데 서로 다른 재질로 이루어지는 시드 금속층과 구리막을 에칭에 의해 식각하는 과정에서, 상대적으로 약한 재질의 구리막이 손상되는 문제점이 있었다. 구리막은 회로기판의 배선으로 기능하는 부분이므로, 구리막이 손상되면 회로기판에 불량이 발생한다.

종래에는 시드 금속층을 식각하는 동안 구리막을 보호하기 위해 구리막의 상부에 에칭 레지스트를 형성하는 기술이 사용되었다. 에칭 레지스트는 감광성 필름을 라미네이팅하여 구리막의 표면에 형성된다.

에칭에 소요되는 시간을 줄이고, 측면이 과다하게 에칭되는 현상을 줄이기 위해서 고속으로 에칭 용액을 분사하는 고속 분사 에칭 기술을 사용하는 것이 좋지만, 감광성 필름과 구리막 사이의 부착력이 약하여 에칭 레지스트가 구리막으로부터 박리될 가능성이 존재한다. 특별히 리드의 폭과 간격이 미세하게 형성되는 경우에는 에칭 레지스트와 구리막의 사이의 접착 면적이 작아서 에칭이 진행되는 동안 에칭 레지스트가 박리되어, 구리막이 손상되는 문제가 발생할 수 있다.

또한 구리막의 표면에 부착되는 에칭 레지스트의 두께를 조절하는 데에는 한계가 존재하기 때문에, 에칭 레지스트의 두께는 리드들의 폭과 간격에 비해 상대적으로 두껍게 형성된다. 이로 인해 에칭 레지스트가 에칭이 진행되는 동안 에칭 용액의 흐름을 방해하는 요소로 작용한다.

에칭 용액이 에칭 레지스트의 하부로 유입되어 에칭 작용을 수행한 후 노화된 에칭 용액은 에칭이 진행되는 공간에서 빠져 나가고, 그 공간에 새로운 에칭 용액이 유입되어 에칭이 계속 진행되어야 한다. 그러나 에칭되는 공간의 폭보다 두터운 높이로 형성되어 있는 에칭 레지스트가 노화된 에칭 용액이 빠져나가지 못하도록 방해하며, 오히려 노화된 에칭 용액이 정체되는 공간과 시간을 제공한다. 이로 인해 국부적인 에칭이 발생하여 측면 에칭이 심화되는 문제점이 발생한다.

또한 노화된 에칭 용액과, 에칭으로 인해 발생되는 부산물과, 유입되는 에칭 용액의 분사 속도 등의 여러 가지 요인들이 복합적으로 작용함으로써, 에칭 레지스트와 구리막 사이의 부착력이 약해져 에칭 레지스트의 일부가 박리되는 현상이 발생하기도 한다. 이로 인해 구리막의 측면이 손상되어, 에칭에 의해 최종적으로 완성되는 배선의 평탄면이 줄어드는 문제점이 발생한다.

본 발명의 목적은 미세한 회로 패턴을 정밀하고, 용이하게 형성할 수 있는 회로기판의 제조 방법을 제공하는 데 있다.

본 발명의 다른 목적은 에칭에 의해 회로기판에 회로 패턴을 형성할 때에 식 각의 불량이 잘 발생하지 않은 회로기판의 제조 방법을 제공하는 데 있다.

본 발명의 또 다른 목적은 에칭 대상물과 에칭 레지스트의 사이의 부착력을 증가시킴과 아울러 에칭 레지스트의 두께를 얇게 형성함으로써, 회로기판 위에 회로 패턴을 형성하는 에칭 공정이 효율적으로 이루어지도록 하고 고속 분사 에칭 공정을 가능하게 하는 데 있다.

본 발명은 전기 도금이나 무전해 도금을 이용하여 형성되는 에칭 레지스트를 이용하여, 미세한 회로 패턴의 형성과 고속 분사 에칭의 이용을 가능하게 하는 회로기판의 제조 방법을 제공한다.

본 발명에 있어서, 제1 도금 단계와 제2 도금 단계는, 전기 도금이나 무전해 도금 가운데 어느 하나를 선택하여 수행될 수 있다.

본 발명에 있어서, 제1 도금층은 Sn, Ni, Pd, Au 및 Ag로 이루어진 군에서 선택된 어느 하나를 포함할 수 있다.

본 발명에 있어서, 제1 도금층은 Sn, Ni, Pd, Au 및 Ag로 이루어진 군에서 선택된 2 이상의 원소를 포함하는 합금일 수 있다.

본 발명에 있어서, 회로기판의 제조 방법은 에칭 단계 이후에 제1 도금층과 전도성막의 표면에 제2 도금층을 형성하는 제2 도금 단계를 더 포함할 수 있다.

본 발명의 다른 측면에 관한 회로기판의 제조 방법에 있어서, 전도성막은 기판 위에 형성되는 제1 전도성막과, 제1 전도성막 위에 형성되는 제2 전도성막을 포함할 수 있다.

본 발명의 다른 측면에 있어서, 제1 전도성막과 제2 전도성막은 서로 다른 소재로 이루어지고, 에칭 단계는, 제2 전도성막을 에칭에 의해 제거하는 제1 에칭 단계와, 제1 에칭 단계 이후에 제2 전도성막이 제거됨으로써 외부로 노출된 제1 전도성막의 부분을 에칭에 의해 제거하는 제2 에칭 단계를 포함할 수 있다.

본 발명의 다른 측면에 있어서, 제2 전도성막은 구리(Cu)를 포함할 수 있다.

본 발명의 다른 측면에 있어서, 제1 도금층은 제1 전도성막과 동일한 소재로 이루어지고, 제1 도금층은 제2 에칭 단계에서 에칭에 의해 제거될 수 있다.

본 발명의 다른 측면에 관한 회로기판의 제조 방법은, 제2 에칭 단계 이후에 전도성막의 표면을 도금하는 단계를 더 포함할 수 있다.

상술한 바와 같은 본 발명의 회로기판의 제조 방법은 전기 도금이나 무전해 도금을 이용하여 형성되는 도금층을 에칭 레지스트로 이용하여 에칭 공정을 실시한다. 도금에 의해 형성된 에칭 레지스트는 강한 부착력에 의해 전도성막의 표면에 부착된 상태를 유지할 수 있으므로, 고속으로 에칭 용액을 분사하는 고속 분사 에칭 기술을 이용할 수 있다. 이로 인해 공정 시간이 현저히 단축되는 효과가 있다.

또한 도금에 의해 형성되는 에칭 레지스트는 미세한 회로 패턴에 대응하여 아주 얇게 형성될 수 있어서 에칭 용액의 흐름이 원활하게 이루어지므로, 측면 부분이 심하게 식각되는 것과 같이 국부적으로 식각이 집중되는 식각의 불량이 잘 발생하지 않는다.

이와 같이 도금에 의해 형성되는 에칭 레지스트를 이용하는 본 발명의 회로기판의 제조 방법에 의하면, 미세한 회로 패턴을 구비하는 회로기판을 제작하는 공정에 있어서, 에칭 공정이 효율적으로 이루어지므로 미세한 회로 패턴을 정밀하고도 용이하게 형성할 수 있다.

이하, 첨부 도면의 실시예들을 통하여, 본 발명에 관한 회로기판 제조 방법을 상세히 설명한다.

도 1는 본 발명의 일 실시예에 관한 회로기판의 제조 방법에서 기판 준비 단계를 도시하는 측면도이고, 도 2는 도 1의 기판 준비 단계에서 제1 전도성막이 구비된 기판을 도시하는 측면도이며, 도 3은 도 2에 도시된 기판의 제1 전도성막에 제2 전도성막이 형성된 상태를 도시하는 측면도이다.

도 1 내지 도 3에 도시된 바와 같이, 기판을 준비하는 기판 준비 단계가 가 장 먼저 수행된다.

기판(10)은 절연성 소재로 이루어지며, 폴리이미드 수지와 같이 유연성을 갖는 소재를 포함할 수 있다. 기판(10)의 표면에는 전도성막이 형성된다. 전도성막은 기판(10) 위에 형성되는 제1 전도성막(20)과, 제1 전도성막(20) 위에 형성되는 제2 전도성막(30)을 포함한다. 전도성막은 이와 같이 2층의 구조에 한정되지 아니하며, 단일층으로 이루어지거나 더 많은 복수 개의 층으로 기판(10) 위에 형성될 수도 있다.

기판(10) 위에 직접 형성되는 제1 전도성막(20)은 시드층(seed layer)으로 사용됨으로써, 이후의 단계들을 통해 회로기판의 배선을 형성하게 될 제2 전도성막(30)이 기판(10)에 용이하게 부착되도록 하는 기능을 한다. 즉 제1 전도성막(20)은, 스퍼터링이나 무전해도금과 같은 공정을 이용하여 절연 소재인 기판(10) 위에 배선을 형성하게 될 전도성 소재의 층들을 용이하게 형성하기 위하여 기초적으로 형성되는 층이다. 제1 전도성막(20)은 Ni 이나 Cr을 포함하는 합금일 수 있다.

제2 전도성막(30)은 회로기판의 배선을 형성하게 될 층으로써, 전기 신호를 전달할 수 있는 전도성 물질을 포함한다. 본 실시예에서 제2 전도성막(30)은 구리(Cu)를 포함하는 박막으로 이루어진다. 제2 전도성막(30)은 도금 방법에 의해 제1 전도성막(20) 위에 형성되거나, 라미네이팅이나 접착제를 이용하는 등의 여러 가지 방법에 의해 제1 전도성막(20) 위에 부착될 수 있다.

도 4는 도 3에 도시된 기판에 감광성 레지스트층을 형성하는 단계를 도시하는 측면도이고, 도 5는 도 4에 도시된 기판에 노광 및 현상을 수행하는 단계를 도 시하는 측면도이며, 도 6은 도 5에 도시된 단계에서 감광성 레지스트층의 일부가 제거된 상태를 도시하는 측면도이다.

표면에 전도성막이 형성된 기판(10)이 준비되면, 전도성막 위에 감광성 레지스트층(40)을 형성하는 레지스트층 형성 단계와, 노광 및 현상 단계가 차례로 수행된다.

기판(10) 위에 감광성 레지스트층(40)을 형성한 후에는, 감광성 레지스트층(40) 위에 마스크(50)를 배치하고, 노광 및 현상을 실시함으로써 감광성 레지스트층(40)의 일부를 제거한다. 감광성 레지스트층(40)의 제거되는 부분들(41)은 기판(10)의 표면에 최종적으로 형성될 배선의 패턴에 대응되는 부분들이다.

마스크(50)에는 감광성 레지스트층(40)에서 원하는 부분을 제거할 수 있도록 패턴(51)이 형성된다. 도시된 패턴(51)은 네거티브 방식의 노광 및 현상을 위한 형태이며, 패턴(51)에 의해 빛이 차단된 부분이 현상에 의해 제거될 것이다.

감광성 레지스트층(40)의 일부분이 제거되면 제2 전도성막(30)의 표면에는 감광성 레지스트층(40)의 나머지 부분(42)이 존재하며, 이로 인해 도 6과 같이 회로기판 위에 형성될 배선의 패턴에 대응되는 모양으로 제2 전도성막(30)의 표면이 외부로 노출된다.

도 7은 도 5에 도시된 기판에 제1 도금층을 형성하는 단계를 도시하는 측면도이다.

제1 도금 단계는 감광성 레지스트층(40)의 일부분이 제거됨으로 인해 외부로 노출된 제2 전도성막(30)의 위에 제1 도금층(60)을 형성하는 단계이다. 제1 도금 단계는 회로기판에 형성될 배선의 폭과 간격(피치, pitch)을 고려함으로써 전기 도금이나 무전해 도금 가운데 어느 하나를 선택하여 수행될 수 있다. 즉 배선의 폭이나 간격이 10㎛ 내지 30㎛의 수준의 미세한 간격으로 형성되어야 한다면, 무전해 도금 공정을 이용하여 제1 도금층(60)을 형성한다. 배선의 폭이나 간격이 약 30㎛ 이상의 수준으로 형성되어야 한다면, 전기 도금 공정을 이용하여 제1 도금층(60)을 형성한다.

제1 도금층(60)은 Sn, Ni, Pd, Au 및 Ag로 이루어진 군에서 선택된 어느 하나를 포함할 수 있다. 또는 제1 도금층(60)은 Sn, Ni, Pd, Au 및 Ag로 이루어진 군에서 선택된 2 이상의 원소를 포함하는 합금일 수 있다.

도 8은 도 7에 도시된 기판에서 감광성 레지스트층을 제거하는 단계를 도시하는 측면도이고, 도 9는 도 8에 도시된 기판에서 제1 에칭 단계가 수행된 상태를 도시하는 측면도이이며, 도 10은 도 9에 도시된 기판에서 제2 에칭 단계가 수행된 상태를 도시하는 측면도이다.

에칭 단계는 제1 에칭 단계와 제2 에칭 단계를 포함한다. 에칭 단계가 이와 같이 두 가지의 단계로 나뉘어서 수행되는 이유는, 전도성막이 서로 다른 소재의 제1 전도성막(20)과 제2 전도성막(30)으로 이루어지기 때문이다. 따라서 전도성막이 하나의 소재를 포함하는 단일층으로 이루어진다면, 에칭 단계도 하나의 단계로 수행될 수 있을 것이다.

에칭 단계는 먼저 감광성 레지스트층(40)의 나머지 부분(42)를 제거하는 레지스트층 제거 단계의 이후에 수행된다. 감광성 레지스트층(40)이 제거되면 제2 전 도성막(30)의 위에는 회로기판에 형성될 배선의 패턴에 대응되는 모양의 제1 도금층(60)만이 남는다.

제1 에칭 단계에서는 제1 도금층(60)을 에칭 레지스트로 이용하여 제2 전도성막(30)의 일부분을 식각하여 제거한다.

상술한 바와 같이 제1 도금층(60)은 도금 공정을 이용하여 제2 전도성막(30)의 위에 형성되므로, 종래에 에칭 레지스트층으로 사용되던 감광성 레지스트층의 경우에 비해 제1 도금층(60)과 제2 전도성막(30)의 사이에 작용하는 부착력이 크게 향상된다.

또한 종래의 감광성 레지스트층을 에칭 레지스트층으로 이용할 때에는 감광성 레지스트층의 두께를 제어하는 데 한계가 있어서, 회로기판의 배선이 미세하게 형성되는 것에 대응하도록 얇게 형성할 수 없었다. 그러나 본 실시예에 의하면 전기 도금이나 무전해 도금과 같은 도금 공정을 이용하여 제1 도금층(60)을 형성하므로, 아주 얇은 두께의 에칭 레지스트층을 에칭 대상물의 표면에 형성할 수 있게 되었다.

이와 같이 에칭 레지스트층으로 작용하는 제1 도금층(60)이 얇은 두께로 형성되면서도 뛰어난 부착력에 의해 제2 전도성막(30)에 부착되어 있으므로, 제1 에칭 단계와 제2 에칭 단계에서, 에칭 용액을 고속으로 분사하는 고속 분사 에칭 공정을 이용할 수 있다. 에칭 용액을 고속으로 분사하여도 강한 부착력으로 인해 제1 도금층(60)이 제2 전도성막(30)으로부터 박리되는 현상이 잘 발생하지 않는다.

또한 제1 도금층(60)이 얇은 두께로 형성되므로, 식각이 진행되는 영역에서 에칭 용액의 흐름이 원활하게 이루어진다. 즉 식각 작용을 수행한 후 노화된 에칭 용액과, 식각으로 인해 발생된 부산물들은 에칭이 이루어지는 공간으로부터 빠져 나가고, 새로운 에칭 용액이 이 공간에 유입되어 원활한 에칭이 이루어질 수 있다.

제1 에칭 단계가 수행된 이후에는, 도 9에 도시된 것과 같이, 제2 전도성막(30)에서 회로기판의 배선의 패턴에 대응되는 부분들을 제외한 부분들이 식각된다. 회로기판의 배선을 완성하기 위해서는, 제1 에칭 단계가 수행된 후에 제1 전도성막(20)을 식각하여 제거하는 제2 에칭 단계가 수행된다.

제2 에칭 단계가 완료되면, 도 10에 도시된 것과 같이 기판(10)의 양측 표면에 배선(70)이 형성된다. 배선(70)은 절연성 기판(10)에 형성되는 제1 전도성막(20)과, 제1 전도성막(20)에 형성되는 제2 전도성막(30)과, 제2 전도성막(30)에 형성되는 제1 도금층(60)을 포함한다. 따라서 배선(70)은 반도체 소자 등에 연결되어, 전기 신호를 전달하는 기능을 수행할 수 있다.

상술한 바와 같은 에칭 단계가 수행되는 동안, 제2 전도성막(30)의 표면에는 에칭 레지스트로서 제1 도금층(60)이 부착된 상태를 유지하므로, 에칭 용액을 고속으로 분사하는 고속 분사 에칭을 이용할 수 있어 회로기판의 제조 공정 시간이 크게 단축될 수 있다. 또한 고속 분사 에칭을 이용함으로써 제2 전도성막(30)의 측면이 식각되는 측면 식각 현상이 잘 발생하지 않으며, 에칭에 의해 최종적으로 완성되어 외부로 노출되는 배선(70)의 평탄면의 크기가 크게 변형되지 않으므로 회로기판에 형성되는 배선의 패턴의 품질이 크게 향상될 수 있다.

도 11은 도 10에 도시된 기판에서 제2 도금층을 형성하는 상태를 도시하는 측면도이다.

제2 에칭 단계가 완료된 이후에, 회로기판에 형성된 배선(70)의 표면을 도금하는 제2 도금 단계가 더 수행될 수 있다. 제2 도금 단계에서는 배선(70)의 표면에 제2 도금층(80)이 형성된다. 배선(70)의 표면에 형성된 제2 도금층(80)은 배선(70)이 공기와의 접촉으로 인해 산화되는 것을 방지하지 않도록 보호하는 등의 기능을 수행할 수 있다.

제2 도금층(80)은 Sn, Ni, Pd, Au 및 Ag로 이루어진 군에서 선택된 어느 하나를 포함할 수 있다. 또는 제2 도금층(80)은 Sn, Ni, Pd, Au 및 Ag로 이루어진 군에서 선택된 2 이상의 원소를 포함하는 합금일 수 있다.

제1 도금층(60)은 상술한 바와 같은 에칭 레지스트층으로 기능하는 이외에도 다음과 같은 기능을 할 수 있다. 즉 얇은 두께로 형성된 제2 전도성막(30)의 위에 제1 도금층(60)을 형성할 때에 제2 전도성막(30)의 얇은 두께를 보상하도록 제1 도금층(60)의 그 두께를 조절함으로써, 최종적으로 형성될 회로 패턴의 배선(70)의 높이를 자유롭게 제어할 수 있다. 또한 제1 도금층(60)은 최상부에 형성되는 보호용 도금층인 제2 도금층(80)과 제2 전도성막(30)과의 결합력을 증대시키거나 전위차를 줄이는 기능을 수행할 수 있다.

제2 도금 단계도 회로기판에 형성될 배선의 폭과 간격(피치, pitch)을 고려함으로써 전기 도금이나 무전해 도금 가운데 어느 하나를 선택하여 수행될 수 있다.

도 12는 본 발명의 다른 실시예에 관한 회로기판의 제조 방법에 의하여 제1 에칭 단계가 완료된 상태를 나타내는 측면도이고, 도 13은 도 12에 도시된 기판에서 제2 에칭 단계를 완료된 상태를 나타내는 측면도이며, 도 14는 도 13에 도시된 기판에서 제2 도금층을 형성하는 상태를 도시하는 측면도이다.

본 발명의 다른 실시예에 관한 회로기판의 제조 방법은, 도 1 내지 도 11과 관련하여 설명된 실시예에 관한 제조 방법과 전체적으로 유사하지만, 제1 도금 단계에 의해 형성되는 제1 도금층의 소재가 변형되는 점과, 그로 인해 제2 에칭 단계에서 제1 도금층도 함께 식각되어 제거되는 점 등이 변형되었다.

도 11에서와 같이, 구리를 포함하는 소재의 제2 전도성막(30)과, 그 위에 형성되는 제1 도금층(60)을 포함하는 배선(70)의 표면에 도금을 실시할 때에는, 배선(70)의 단면을 기준으로 볼 때에 도금 두께의 불균일이 발생할 수 있다. 즉 제1 도금 단계가 수행되는 동안 배선(70)의 측면에 노출되는 제2 전도성막(30)과, 배선(70)의 상면에 노출되는 제1 도금층(60)이 서로 상이한 소재로 이루어지므로, 배선(70)의 측면과 상면에서 다른 속도로 도금이 이루어질 수 있다(이하에서, 배선의 상면은 기판(10)의 반대측을 향하는 방향으로 노출되는 배선의 표면을 지칭한다).

도 12에 나타난 실시예에서는, 기판(10)의 표면에 제1 전도성막(20b)과 제2 전도성막(30b)과 제1 도금층(60b)이 차례로 적층된다. 도 12의 상태는 도 1 내지 도 10에서 설명된 단계들이 완료된 상태에 해당한다.

그런데 제1 도금층(60b)은 제1 전도성막(20b)과 동일한 소재로 형성되므로, 도 13에 도시된 것과 같이 제2 에칭 단계에서 제1 도금층(60b)과 제1 전도성막(20b)을 함께 식각하여 제거할 수 있다. 제1 전도성막(20)이 Ni이나 Cr을 포함하 는 합금인 경우에는, 제1 도금층(60)도 이와 동일한 소재인 Ni이나 Cr을 포함하는 합금으로 이루어진다.

제2 에칭 단계가 완료되면, 기판(10)의 표면에는 제1 전도성막(20b)과 제2 전도성막(30b)이 차례로 적층된 배선(70b)이 형성된다. 도 9 등에 나타난 실시예와 달리 본 실시예에서의 배선(70b)에는 제1 도금층(60b)이 포함되지 않는다. 이는 배선(70b)의 표면에 제2 도금층(90)을 형성하는 제2 도금 단계를 실시할 때 배선(70b)의 측면과 상면에서 제2 도금층(90)을 동일한 두께로 형성시키기 위함이다.

제2 에칭 단계가 완료된 이후에, 배선(70b)의 표면에 제2 도금층(90)을 형성하는 제2 도금 단계가 수행될 수 있다. 배선(70b)의 상면과 측면에는 제2 전도성막(30b)이 노출되어 있으므로 도금이 같은 속도로 진행되어, 제2 도금층(90)의 두께가 고르게 형성될 수 있다.

본 발명은 상술한 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.

도 1는 본 발명의 일 실시예에 관한 회로기판의 제조 방법에서 기판 준비 단계를 도시하는 측면도이다.

도 2는 도 1의 기판 준비 단계에서 제1 전도성막이 구비된 기판을 도시하는 측면도이다.

도 3은 도 2에 도시된 기판의 제1 전도성막에 제2 전도성막이 형성된 상태를 도시하는 측면도이다.

도 4는 도 3에 도시된 기판에 감광성 레지스트층을 형성하는 단계를 도시하는 측면도이다.

도 5는 도 4에 도시된 기판에 노광 및 현상을 수행하는 단계를 도시하는 측면도이다.

도 6은 도 5에 도시된 단계에서 감광성 레지스트층의 일부가 제거된 상태를 도시하는 측면도이다.

도 8은 도 7에 도시된 기판에서 감광성 레지스트층을 제거하는 단계를 도시하는 측면도이다.

도 9는 도 8에 도시된 기판에서 제1 에칭 단계가 수행된 상태를 도시하는 측면도이다.

도 10은 도 9에 도시된 기판에서 제2 에칭 단계가 수행된 상태를 도시하는 측면도이다.

도 12는 본 발명의 다른 실시예에 관한 회로기판의 제조 방법에 의하여 제1 에칭 단계가 완료된 상태를 나타내는 측면도이다.

도 13은 도 12에 도시된 기판에서 제2 에칭 단계를 완료된 상태를 나타내는 측면도이다.

도 14는 도 13에 도시된 기판에서 제2 도금층을 형성하는 상태를 도시하는 측면도이다.

* 도면의 주요부분에 대한 부호의 설명

10: 기판 51: 패턴

20, 20b: 제1 전도성막 60, 60b: 제1 도금층

30, 30b: 제2 전도성막 70, 70b: 배선

40: 감광성 레지스트층 80, 90: 제2 도금층

50: 마스크

Claims

표면에 하나 이상의 층을 갖는 전도성막을 구비하는 절연성 소재의 기판을 준비하는 기판 준비 단계;

상기 전도성막 위에 감광성 레지스트층을 형성하는 레지스트층 형성 단계;

상기 감광성 레지스트층 위에 마스크를 배치하고 노광 및 현상을 수행함으로써, 상기 기판에 형성될 배선의 패턴에 대응되는 상기 감광성 레지스트층의 일부를 제거하는 노광 및 현상 단계;

상기 감광성 레지스트층의 일부가 제거되어 외부로 노출된 상기 전도성막 위에 제1 도금층을 형성하는 제1 도금 단계;

상기 감광성 레지스트층의 나머지를 제거하는 레지스트층 제거 단계; 및

상기 제1 도금층을 에칭 레지스트로 이용하여, 외부로 노출된 상기 전도성막의 부분을 에칭에 의해 제거하는 에칭 단계;를 포함하는 회로기판의 제조 방법.
제1 항에 있어서,

상기 제1 도금 단계와 상기 제2 도금 단계는, 전기 도금이나 무전해 도금 가운데 어느 하나를 선택하여 수행되는, 회로기판의 제조 방법.
제1 항 또는 제2 항에 있어서,

상기 제1 도금층은 Sn, Ni, Pd, Au 및 Ag로 이루어진 군에서 선택된 어느 하 나를 포함하는, 회로기판의 제조 방법.
제1 항 또는 제2 항에 있어서,

상기 제1 도금층은 Sn, Ni, Pd, Au 및 Ag로 이루어진 군에서 선택된 2 이상의 원소를 포함하는 합금인, 회로기판의 제조 방법.
제1 항에 있어서,

상기 에칭 단계 이후에 상기 제1 도금층과 상기 전도성막의 표면에 제2 도금층을 형성하는 제2 도금 단계를 더 포함하는, 회로기판의 제조 방법.
제1 항 또는 제2 항에 있어서,

상기 전도성막은 상기 기판 위에 형성되는 제1 전도성막과, 상기 제1 전도성막 위에 형성되는 제2 전도성막을 포함하는, 회로기판의 제조 방법.
제6 항에 있어서,

상기 제1 전도성막과 상기 제2 전도성막은 서로 다른 소재로 이루어지고, 상기 에칭 단계는, 상기 제2 전도성막을 에칭에 의해 제거하는 제1 에칭 단계와, 상기 제1 에칭 단계 이후에 상기 제2 전도성막이 제거됨으로써 외부로 노출된 상기 제1 전도성막의 부분을 에칭에 의해 제거하는 제2 에칭 단계를 포함하는, 회로기판의 제조 방법.
제7 항에 있어서,

상기 제2 전도성막은 구리(Cu)를 포함하는, 회로기판의 제조 방법.
제8 항에 있어서,

상기 제1 도금층은 상기 제1 전도성막과 동일한 소재로 이루어지고, 상기 제1 도금층은 상기 제2 에칭 단계에서 에칭에 의해 제거되는, 회로기판의 제조 방법.
제9 항에 있어서,

상기 제2 에칭 단계 이후에 상기 전도성막의 표면을 도금하는 단계를 더 포함하는 회로기판의 제조 방법.