KR20090006358A

KR20090006358A - Ｐｌｌ 회로

Info

Publication number: KR20090006358A
Application number: KR1020070069620A
Authority: KR
Inventors: 송근수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-07-11
Filing date: 2007-07-11
Publication date: 2009-01-15
Also published as: KR100907001B1

Abstract

본 발명의 PLL 회로는, 지연 제어 신호에 응답하여 전류량 제어 신호를 생성하는 전류량 제어기; 상기 전류량 제어 신호의 제어에 따라 풀업 제어 신호와 풀다운 제어 신호에 응답하여 전압 펌핑 동작을 수행하여 펌핑 전압을 생성하는 차지 펌프; 및 상기 펌핑 전압을 저장하고 노이즈 성분을 제거하여 제어 전압을 생성하는 루프 필터;를 포함하는 것을 특징으로 한다.

PLL 회로, 전류량 제어, 차지 펌프

Description

ＰＬＬ 회로{PLL Circuit}

본 발명은 PLL(Phase Locked Loop) 회로에 관한 것으로, 보다 상세하게는 고정 완료 시간을 감소시키는 PLL 회로에 관한 것이다.

반도체 집적 회로가 점점 더 고속화 되어 가는 추세에 따라 외부 클럭의 주파수가 점점 더 높아지고 있고, 그에 따라 내부 클럭의 주파수 또한 높아지고 있다. 따라서 고주파 클럭에 대한 적응성을 향상시키기 위하여 DLL(Delay Locked Loop) 회로 대신에 PLL 회로를 사용하는 반도체 집적 회로가 증가하고 있다. 상기 PLL 회로는 RF를 포함한 유무선 통신 시스템 등 여러 분야에서 적용이 가능하며, 위상 조절기, 주파수 합성기 및 시분할 시스템 등으로 활용되고 있다.

일반적으로 PLL 회로는 위상 검출기, 차지 펌프, 루프 필터, 전압 제어 발진기 및 클럭 분주기를 구비한다. 이 때, 상기 루프 필터로부터 출력되어 상기 전압 제어 발진기에 입력되는 전압을 제어 전압이라고 하는데, 상기 PLL 회로의 초기 동작시 상기 제어 전압이 목표 레벨에 도달하기에는 소정의 시간이 필요하다. 이와 같은 제어 전압이 목표 레벨에 도달하는 시간은 상기 PLL 회로의 고정 완료 시간, 즉 락킹 타임(Locking Time)에 직접적인 영향을 미치게 되므로, 상기 제어 전압이 목표 레벨에 도달하는 시간을 감소시키는 것은 PLL 회로의 동작 효율을 위해 중요한 이슈로 부각되었다.

이하, 종래의 기술에 따른 PLL 회로를 도 1을 참조하여 설명하면 다음과 같다.

도 1은 종래의 기술에 따른 PLL 회로의 동작을 설명하기 위한 그래프로서, PLL 회로의 초기 동작시 제어 전압(Vctrl)의 레벨 변화를 나타낸다.

상기 PLL 회로가 동작을 시작하면 상기 제어 전압(Vctrl)은 그라운드 전압(VSS) 레벨에서 시작하여 그 전위가 상승하게 된다. 즉, 상기 제어 전압(Vctrl)은 상기 그라운드 전압(VSS) 레벨로부터, 클럭의 위상 고정 동작을 위해 차지 펌프가 지시하는 목표 레벨에 도달하기까지 그 전위가 상승한다.

도면에 도시된 바와 같이, 상기 제어 전압(Vctrl)은 그 목표 레벨에 도달하기까지 소정의 시간(T_loc)을 필요로 하게 된다. 그런데 상기 제어 전압(Vctrl)의 전위가 목표 레벨에 도달하기까지 걸리는 시간(T_loc)이 길수록, 상기 PLL 회로의 고정 완료 시간이 증가하여 동작의 효율이 저하되고, 상기 PLL 회로로부터 클럭을 이용하는 반도체 집적 회로의 고속화 구현이 어렵게 된다. 이처럼 종래의 기술로는 PLL 회로가 안정적인 동작을 수행하면서도 짧은 고정 완료 시간을 갖도록 하기 어렵다는 문제점이 있었다.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 초기 동작시 클럭의 고정 완료 시간을 감소시키는 PLL 회로를 제공하는 데에 그 기술적 과제가 있다.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 PLL 회로는, 지연 제어 신호에 응답하여 전류량 제어 신호를 생성하는 전류량 제어기; 상기 전류량 제어 신호의 제어에 따라 풀업 제어 신호와 풀다운 제어 신호에 응답하여 전압 펌핑 동작을 수행하여 펌핑 전압을 생성하는 차지 펌프; 및 상기 펌핑 전압을 저장하고 노이즈 성분을 제거하여 제어 전압을 생성하는 루프 필터;를 포함하는 것을 특징으로 한다.

본 발명의 PLL 회로는, 전류량 제어 신호를 이용하여 차지 펌프의 풀업 펌핑부의 동작 시간과 풀다운 펌핑부의 동작 시간을 조절함으로써, 제어 전압의 안정화에 드는 시간을 감소시켜 클럭의 고정 완료 시간을 감소시키는 효과가 있다.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.

도 2는 본 발명의 일 실시예에 따른 PLL 회로의 구성을 나타낸 블록도이다.

도시한 바와 같이, 본 발명의 일 실시예에 따른 PLL 회로는 입력 클럭(clk_in)과 피드백 클럭(clk_fb)의 위상을 비교하여 풀업 제어 신호(plup)와 풀다운 제어 신호(pldn)를 생성하는 위상 검출기(10), 지연 제어 신호(dlcnt)에 응답하여 PLL 인에이블 신호(pll_en)로부터 전류량 제어 신호(curctrl)를 생성하는 전류량 제어기(20), 상기 전류량 제어 신호(curctrl)의 제어에 따라 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)에 응답하여 전압 펌핑 동작을 수행하여 펌핑 전압(Vpmp)을 생성하는 차지 펌프(30), 상기 펌핑 전압(Vpmp)을 저장하고 노이즈 성분을 제거하여 제어 전압(Vctrl)을 생성하는 루프 필터(40), 상기 제어 전압(Vctrl)을 입력 받아 출력 클럭(clk_out)을 발진시키는 전압 제어 발진기(50) 및 상기 출력 클럭(clk_out)의 주파수를 소정 비율로 나누어 상기 피드백 클럭(clk_fb)을 생성하는 클럭 분주기(60)를 포함한다.

상기 위상 검출기(10)는 상기 입력 클럭(clk_in)과 상기 피드백 클럭(clk_fb)의 위상 차이를 검출하여 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)를 생성한다. 상기 위상 검출기(10)는 상기 PLL 회로의 동작 초기에 상기 풀업 제어 신호(plup)를 상기 풀다운 제어 신호(pldn)보다 더 빨리 인에이블 시킨다. 이후 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)를 번갈아 인에이블 시키다가, 상기 입력 클럭(clk_in)과 상기 피드백 클럭(clk_fb)의 위상이 같아지면 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)를 모두 인에이블 시킨다.

여기에서 상기 PLL 인에이블 신호(pll_en)는 상기 PLL 회로의 동작이 시작되 도록 하는 신호로서, 상기 위상 검출기(10), 상기 차지 펌프(30) 및 상기 전압 제어 발진기(50) 중 적어도 어느 하나에 입력되는 신호이나, 도면에서는 그 입력 관계를 생략하였다.

상기 지연 제어 신호(dlcnt)는 복수 비트의 신호로서 구현된다. 바람직하게는, 상기 PLL 회로의 테스트 모드시 복수 비트의 테스트 신호로서 구현되고, 테스트 모드가 완료되면 테스트 결과에 따라 제어되는 퓨즈 회로 또는 모드 레지스터 셋트로부터 출력되는 신호로서 구현된다.

상기 전류량 제어기(20)는 상기 PLL 인에이블 신호(pll_en)가 인에이블 된 후 상기 지연 제어 신호(dlcnt)가 지시하는 만큼의 시간이 경과되면 상기 전류량 제어 신호(curctrl)를 디스에이블 시킨다. 상기 전류량 제어 신호(curctrl)는 상기 차지 펌프(30)의 펌핑 속도를 높이기 위하여 인에이블 되는 신호이다. 따라서, 상기 전류량 제어 신호(curctrl)는 상기 지연 제어 신호(dlcnt)가 지시하는 시간 동안 인에이블 되어 상기 차지 펌프(30)의 펌핑 속도를 높이고, 이후 디스에이블 되어 상기 차지 펌프(30)로부터 생성되는 상기 펌핑 전압(Vpmp)의 레벨이 안정화되도록 한다.

이후, 상기 차지 펌프(30)는 상기 풀업 제어 신호(plup)와 상기 풀다운 제어 신호(pldn)의 인에이블 여부에 따라 상기 펌핑 전압(Vpmp)의 전위를 제어한다. 즉, 상기 풀업 제어 신호(plup)가 인에이블 되면 상기 펌핑 전압(Vpmp)의 전위를 상승시키고, 상기 풀다운 제어 신호(pldn)가 인에이블 되면 상기 펌핑 전압(Vpmp)의 전위를 하강시킨다. 이와 같은 상기 차지 펌프(30)의 풀업 동작 및 풀다운 동작은 상 기 전류량 제어 신호(curctrl)의 인에이블 여부에 따라 그 속도가 제어된다.

상기 루프 필터(40)는 상기 펌핑 전압(Vpmp)을 저장하고, 그 노이즈 성분을 제거하여 안정적인 레벨의 상기 제어 전압(Vctrl)을 출력한다. 이후 상기 전압 제어 발진기(50)는 상기 제어 전압(Vctrl)의 전위에 따라 설정된 주파수의 상기 출력 클럭(clk_out)을 발진시키는 기능을 수행한다. 그리고 상기 클럭 분주기(60)는 상기 출력 클럭(clk_out)의 주파수를 소정 비율로 나누어 상기 피드백 클럭(clk_fb)을 생성한다.

도 3은 도 2에 도시한 전류량 제어기의 상세 구성도이다.

도시한 바와 같이, 상기 전류량 제어기(20)는 상기 PLL 인에이블 신호(pll_en)와 n 비트의 지연 제어 신호(dlcnt<1:n>)에 응답하여 n 비트의 지연기 인에이블 신호(dlyen<1:n>)를 생성하는 지연 제어부(210) 및 외부 공급전원(VDD)과 상기 n 비트의 지연기 인에이블 신호(dlyen<1:n>)를 입력 받아 상기 전류량 제어 신호(curctrl)를 생성하는 지연부(220)를 포함한다.

여기에서 상기 지연 제어부(210)는 상기 n 비트의 지연 제어 신호(dlcnt<1:n>) 중 한 비트와 상기 PLL 인에이블 신호(pll_en)를 각각 입력 받아 상기 n 비트의 지연기 인에이블 신호(dlyen<1:n>)를 각각 한 비트씩 출력하는 n 개의 제 1 낸드게이트(ND1)를 포함한다.

그리고 상기 지연부(220)는 직렬 연결되어 상기 n 비트의 지연기 인에이블 신호(dlyen<1:n>) 중 한 비트와 상기 외부 공급전원(VDD)을 입력 받는 n 개의 단위 지연기(222)를 포함한다.

각각의 단위 지연기(222)는 상기 외부 공급전원(VDD)과 상기 n 비트의 지연기 인에이블 신호(dlyen<1:n>) 중 한 비트를 입력 받는 제 2 낸드게이트(ND2) 및 상기 외부 공급전원(VDD)과 상기 제 2 낸드게이트(ND2)의 출력 신호를 입력 받는 제 3 낸드게이트(ND3)를 포함한다.

이 때, 예외적으로 마지막 단에 구비되는 단위 지연기(222)는 상기 제 2 낸드게이트(ND2) 하나만으로 구성되어 상기 전류량 제어 신호(curctrl)를 출력한다.

이와 같이 구성된 상기 전류량 제어기(20)에서 상기 PLL 인에이블 신호(pll_en)가 인에이블 된 이후, 상기 n 비트의 지연 제어 신호(dlcnt<1:n>)는 어느 한 비트만 하이 레벨(High Level)로 인에이블 되도록 제어된다. 이에 따라, 상기 n 비트의 지연기 인에이블 신호(dlyen<1:n>)도 어느 한 비트만 로우 레벨(Low Level)로 인에이블 된다.

상기 지연부(220)는 상기 n 비트의 지연기 인에이블 신호(dlyen<1:n>) 중 어느 비트가 인에이블 되었는지에 따라 상기 전류량 제어 신호(curctrl)의 인에이블 타이밍을 조정한다. 즉, 인에이블 되는 지연기 인에이블 신호(dlyen<1:n>)가 첫 번째 비트의 지연기 인에이블 신호(dlyen<1>)에 가까울수록 상기 전류량 제어 신호(curctrl)의 인에이블 타이밍이 늦어지도록 하고, n 번째 비트의 지연기 인에이블 신호(dlyen<n>)에 가까울수록 상기 전류량 제어 신호(curctrl)의 디스에이블 타이밍이 빨라지도록 한다.

도 4는 도 2에 도시한 차지 펌프의 상세 구성도이다.

도시한 바와 같이, 상기 차지 펌프(30)는, 상기 전류량 제어 신호(curctrl) 에 응답하여 상기 풀업 제어 신호(plup) 및 상기 풀다운 제어 신호(pldn)로부터 스위칭 풀업 제어 신호(plupsw) 및 스위칭 풀다운 제어 신호(pldnsw)를 생성하는 스위칭부(310), 상기 펌핑 전압(Vpmp)이 형성되는 출력 노드(Nout), 상기 풀업 제어 신호(plup)와 상기 스위칭 풀업 제어 신호(plupsw)에 응답하여 상기 출력 노드(Nout)를 풀업하는 풀업 펌핑부(320) 및 상기 풀다운 제어 신호(pldn)와 상기 스위칭 풀다운 제어 신호(pldnsw)에 응답하여 상기 출력 노드(Nout)를 풀다운하는 풀다운 펌핑부(330)를 포함한다.

여기에서 상기 스위칭부(310)는 상기 전류량 제어 신호(curctrl)의 제어에 따라 상기 풀업 제어 신호(plup)를 상기 스위칭 풀업 제어 신호(plupsw)로서 출력하는 제 1 패스게이트(PG1) 및 상기 전류량 제어 신호(curctrl)의 제어에 따라 상기 풀다운 제어 신호(pldn)를 상기 스위칭 풀다운 제어 신호(pldnsw)로서 출력하는 제 2 패스게이트(PG2)를 포함한다.

그리고 상기 풀업 펌핑부(320)는 게이트 단에 상기 풀업 제어 신호(plup)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 출력 노드(Nout)에 접속되는 제 1 트랜지스터(TR1) 및 게이트 단에 상기 스위칭 풀업 제어 신호(plupsw)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 출력 노드(Nout)에 접속되는 제 2 트랜지스터(TR2)를 포함한다.

또한 상기 풀다운 펌핑부(330)는 게이트 단에 상기 풀다운 제어 신호(pldn)가 입력되고 드레인 단이 상기 출력 노드(Nout)에 접속되며 소스 단이 접지되는 제 3 트랜지스터(TR3) 및 게이트 단에 상기 스위칭 풀다운 제어 신호(pldnsw)가 입력 되고 드레인 단이 상기 출력 노드(Nout)에 접속되며 소스 단이 접지되는 제 4 트랜지스터(TR4)를 포함한다.

여기에서 상기 풀업 제어 신호(plup)는 로우 인에이블(Low Enable) 신호로서 구현되는 것으로 가정하였다.

상기 PLL 회로의 초기 동작시, 상기 풀업 제어 신호(plup)는 인에이블 되고 상기 풀다운 제어 신호(pldn)는 디스에이블 되어 있는 상태에서, 상기 전류량 제어 신호(curctrl)가 인에이블 되면 상기 풀업 펌핑부(320)의 상기 제 1 및 제 2 트랜지스터(TR1, TR2)가 턴 온 된다. 따라서 상기 펌핑 전압(Vpmp)의 레벨은 급격히 상승하게 된다. 이후, 상기 풀다운 제어 신호(pldn)가 인에이블 되면, 상기 풀업 펌핑부(320)와 상기 풀다운 펌핑부(330)에 구비된 상기 제 1 내지 제 4 트랜지스터(TR1 ~ TR4)가 모두 턴 온 된다. 이에 따라, 상기 펌핑 전압(Vpmp)의 레벨의 상승 속도는 둔화되고, 안정화 상태에 돌입하게 된다. 이후, 상기 전류량 제어 신호(curctrl)가 디스에이블 되면 상기 풀업 펌핑부(320)의 상기 제 1 트랜지스터(TR1)와 상기 풀다운 펌핑부(330)의 상기 제 3 트랜지스터(TR3)가 턴 온 되므로, 상기 펌핑 전압(Vpmp)은 종래 기술에서와 같이 안정적인 레벨을 유지한다.

즉, 상기 전류량 제어 신호(curctrl)의 디스에이블 타이밍에 따라 상기 펌핑 전압(Vpmp)이 목표 레벨에 도달하는 시간을 보다 빠르게 할 수도 있다. 또한 상대적으로 상기 펌핑 전압(Vpmp)이 목표 레벨에 도달하는 시간을 늦게 하여 상기 PLL 회로의 초기 동작을 보다 안정화시킬 수도 있다.

상기 전류량 제어 신호(curctrl)의 디스에이블 타이밍은 실험을 통해 정밀하 게 제어되므로, 상기 펌핑 전압(Vpmp)의 상승 시간을 조절함으로써 상기 PLL 회로의 안정적인 초기 동작을 지원하면서도 고정 완료 시점을 보다 빠르게 하는 바람직한 결과를 도출해낼 수 있게 된다.

상술한 바와 같이, 본 발명의 PLL 회로는 PLL 인에이블 신호를 지연시켜 전류량 제어 신호를 생성하고, 이를 이용하여 차지 펌프의 전압 펌핑 동작을 제어함으로써, 안정적인 초기 동작을 수행하면서도 고정 완료 시점을 보다 빠르게 할 수 있다. 따라서 이와 같은 기술을 적용한 본 발명의 PLL 회로로 인해 반도체 집적 회로는 더욱 용이하게 고속화 구현될 수 있다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1은 종래의 기술에 따른 PLL 회로의 동작을 설명하기 위한 그래프,

도 2는 본 발명의 일 실시예에 따른 PLL 회로의 구성을 나타낸 블록도,

도 3은 도 2에 도시한 전류량 제어기의 상세 구성도,

도 4는 도 2에 도시한 차지 펌프의 상세 구성도이다.

<도면의 주요 부분에 대한 부호 설명>

10 : 위상 검출기 20 : 전류량 제어기

30 : 차지 펌프 40 : 루프 필터

50 : 전압 제어 발진기 60 : 클럭 분주기

Claims

지연 제어 신호에 응답하여 전류량 제어 신호를 생성하는 전류량 제어기;

상기 전류량 제어 신호의 제어에 따라 풀업 제어 신호와 풀다운 제어 신호에 응답하여 전압 펌핑 동작을 수행하여 펌핑 전압을 생성하는 차지 펌프; 및

상기 펌핑 전압을 저장하고 노이즈 성분을 제거하여 제어 전압을 생성하는 루프 필터;

를 포함하는 것을 특징으로 하는 PLL(Phase Locked Loop) 회로.
제 1 항에 있어서,

상기 전류량 제어기는 PLL 인에이블 신호를 입력 받아 상기 PLL 인에이블 신호가 인에이블 되는 시점으로부터 상기 지연 제어 신호가 지시하는 시간이 경과된 후, 상기 전류량 제어 신호를 인에이블 시키는 것을 특징으로 하는 PLL 회로.
제 2 항에 있어서,

상기 지연 제어 신호는 복수 비트의 테스트 신호 또는 테스트 결과에 따라 제어되는 퓨즈 회로 또는 모드 레지스터 셋트의 복수 비트의 출력 신호로서 구현되는 것을 특징으로 하는 PLL 회로.
제 1 항 또는 제 2 항에 있어서,

상기 전류량 제어기는,

상기 PLL 인에이블 신호와 복수 비트의 상기 지연 제어 신호에 응답하여 복수 비트의 지연기 인에이블 신호를 생성하는 지연 제어부; 및

외부 공급전원과 상기 복수 비트의 지연기 인에이블 신호를 입력 받아 상기 전류량 제어 신호를 생성하는 지연부;

를 포함하는 것을 특징으로 하는 PLL 회로.
제 1 항에 있어서,

상기 차지 펌프는, 상기 풀업 제어 신호가 인에이블 되면 상기 펌핑 전압의 전위를 상승시키고, 상기 풀다운 제어 신호가 인에이블 되면 상기 펌핑 전압의 전위를 하강시키며, 상기 전류량 제어 신호에 응답하여 상기 펌핑 전압의 전위 변동량을 제어하는 것을 특징으로 하는 PLL 회로.
제 5 항에 있어서,

상기 차지 펌프는, 상기 전류량 제어 신호가 인에이블 되면 상기 펌핑 전압에 대한 펌핑 능력을 강화하고, 상기 전류량 제어 신호가 디스에이블 되면 상기 펌핑 전압에 대한 펌핑 능력을 약화시키는 것을 특징으로 하는 PLL 회로.
제 1 항 또는 제 5 항에 있어서,

상기 차지 펌프는,

상기 전류량 제어 신호에 응답하여 상기 풀업 제어 신호 및 상기 풀다운 제어 신호로부터 스위칭 풀업 제어 신호 및 스위칭 풀다운 제어 신호를 생성하는 스위칭부;

상기 펌핑 전압이 형성되는 출력 노드;

상기 풀업 제어 신호와 상기 스위칭 풀업 제어 신호에 응답하여 상기 출력 노드를 풀업하는 풀업 펌핑부; 및

상기 풀다운 제어 신호와 상기 스위칭 풀다운 제어 신호에 응답하여 상기 출력 노드를 풀다운하는 풀다운 펌핑부;

를 포함하는 것을 특징으로 하는 PLL 회로.
제 1 항에 있어서,

입력 클럭과 피드백 클럭의 위상을 비교하여 상기 풀업 제어 신호와 상기 풀다운 제어 신호를 생성하는 위상 검출기;

상기 제어 전압을 입력 받아 출력 클럭을 발진시키는 전압 제어 발진기; 및

상기 출력 클럭의 주파수를 소정 비율로 나누어 상기 피드백 클럭을 생성하는 클럭 분주기;

를 추가로 포함하는 것을 특징으로 하는 PLL 회로.
제 8 항에 있어서,

상기 전압 제어 발진기는 상기 제어 전압의 전위에 따라 설정된 주파수를 갖 는 상기 출력 클럭을 발진시키는 것을 특징으로 하는 PLL 회로.