KR20080113817A - Method for fabricating mim structure capacitor - Google Patents

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Abstract

The method of manufacturing the capacitor of MIM structure is provided to prevent the generation of defects such as metal line bridges in the metal-etching process of forming the bottom electrode and to improve the reliability of device. The method of manufacturing the capacitor of MIM structure comprises as follows. A step is for depositing the oxide film(300). A step is for forming the bottom metal layers(AlCu, 302) on the oxide film and for depositing the insulating layer(304) at the upper part of the bottom metal layer. A step is for forming the upper metal layer(306) in the top portion of dielectric layer by progressing the sputtering process. A step is for forming the mask pattern by selectively removing the part of the photoresist(PR, 308) after coating the photoresist on the upper metal layer. A step is for selectively removing a part of the upper metal layer by performing the etching process using the etch barrier layer as the mask pattern. A step is for forming the upper electrode having the specific pattern by performing the removal process of the mask pattern in the temperature condition in which the Cu segregation of the bottom metal layer is not generated. A step is for implementing the MIM capacitor by etching the process and the pattern for forming the bottom electrode.

Description

ＭＩＭ 구조 커패시터 제조방법{METHOD FOR FABRICATING MIM STRUCTURE CAPACITOR}MIM structure capacitor manufacturing method {METHOD FOR FABRICATING MIM STRUCTURE CAPACITOR}

도 1a 내지 1d는 일반적인 MIM 커패시터를 가지는 반도체 소자의 제조 공정 단면도,1A to 1D are cross-sectional views illustrating a manufacturing process of a semiconductor device having a general MIM capacitor;

도 2는 일반적인 MIM 커패시터를 가지는 반도체 소자의 제조 공정으로 인해 발생되는 메탈 라인 브리지들을 도시한 도면,FIG. 2 is a view illustrating metal line bridges generated by a manufacturing process of a semiconductor device having a general MIM capacitor; FIG.

도 3a 내지 3d는 본 발명의 바람직한 실시예에 따른 MIM 커패시터를 가지는 반도체 소자의 제조 공정 단면도.3A to 3D are cross-sectional views of a semiconductor device having a MIM capacitor in accordance with a preferred embodiment of the present invention.

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히 금속/절연체/금속(MIM: Metal/Insulator/Metal) 구조 커패시터에서 포토레지스트(Photo-Resist, 이하 PR이라 한다) 잔존물을 제거시키는 MIM 구조 커패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and in particular, a MIM structure capacitor that removes photo-resist (PR) residue from a metal / insulator / metal (MIM) structure capacitor. It relates to a manufacturing method.

통상적으로, 반도체 소자에 사용하는 커패시터는 그 구조에 따라 크게 PIP(Poly Insulator Poly) 커패시터와 MIM 커패시터로 구분되며, 상기 각 구조의 커패시터는 각각의 고유한 특성이 있어 반도체 소자의 특성에 따라 적절히 선택되어 사용되고 있다. In general, capacitors used in semiconductor devices are classified into PIP (Poly Insulator Poly) capacitors and MIM capacitors according to the structure thereof. Capacitors of each structure have their own characteristics and are appropriately selected according to the characteristics of the semiconductor device. It is used.

이중 특히 MIM 구조 커패시터는 고주파를 사용하는 반도체 소자에 사용되고 있는데, 이는 상기 PIP 구조의 커패시터는 상부 전극 및 하부 전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/하부전극과 절연체 박막 계면에서 산화반응이 일어나 커패시턴스의 용량이 줄어드는 문제점이 있는 반면, MIM 구조 커패시터는 비저항이 작고 내부에 공핍에 의한 기생 커패시턴스가 없어 높은 용량의 구현이 가능하기 때문이다. Particularly, MIM structure capacitors are used in semiconductor devices using high frequency. Since the PIP structure capacitors use upper electrodes and lower electrodes as conductive polysilicon, oxidation reaction occurs at the upper electrode / lower electrode and insulator thin film interface. This is because the capacitance of the capacitance is reduced, whereas the MIM structure capacitor has a small specific resistance and there is no parasitic capacitance due to depletion therein, thereby enabling high capacitance.

즉, 고주파를 사용하는 반도체 소자에서는 RC 지연에 의해 소자 특성이 달라질 수 있기 때문에 가급적 전기적 특성이 좋은 Metal을 사용하는 MIM 구조의 커패시터가 사용되는 것이다. That is, in the semiconductor device using high frequency, since the device characteristics may be changed by RC delay, a capacitor having a MIM structure using metal having good electrical characteristics is used.

이하 첨부된 도면을 참조하여 상세히 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail.

특히, 아래에서는 MIM 스택을 이용하여 커패시터를 형성하는 공정 중 트렌드 형태의 MIM 커패시터 소자가 아닌 플레이트 형태의 MIM 커패시터 제조에 관해 설명하도록 한다. In particular, the following describes the manufacturing of the plate-shaped MIM capacitor rather than the trend-type MIM capacitor device during the process of forming a capacitor using the MIM stack.

도 1a 내지 1d는 일반적인 MIM 커패시터를 가지는 반도체 소자의 제조 공정 단면도이다. 1A to 1D are cross-sectional views illustrating a manufacturing process of a semiconductor device having a general MIM capacitor.

도 1a를 참조하면, 산화막(100) 상에 하부 전극(Bottom Electrode) 역할을 하는 하부 금속층(102)을 형성한다. 이때, 하부 금속층(102)에는 전자 이동성(Electro-migration) 방지를 위해 소량의 Cu가 추가된 AlCu를 사용한다. 이후 하 부 금속층(102)이 스퍼터(Sputter)되어 있는 상태에서 절연체 역할을 하는 절연막(104)을 형성하고,　스퍼터링 공정을 진행하여 증착된 절연막(104) 상부에 상부 전극 역할을 수행할 상부 금속층(106)을 형성한다. Referring to FIG. 1A, a lower metal layer 102 serving as a bottom electrode is formed on the oxide film 100. In this case, AlCu in which a small amount of Cu is added is used for the lower metal layer 102 to prevent electro-migration. Thereafter, an insulating film 104 serving as an insulator is formed while the lower metal layer 102 is sputtered, and a sputtering process is performed to form an upper metal layer to serve as an upper electrode on the deposited insulating film 104. 106).

여기서, 절연막(104)은 PE-산화물 계열 또는 PE 계열 SiN 또는 SiON 막질이 적용될 수 있으며, 상부 금속층(106)은 Ti 또는 TiN 또는 Ti/TiN 막질로 이루어질 수 있다. Here, the insulating film 104 may be a PE-oxide-based or PE-based SiN or SiON film quality, the upper metal layer 106 may be made of Ti or TiN or Ti / TiN film quality.

이후 MIM 커패시터 역할을 수행할 부분에 대해 PR(108)을 도포한 후, 그 일부를 선택적으로 제거하여 마스크 패턴을 형성한다. 이후 도 1b에 도시한 바와 같이, 마스크 패턴을 식각 장벽층으로 하는 식각 공정을 실시하여 상기 상부 금속층(106)의 일부를 선택적으로 제거한다. Thereafter, the PR 108 is applied to a portion to serve as the MIM capacitor, and then a portion of the PR 108 is selectively removed to form a mask pattern. Thereafter, as shown in FIG. 1B, an etching process using the mask pattern as an etching barrier layer is performed to selectively remove a portion of the upper metal layer 106.

이와 같은 선택적 에칭 이후에는 불필요한 마스크 패턴을 제거하기 위해 고온(200~300℃) 상태에서 마스크 패턴 제거 및 마스크 패턴 에싱(Ashing) 공정을 진행하게 된다. 이때, 고온의 상태에서 진행하는 이유는 견고화(Hardening)된 마스크 패턴의 제거가 용이하며, 짧은 시간으로도 마스크 패턴 제거가 가능하기 때문이다. After such selective etching, the mask pattern is removed and the mask pattern ashing process is performed at a high temperature (200 to 300 ° C.) to remove unnecessary mask patterns. In this case, the reason for proceeding in a high temperature state is that the hardened mask pattern can be easily removed, and the mask pattern can be removed even in a short time.

마스크 패턴 제거공정 이후에는 도 1c에 도시한 바와 같이 PR(110)을 도포하고, 도 1d와 같이 식각 공정을 통하여 하부 전극을 형성함으로써, MIM 커패시터를 구현하게 된다. After the mask pattern removing process, the PR 110 is coated as shown in FIG. 1C, and the lower electrode is formed through an etching process as shown in FIG. 1D, thereby implementing the MIM capacitor.

다만,　AlCu로 형성된 하부 금속층(102)은 200~250℃에서 Cu 편석(Segregation)이 이루어 질 수 있으며, 도 1b에서와 같이 200~300℃의 고온 상태 에서 마스크 패턴 제거 공정을 진행하게 되면 하부 전극을 형성하는 에칭 공정 진행 시 AlCu내 Cu 편석 현상 및 그에 따른 메탈 라인 브리지(Metal Line Bridge)가 발생하게 된다. However, Cu segregation may be performed at 200 to 250 ° C. of the lower metal layer 102 formed of AlCu, and the lower electrode may be removed at a high temperature of 200 to 300 ° C. as shown in FIG. During the etching process to form a Cu segregation phenomenon in the AlCu and a metal line bridge according to it occurs.

도 2는 일반적인 MIM 커패시터를 가지는 반도체 소자의 제조 공정으로 인해 발생되는 메탈 라인 브리지들을 도시한 도면이다. FIG. 2 is a diagram illustrating metal line bridges generated by a manufacturing process of a semiconductor device having a general MIM capacitor.

도 2는 Cu 편석 현상을 나타내는 것으로서, MIM 에칭 후에 의한 하부 전극을 형성하는 과정에서 언더 에칭(Under Etch)에 의한 메탈 라인 브리지가 발생한 것을 나타낸 것이다. FIG. 2 illustrates Cu segregation, and shows that a metal line bridge is formed by under etching in the process of forming a lower electrode after MIM etching.

참조번호 200은 웨이퍼 상에서 에러가 발생한 부분을 나타내는 것으로서, 짙은 부분의 다이를 제외한 밝은 부분의 다이들에 대한 에러 여부를 보여주고, 참조번호 202, 204에서는 두개 이상의 분리되어야 하는 메탈 라인이 붙게 되는 메탈 라인 브리지 현상을 나타내고 있다. 또한, 참조번호 206에서는 Cu 편석이 발생된 상태를 나타내고 있다. Reference numeral 200 denotes a portion where an error occurs on the wafer, which indicates whether there is an error on the die of the bright portion except the die of the dark portion, and the metals to which two or more separate metal lines are attached at 202 and 204. The line bridge phenomenon is shown. Reference numeral 206 denotes a state in which Cu segregation has occurred.

상기한 바와 같이 종래 기술에 의한 MIM 커패시터를 가지는 반도체 소자의 제조 공정에 있어서는, 통상적으로 MIM 구조의 형성을 위해 플라즈마를 이용하여 선택적 에칭을 진행하고 불필요한 마스크 패턴 의 제거를 위해 고온의(200~300℃) 마스크 패턴 제거 혹은 마스크 패턴 에싱 공정이 진행되는데, 이때 공정 진행 장비나 비정상적인(Abnormal) 현상에 의해 공정 진행이 진형되는 경우 하부 금속층을 이루는 AlCu내 Cu의 편석(Segregation) 현상이 발생하여 후속 하부 전극을 형성하는 메탈 에칭 공정의 진행 시 언더 에칭(Under Etch)에 의하여 Cu 편석이 발생되 고, 그로 인해 두개 이상의 분리되어야 하는 메탈 라인에 붙게 되는 메탈 라인 브리지(Bridge) 현상 및 메탈 라인이 짧아지는 메탈 라인 쇼트(Short)와 같은 문제를 발생시켜 소자 불량을 발생시키게 되는 문제점이 있었다.As described above, in the manufacturing process of a semiconductor device having a MIM capacitor according to the prior art, typically a selective etching is performed using a plasma to form a MIM structure and a high temperature (200 ~ 300) to remove unnecessary mask pattern ℃) Remove the mask pattern or mask pattern ashing process, when the process progresses due to process progress equipment or abnormal phenomenon, the segregation phenomenon of Cu in AlCu that forms the lower metal layer occurs Cu segregation is generated by under etching during the metal etching process to form the electrode, which causes the metal line bridge phenomenon and the metal line to be shortened to adhere to two or more metal lines to be separated. Problems that cause device defects such as line shorts There.

본 발명은 상술한 종래 기술의 한계를 극복하기 위한 것으로, MIM 커패시터 제조 시 상부 전극을 형성한 후, 고온 상태에서의 마스크 패턴 제거 공정으로 인한 하부 금속층(AlCu)의 Cu편석 현상을 방지할 수 있는 MIM 구조 커패시터 제조방법을 제공하는데 그 목적이 있다. The present invention is to overcome the limitations of the prior art described above, and after forming the upper electrode when manufacturing the MIM capacitor, it is possible to prevent the Cu segregation of the lower metal layer (AlCu) due to the mask pattern removal process at a high temperature state It is an object of the present invention to provide a method of manufacturing a MIM structure capacitor.

본 발명의 다른 목적은, MIM 커패시터 제조 시 상부 전극을 형성한 후, 하부 금속층(AlCu)의 Cu편석 현상을 방지하기 위하여 Cu 편석이 발생하지 않는 온도 조건에서 마스크 패턴 제거 공정을 수행할 수 있는 MIM 구조 커패시터 제조방법을 제공하는데 있다.Another object of the present invention, after forming the upper electrode when manufacturing the MIM capacitor, to prevent the Cu segregation of the lower metal layer (AlCu) MIM capable of performing a mask pattern removal process at a temperature condition where Cu segregation does not occur It is to provide a method of manufacturing a structure capacitor.

이와 같은 목적을 실현하기 위한 본 발명은 MIM 구조 커패시터 제조방법으로서, 산화막을 증착하는 단계와, 상기 산화막 상에 하부 금속층(AlCu)을 형성하고, 상기 하부 금속층 상부에 절연막을 증착하는 단계와, 스퍼터링 공정을 진행하여 상기 증착된 절연막 상부에 상부 금속층을 형성하는 단계와, 상기 상부 금속층 상에 포토레지스트(PR)를 도포한 후 그 일부를 선택적으로 제거하여 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각 장벽층으로 하는 식각 공정을 실시하여 상기 상부 금속층의 일부를 선택적으로 제거하는 단계와, 상기 하부 금속층의 Cu 편 석이 발생하지 않는 온도 조건에서 상기 마스크 패턴의 제거 공정을 실시함으로써, 특정 패턴을 갖는 상부 전극을 형성하는 단계와, 하부 전극을 형성하기 위한 패턴 및 식각 공정을 통해 MIM 커패시터를 구현하는 단계를 포함한다. According to an aspect of the present invention, there is provided a method of manufacturing a MIM structure capacitor, including depositing an oxide film, forming a lower metal layer (AlCu) on the oxide film, depositing an insulating film on the lower metal layer, and sputtering. Forming a top metal layer over the deposited insulating layer by applying a process, applying a photoresist PR on the top metal layer, and selectively removing a portion of the top metal layer to form a mask pattern; Selectively removing a portion of the upper metal layer by performing an etching process as an etching barrier layer, and removing the mask pattern under a temperature condition in which Cu segregation of the lower metal layer does not occur. Forming an upper electrode, and forming a lower electrode through a pattern and an etching process for forming the lower electrode. Implementing the M capacitor.

이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. Hereinafter, the operating principle of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, when it is determined that a detailed description of a known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. Terms to be described later are terms defined in consideration of functions in the present invention, and may be changed according to intentions or customs of users or operators. Therefore, the definition should be made based on the contents throughout the specification.

본 발명은 MIM 커패시터 제조 시 상부 전극을 형성한 후, 불필요한 마스크 패턴을 제거하기 위해 저온의 마스크 패턴 제거 및 마스크 패턴 에싱 공정을 수행하는 것이다. In the present invention, after forming the upper electrode when manufacturing the MIM capacitor, the low temperature mask pattern removal and mask pattern ashing processes are performed to remove unnecessary mask patterns.

또한, 포토레지스트 제거 공정의 효과를 증대시키기 위해 용제 크리닝 공정을 수행한 뒤, 마스크 패턴 제거 및 마스크 패턴 에싱 공정을 재차 수행한다. In addition, after the solvent cleaning process is performed to increase the effect of the photoresist removing process, the mask pattern removing and mask pattern ashing processes are performed again.

도 3a 내지 3d는 본 발명의 바람직한 실시예에 따른 MIM 커패시터를 가지는 반도체 소자의 제조 공정 단면도이다. 3A to 3D are cross-sectional views illustrating a manufacturing process of a semiconductor device having a MIM capacitor according to a preferred embodiment of the present invention.

도 3a를 참조하면, 산화막(300) 상에 하부 전극 역할을 하는 하부 금속층(302)을 형성한다. 이때, 하부 금속층(302)에는 전자 이동성 방지를 위해 소량의 Cu가 추가된 AlCu를 사용한다. 이후 하부 금속층(302)이 스퍼터 되어 있는 상태에서 절연체 역할을 하는 절연막(304)을 형성하고, 스퍼터링 공정을 진행하여 증착된 절연막(304) 상부에 상부 전극 역할을 수행할 상부 금속층(306)을 형성한다. Referring to FIG. 3A, a lower metal layer 302 serving as a lower electrode is formed on the oxide film 300. In this case, AlCu to which a small amount of Cu is added is used for the lower metal layer 302 to prevent electron mobility. Thereafter, an insulating film 304 serving as an insulator is formed while the lower metal layer 302 is sputtered, and an upper metal layer 306 is formed on the deposited insulating film 304 to serve as an upper electrode by performing a sputtering process. do.

여기서, 절연막(304)은 PE-산화물 계열 또는 PE 계열 SiN 또는 SiON 막질이 적용될 수 있으며, 상부 금속층(306)은 Ti 또는 TiN 또는 Ti/TiN 막질로 이루어질 수 있다. Here, the insulating film 304 may be a PE-oxide-based or PE-based SiN or SiON film quality, the upper metal layer 306 may be made of Ti or TiN or Ti / TiN film quality.

이후 MIM 커패시터 역할을 수행할 부분에 대해 PR(308)을 도포한 후 노광 공정을 실시하고, 그 일부를 선택적으로 제거하여 마스크 패턴을 형성하는 패터닝 공정을 진행한 후, 도 3b와 같이, 마스크 패턴을 식각 장벽층으로 하여 플라즈마를 이용한 에칭을 통해 상부 금속층(306)을 선택적으로 제거함으로써 상부 전극을 형성한다. 이와 같은 선택적 에칭 이후에는 불필요한 마스크 패턴을 제거하기 위한 마스크 패턴 제거 공정을 수행한다. Thereafter, after the PR 308 is applied to the portion to serve as the MIM capacitor, an exposure process is performed, and a portion of the MIM capacitor is selectively removed to perform a patterning process to form a mask pattern. As an etching barrier layer, the upper electrode is formed by selectively removing the upper metal layer 306 through etching using plasma. After such selective etching, a mask pattern removing process for removing an unnecessary mask pattern is performed.

이때, 전술한 종래 방법에서와 같이, 200~300℃의 고온 상태에서 마스크 패턴 제거 공정을 진행하게 되면 하부 금속층(302)은 AlCu로 형성된 상태이며, 이는 Cu 편석을 이루게 되는 온도인 200~250℃에 해당하므로 이로 인해 하부 금속층(302)에서는 Cu 편석이 발생될 수 있다. 따라서, 본 발명에서는 Cu 편석의 발생을 방지하기 위해 낮은 저온(200℃ 미만)의 온도 조건에서 마스크 패턴 제거 또는 마스크 패턴 에싱 공정을 진행함으로써, 특정 패턴을 갖는 상부 전극을 형성하게 된다.At this time, as in the aforementioned conventional method, when the mask pattern removal process is performed at a high temperature of 200 to 300 ° C., the lower metal layer 302 is formed of AlCu, which is 200 to 250 ° C., which is a temperature at which Cu segregation is achieved. This may cause Cu segregation in the lower metal layer 302. Therefore, in the present invention, a mask pattern removal or mask pattern ashing process is performed at a low temperature (less than 200 ° C.) temperature condition to prevent the occurrence of Cu segregation, thereby forming an upper electrode having a specific pattern.

또한, 마스크 패턴 제거 공정 시, 언더 에칭(Under Etch)에 의한 메탈 라인의 브리지 발생을 방지하기 위해 용제 크리닝 공정을 수행한 후에 저온 상태에서의 마스크 패턴 제거 공정을 추가적으로 진행하게 되며, 이를 통해 마스크 패턴 제거 공정 시 장비 에러 등의 비정상적인 현상에 대한 하부 전극의 Cu 편석 현상을 방지할 수 있다.In addition, during the mask pattern removal process, the mask pattern removal process in a low temperature state is additionally performed after performing the solvent cleaning process in order to prevent the generation of bridges of the metal lines due to under etching. It is possible to prevent Cu segregation of the lower electrode against abnormal phenomena such as equipment error during the removal process.

다만, 저온 상태에서의 마스크 패턴 제거 및 에싱 공정을 진행함에 있어서, 견고화된(Hardening) 마스크 패턴 등과 같이 변성된 마스크 패턴 이 존재하는 경우가 발생할 수 있으므로 이와 같은 마스크 패턴에 대한 에싱 저하를 방지하기 위해서는 고압(예컨대, 50~150mTorr의 범위로 설정)의 제거 공정을 수행하거나 O2와 H2 플라즈마를 번갈아 사용한 에싱 공정 또는 황산(H2SO4)과 과산화수소수(H2O2)를 적정비율로 섞은 피라냐 용액(Piranha solution)을 사용하여 제거하는 공정을 수행함으로써, 마스크 패턴 제거를 용이하게 하고, 마스크 패턴의 에싱 저하를 방지할 수 있다. However, when the mask pattern is removed and the ashing process is performed at a low temperature, a modified mask pattern such as a hardening mask pattern may exist, thereby preventing deterioration of ashing on the mask pattern. To do this, perform a high pressure (for example, set in the range of 50 to 150 mTorr) or an ashing process using alternating O 2 and H 2 plasma or an appropriate ratio of sulfuric acid (H 2 SO 4 ) and hydrogen peroxide (H 2 O 2 ). By performing the process of removing using a mixed Piranha solution (Piranha solution), it is easy to remove the mask pattern, it is possible to prevent the ashing of the mask pattern is lowered.

상기와 같은 저온 상태에서의 마스크 패턴 제거공정 이후에는 도 3c에 도시한 바와 같이 PR(310)을 도포하고, 도 3d와 같이 식각 공정을 통하여 하부 전극을 형성함으로써, MIM 커패시터를 구현하게 된다. After removing the mask pattern at a low temperature as described above, a PR 310 is coated as shown in FIG. 3C and a lower electrode is formed through an etching process as shown in FIG. 3D, thereby implementing a MIM capacitor.

이상 설명한 바와 같이, 본 발명은 MIM 커패시터 제조 시 상부 전극을 형성한 후, 불필요한 마스크 패턴을 제거하기 위해 저온의 마스크 패턴 제거 및 마스크 패턴 에싱 공정을 수행한다. As described above, the present invention performs a low temperature mask pattern removal and mask pattern ashing process in order to remove the unnecessary mask pattern after forming the upper electrode when manufacturing the MIM capacitor.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허 청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the appended claims, but also by the equivalents of the claims.

이상에서 상세히 설명한 바와 같이 동작하는 본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다. In the present invention operating as described in detail above, the effects obtained by the representative ones of the disclosed inventions will be briefly described as follows.

본 발명은, MIM 커패시터 제조 공정 시 상부 전극을 형성한 이후, 마스크 패턴 제거 공정의 진행 시 저온상태에서 마스크 패턴 제거 공정을 진행함으로써, 장비 에러 등의 비정상적인 상황이 발생하여도 AlCu로 형성된 하부 금속층의 Cu 편석 발생을 방지하고, 하부 전극을 형성하는 메탈 에칭 공정 시 메탈 라인 브리지 등의 불량 발생을 방지할 수 있으며, 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.According to the present invention, after the upper electrode is formed in the MIM capacitor manufacturing process, the mask pattern removing process is performed at a low temperature during the mask pattern removing process, so that even if an abnormal situation such as an equipment error occurs, the lower metal layer is formed of AlCu. It is possible to prevent the occurrence of Cu segregation, to prevent defects such as metal line bridges during the metal etching process of forming the lower electrode, and to improve the reliability of the device.

Claims (6)

산화막을 증착하는 단계와, Depositing an oxide film, 상기 산화막 상에 하부 금속층(AlCu)을 형성하고, 상기 하부 금속층 상부에 절연막을 증착하는 단계와, Forming a lower metal layer (AlCu) on the oxide layer and depositing an insulating layer on the lower metal layer; 스퍼터링 공정을 진행하여 상기 증착된 절연막 상부에 상부 금속층을 형성하는 단계와, Performing a sputtering process to form an upper metal layer on the deposited insulating film; 상기 상부 금속층 상에 포토레지스트(PR)를 도포한 후 그 일부를 선택적으로 제거하여 마스크 패턴을 형성하는 단계와,Applying a photoresist (PR) on the upper metal layer and selectively removing a portion thereof to form a mask pattern; 상기 마스크 패턴을 식각 장벽층으로 하는 식각 공정을 실시하여 상기 상부 금속층의 일부를 선택적으로 제거하는 단계와,Selectively removing a portion of the upper metal layer by performing an etching process using the mask pattern as an etching barrier layer; 상기 하부 금속층의 Cu 편석이 발생하지 않는 온도 조건에서 상기 마스크 패턴의 제거 공정을 실시함으로써, 특정 패턴을 갖는 상부 전극을 형성하는 단계와, Forming an upper electrode having a specific pattern by performing the step of removing the mask pattern under a temperature condition in which Cu segregation of the lower metal layer does not occur; 하부 전극을 형성하기 위한 패턴 및 식각 공정을 통해 MIM 커패시터를 구현하는 단계 Implementing a MIM capacitor through a pattern and etching process to form a lower electrode 를 포함하는 MIM 구조 커패시터 제조방법. MIM structure capacitor manufacturing method comprising a. 제 1항에 있어서, The method of claim 1, 상기 마스크 패턴의 제거는, Removal of the mask pattern, 기 설정된 저온의 온도 조건에서 상기 마스크 패턴을 1차 제거하는 단계와, First removing the mask pattern at a preset low temperature condition; 용제 크리닝 공정을 수행하는 단계와, Performing a solvent cleaning process, 상기 기 설정된 저온의 온도 조건에서 상기 마스크 패턴을 2차 제거하는 단계 Secondly removing the mask pattern under the preset low temperature condition 를 포함하는 것을 특징으로 하는 MIM 구조 커패시터 제조방법. MIM structure capacitor manufacturing method comprising a. 제 1 항에 있어서, The method of claim 1, 상기 마스크 패턴은, The mask pattern, O2 및 H2 플라즈마를 번갈아가며 사용하는 플라즈마 공정을 통해 제거되는 것을 특징으로 하는 MIM 구조 커패시터 제조방법. Method of manufacturing a MIM structure capacitor, characterized in that removed through a plasma process using alternating O 2 and H 2 plasma. 제 1 항에 있어서, The method of claim 1, 상기 마스크 패턴은,The mask pattern, 피라냐 용액을 이용한 제거 공정인 것을 특징으로 하는 MIM 구조 커패시터 제조방법. MIM structure capacitor manufacturing method characterized in that the removal process using a piranha solution. 제 1 항 내지 4항에 있어서, The method according to claim 1, wherein 상기 마스크 패턴은,The mask pattern, 50~150mTorr의 압력 조건에서 수행되는 것을 특징으로 하는 MIM 구조 커패시터 제조방법. MIM structure capacitor manufacturing method characterized in that carried out under a pressure condition of 50 ~ 150mTorr. 제 1 항에 있어서, The method of claim 1, 상기 상부 금속은, The upper metal is, Ti 혹은 TiN인 것을 특징으로 하는 MIM 구조 커패시터 제조방법.MIM structure capacitor manufacturing method characterized in that the Ti or TiN.
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