KR20080111743A - Etching method for next generation semiconductor process - Google Patents

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Abstract

An etching method for a next generation semiconductor process is provided to improve contact etching process performance about etch speed, etch profile, selection and top/ bottom CD in a next generation semiconductor process so that the etching limit of a contact CD which becomes gradually smaller and deeper is overcome. An etch process for a semiconductor is progressed as a condition of a fixed process parameter. An etching method for a next generation semiconductor process comprises: a step for defining the condition of the fixed process parameter as a new condition having a specified range; and a step for gradually changing(21,22,23) a corresponding process parameter according to time in range of the defined condition.

Description

차세대 반도체 공정을 위한 식각 방법{Etching Method for Next Generation Semiconductor Process}Etching Method for Next Generation Semiconductor Process

도 1은 종래 기술에 따른 식각 방법을 설명하기 위한 도면,1 is a view for explaining an etching method according to the prior art,

도 2는 본 발명의 제 1 실시예에 따른 차세대 반도체 공정을 위한 식각 방법을 설명하기 위한 도면,2 is a view for explaining an etching method for a next-generation semiconductor process according to a first embodiment of the present invention;

도 3은 도 1 및 도 2의 식각 방법에 따른 현재 및 차세대 콘택 홀의 식각 프로파일을 비교하여 나타낸 도면,3 is a view illustrating a comparison of etching profiles of current and next-generation contact holes according to the etching method of FIGS. 1 and 2;

도 4는 본 발명의 제 1 실시예에 따른 ME 단계에서의 압력에 대한 조건 및 그에 따른 콘택 홀의 식각 프로파일을 설명하는 도면,4 is a view for explaining a condition on pressure in an ME step and an etching profile of a contact hole according to the first embodiment of the present invention;

도 5는 본 발명의 제 1 실시예에 따른 ME 단계에서의 유량에 대한 조건 및 그에 따른 콘택 홀의 식각 프로파일을 설명하는 도면,FIG. 5 is a view for explaining a condition of a flow rate in an ME stage and an etching profile of a contact hole according to the first embodiment of the present invention; FIG.

도 6은 본 발명의 제 1 실시예에 따른 ME 단계에서의 소스 파워에 대한 조건 및 그에 따른 콘택 홀의 식각 프로파일을 설명하는 도면,FIG. 6 is a view for explaining a condition on source power and an etching profile of a contact hole according to the ME step according to the first embodiment of the present invention; FIG.

도 7은 본 발명의 제 2 실시예에 따른 차세대 반도체 공정을 위한 식각 방법을 설명하기 위한 도면,7 is a view for explaining an etching method for a next-generation semiconductor process according to a second embodiment of the present invention;

도 8은 도 1, 도 2 및 도 7의 식각 방법에 따른 현재 및 차세대 콘택 홀의 식각 프로파일을 비교하여 나타낸 도면,8 is a view illustrating a comparison of etching profiles of current and next-generation contact holes according to the etching methods of FIGS. 1, 2, and 7;

도 9는 본 발명의 제 2 실시예에 따른 ME 단계에서의 압력에 대한 조건 및 그에 따른 콘택 홀의 식각 프로파일을 설명하는 도면,9 is a view for explaining a condition on pressure in an ME step and an etching profile of a contact hole according to the second embodiment of the present invention;

도 10은 본 발명의 제 2 실시예에 따른 ME 단계에서의 유량에 대한 조건 및 그에 따른 콘택 홀의 식각 프로파일을 설명하는 도면,FIG. 10 is a view for explaining a condition of a flow rate in an ME step and an etching profile of a contact hole according to the second embodiment of the present invention; FIG.

도 11은 본 발명의 제 2 실시예에 따른 ME 단계에서의 소스 파워에 대한 조건 및 그에 따른 콘택 홀의 식각 프로파일을 설명하는 도면이다.FIG. 11 is a diagram illustrating a condition on source power and an etching profile of a contact hole according to the ME step according to the second embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 > <Description of Symbols for Main Parts of Drawings>

21,22,23: 식각 시간에 대한 프로세스 파라미터의 변화 선분21,22,23: line segment of process parameters with etching time

71a,71b,72a,72b,73a,73b: 식각 시간에 대한 프로세스 파라미터의 변화 곡선71a, 71b, 72a, 72b, 73a, 73b: change curve of process parameters with etching time

H1,H2,H3,H4: 식각 깊이(즉, 콘택 홀 깊이)H1, H2, H3, H4: Etch Depth (ie Contact Hole Depth)

D3,D4: 상부 CDD3, D4: Upper CD

d3,d4: 하부 CDd3, d4: lower CD

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 회로 선폭이 점차 작아지는 차세대 반도체 소자의 제조를 위한 식각 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to an etching method for manufacturing a next generation semiconductor device in which a circuit line width is gradually reduced.

일반적으로, 반도체 제조 공정으로서 하나의 완결 공정은 수개의 단위 단계들의 수행으로 완성된다. 예를 들어, 반도체 제조를 위한 식각 공정으로서의 기존의 완결 공정은 도 1에 도시된 바와 같이 식각 대상층 상에 형성된 자연 산화막(native oxide) 등을 제거하기 위한 BT(Breakthrough) 단계, 상기 대상층을 원하는 프로파일로 식각하기 위한 ME(Main Etch) 단계, 및 상기 ME 단계 후 잔류할 수 있는 잔류물 등을 제거하기 위한 OE(Over Etch) 단계로 구성된다.In general, one completion process as a semiconductor manufacturing process is completed by performing several unit steps. For example, a conventional completion process as an etching process for semiconductor manufacturing may include a breakthrough (BT) step for removing a native oxide, etc. formed on an object to be etched as shown in FIG. 1, and a desired profile of the object layer. ME (Main Etch) step for etching, and OE (Over Etch) step for removing residues that may remain after the ME step.

상기 식각 공정을 구성하는 상기 각 단위(BT,ME,OE) 단계는 유량(flow rate), 압력(pressure), 온도(temperature). 자기장(Magnetic field) 및 RF 파워 등과 같은 프로세스 파라미터들(process parameters)을 갖고 수행되는 데, 이와 같은 프로세스 파라미터는 해당 단위 단계에 적합한 물리적 양으로 고정되어 있다.Each unit (BT, ME, OE) step constituting the etching process is the flow rate (pressure), pressure (temperature). It is performed with process parameters such as a magnetic field and RF power, which are fixed at a physical quantity suitable for the unit step in question.

최근 들어 반도체 소자의 집적도가 점차 높아짐에 따라 회로 선폭(Critical Dimension: CD)이 더욱 줄어들고 있기 때문에, 식각 균일성을 유지하기 위해서는 상기 프로세스 파라미터들의 정밀한 제어가 필요하다. Recently, as the degree of integration of semiconductor devices is gradually increased, the critical dimension (CD) is further reduced, so precise control of the process parameters is required to maintain etching uniformity.

보다 정밀한 프로세스 파라미터를 위한 현재의 공정 구조 알고리즘은 하나의 완결 공정을 수십 또는 수백의 단위 단계들로 세분하고 각 단계별로 프로세스 파라미터를 변경 제어하는 것을 필요로 하는데, 이는 현실적으로 불가능하다.Current process structure algorithms for more precise process parameters require subdividing one complete process into dozens or hundreds of unit steps and changing and controlling process parameters in each step, which is practically impossible.

도 1에 도시된 종래의 식각 방법은 개략적인 프로세스 성능을 구현하기 위해서는 좋은 방법이지만, 보다 나은 프로세스 제어를 위해서는 각 단위 단계 동안 약간의 파라미터들을 변경하는 것이 요구된다. The conventional etching method shown in Fig. 1 is a good way to implement rough process performance, but for better process control it is required to change some parameters during each unit step.

예를 들어, 콘택 홀의 최저 바닥 CD를 최고 상부 CD와 동일하게 형성하기 위해서는, 종래의 식각 방법과 같은 공정 구조 알고리즘으로는 각 단위 단계에서 고정된 값으로 각 특정 프로세스 파라미터를 제어하여 상하부 균일한 CD를 유지하기 위해 수십 또는 수백의 단계로 세분하는 것을 필요로 할 것인데, 이와 같이 수십 또는 수백의 단계로 세분하여 프로세스 파라미터를 제어하기는 현실적으로 불가능할 것이다.For example, in order to form the lowest bottom CD of the contact hole equal to the highest top CD, a process structure algorithm such as the conventional etching method controls each specific process parameter to a fixed value at each unit step so that the upper and lower uniform CDs are the same. It would be necessary to subdivide into tens or hundreds of steps to maintain the control, so subdividing into tens or hundreds of steps would be practically impossible to control the process parameters.

결론적으로, 종래의 식각 방법과 같은 공정 구조 알고리즘으로는 차세대 반도체 제조 공정 시 상하부에서 균일한 CD를 유지하기가 매우 어려운 문제가 있었다.In conclusion, there is a problem that it is very difficult to maintain a uniform CD in the upper and lower parts of the next-generation semiconductor manufacturing process with a process structure algorithm like the conventional etching method.

이러한 문제점을 해결하기 위해 본 발명은, 수십 또는 수백의 단위 단계로의 세분 없이 주어진 하나의 완결 공정을 위한 각 단계 내에서 프로세스 파라미터를 보다 유연하게 제어하여 균일한 CD를 구현할 수 있도록 하는, 차세대 반도체 공정 을 위한 식각 방법을 제공하고자 하는 것이다.In order to solve this problem, the present invention provides a next-generation semiconductor, which enables more uniform control of process parameters within each step for a given completion process without subdividing into tens or hundreds of unit steps to realize a uniform CD. It is to provide an etching method for the process.

이러한 목적을 달성하기 위해 본 발명에 따른 차세대 반도체 공정을 위한 식각 방법은, 고정된 프로세스 파라미터의 조건으로 진행되는 반도체 식각 공정에 있어서, (a) 상기 고정된 프로세스 파라미터의 조건을 일정 범위를 갖는 새로운 조건으로 정의하는 단계; 및 (b) 상기 정의된 조건의 범위내에서 해당 프로세스 파라미터를 시간에 따라 점진적으로 변화시키는 단계를 포함하여 구성되며, 상기 단계 (b)에서 상기 프로세스 파라미터는, 일예로 선형적으로 변화하도록 제어하거나, 다른 예로 비선형적으로 변화하도록 제어할 수 있다.In order to achieve the above object, the etching method for the next-generation semiconductor process according to the present invention is a semiconductor etching process proceeding under the condition of a fixed process parameter, (a) a new condition having a predetermined range of the condition of the fixed process parameter Defining as a condition; And (b) gradually changing the process parameter over time within the range of the defined conditions, wherein in step (b) the process parameter is controlled to change linearly, for example; For example, it can be controlled to change non-linearly.

보다 구체적으로, 위와 같은 목적을 달성하기 위해 본 발명에 따른 차세대 반도체 공정을 위한 식각 방법은, BT(Breakthrough) 단계, ME(Main Etch) 단계, 및 OE(Over Etch) 단계로 구성된 식각 공정에 있어서, (a) 상기 BT, ME 및 OE 단계들 중 적어도 어느 한 단계에서, 유량(flow rate), 압력(pressure), 온도(temperature). 자기장(Magnetic field) 및 RF 파워를 포함하는 프로세스 파라미터들(process parameters) 중 어느 하나의 범위를 설정하는 단계; 및 (b) 상기 설정된 범위 내에서 상기 해당 프로세스 파라미터를 시간에 따라 점진적으로 변화시키는 단계를 포함하여 구성되며, 상기 단계 (b)에서 상기 프로세스 파라미터는 선형적으로 변화하도록 제어하거나, 다른 예로 비선형적으로 변화하도록 제어할 수 있다.More specifically, the etching method for the next-generation semiconductor process according to the present invention in order to achieve the above object, in the etching process consisting of a BT (Breakthrough) step, ME (Main Etch) step, and OE (Over Etch) step (a) flow rate, pressure, temperature in at least one of the BT, ME and OE steps. Establishing a range of any one of process parameters including a magnetic field and RF power; And (b) gradually changing the corresponding process parameter with time within the set range, wherein in step (b) the process parameter is controlled to change linearly or in another example non-linearly. Can be controlled to change.

이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 당업자에게 자명하거나 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. First of all, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals are used as much as possible even if displayed on different drawings. In addition, in describing the present invention, when it is determined that the detailed description of the related well-known configuration or function is obvious to those skilled in the art or may obscure the gist of the present invention, the detailed description thereof will be omitted.

도 2는 본 발명의 제 1 실시예에 따른 차세대 반도체 공정을 위한 식각 방법을 설명하기 위한 도면이다.2 is a view for explaining an etching method for a next-generation semiconductor process according to a first embodiment of the present invention.

도 2에 도시된 바와 같이, 하나의 완결 공정은 BT 단계, ME 단계 및 OE 단계로 구성되고, 상기 각 단계(BT,ME,OE)에서 프로세스 파라미터는 일정 범위내에서 시간에 따라 선형적으로 점차 증가하거나 감소하도록 제어된다. 즉, 상기 BT 단계에서 프로세스 파라미터는 선분 21과 같이 일정 범위내에서 시간에 따라 선형적으로 점차 증가하도록 제어되고, 상기 ME 단계에서 프로세스 파라미터는 선분 22와 같이 일정 범위내에서 시간에 따라 선형적으로 점차 감소하도록 제어되며, 상기 OE 단계에서 프로세스 파라미터는 선분 23과 같이 일정 범위내에서 시간에 따라 선형적으로 점차 감소하도록 제어된다. As shown in FIG. 2, one completion process is composed of a BT step, a ME step, and an OE step, and in each of the above steps (BT, ME, OE), the process parameters gradually increase linearly with time within a certain range. It is controlled to increase or decrease. That is, in the BT stage, the process parameter is controlled to gradually increase linearly with time within a predetermined range as in line segment 21, and in the ME stage, the process parameter is linearly changed with time in a predetermined range as in line segment 22. It is controlled to decrease gradually, and in the OE step, the process parameter is controlled to gradually decrease linearly with time within a predetermined range, such as line segment 23.

도 2에서 프로세스 파라미터는, 예를 들어, 유량(flow rate), 압력(pressure), 온도(temperature). 자기장(Magnetic field) 및 RF 파워 등의 식각 조건 중의 어느 하나일 수 있을 것이다. 도 2의 실시예에서는 프로세스 파라미터가 압력인 경우에 대응하며, 압력이 아닌 다른 프로세스 파라미터를 제어하고자 할 경우 도 2의 각 단계(BT,ME,OE)에서 증가 선분이 감소 선분으로 또는 감소 선분이 증가 선분으로 나타날 수 있을 것이며 해당 기울기도 다르게 나타날 수 있을 것이다.Process parameters in FIG. 2 are, for example, flow rate, pressure, temperature. It may be any one of etching conditions such as a magnetic field and an RF power. In the embodiment of FIG. 2, the process parameter corresponds to a pressure, and in order to control a process parameter other than pressure, an increase line segment decreases or decreases line segments in each step (BT, ME, OE) of FIG. 2. It may appear as an increasing segment and its slope may be different.

도 3은 도 1 및 도 2의 식각 방법에 따른 현재 및 차세대 콘택 홀의 식각 프로파일을 비교하여 나타낸 도면이다.3 is a view illustrating a comparison of etching profiles of current and next-generation contact holes according to the etching method of FIGS. 1 and 2.

도 3에 도시된 바와 같이, 현재 소자의 콘택 홀의 식각 프로파일을 보면, 도 1의 종래 식각 방법에 의하면 상부 CD에 비해 하부의 CD가 매우 좁아져 있음을 알 수 있고, 도 2의 본 발명의 제 1 실시예에 따른 식각 방법에 의하면 상부 CD와 하부 CD에 차이가 없음을 알 수 있다. 현재 소자보다 CD가 더 작아지는 차세대 소자의 콘택 홀의 식각 프로파일을 보면, 도 1의 종래 식각 방법에 의하면 하부의 CD가 급격히 좁아져 0이 되므로 식각에 한계가 있고, 도 2의 본 발명의 제 1 실시예에 따른 식각 방법에 의하면 상부 CD에 비해 하부 CD가 약간 좁아지지만 식각 한계없이 정상적으로 콘택 홀이 형성됨을 알 수 있다. As shown in FIG. 3, when looking at the etching profile of the contact hole of the current device, it can be seen that according to the conventional etching method of FIG. 1, the lower CD is much narrower than the upper CD. According to the etching method according to the first embodiment, it can be seen that there is no difference between the upper CD and the lower CD. Referring to the etching profile of the contact hole of the next-generation device, the CD of which is smaller than the current device, according to the conventional etching method of FIG. 1, since the lower CD is rapidly narrowed to 0, there is a limit to etching. According to the etching method according to the embodiment, the lower CD is slightly narrower than the upper CD, but it can be seen that contact holes are normally formed without an etching limit.

이어, 도 4 내지 도 6을 참조하여 본 발명의 제 1 실시예에 따른 식각 방법을 ME 단계에 적용하여 특정 프로세스 파라미터를 제어할 경우에 대해 상세히 설명한다.Next, a case in which the etching method according to the first embodiment of the present invention is applied to the ME step to control a specific process parameter will be described in detail with reference to FIGS. 4 to 6.

도 4는 종래 및 본 발명의 제 1 실시예에 따른 ME 단계에서의 압력에 대한 조건 및 그에 따른 콘택 홀의 식각 프로파일을 나타낸 도면이다.4 is a view showing a condition on the pressure in the ME step according to the prior art and the first embodiment of the present invention and the etching profile of the contact hole accordingly.

도 4의 (a)에 도시된 바와 같이 종래의 식각 방법에 따라 ME 단계에서 압력 90mT의 고정 조건으로 40초 동안 식각을 진행할 경우 상부 CD에 비해 하부 CD가 매 우 좁아지는 것을 알 수 있다. 대조적으로, 도 4의 (b)에 도시된 바와 같이 본 발명의 제 1 실시예에 따른 식각 방법에 따라 ME 단계에서 초기 압력 90mT부터 시작하여 최종 압력 60mT의 범위에서 시간에 따라 압력을 선형적으로 점차 변화하도록 제어하여 40초 동안 식각을 진행할 경우 상부 CD와 하부 CD의 차이가 거의 없음을 알 수 있다. 도 4에서 H1과 H2는 식각 깊이를 나타내고, H1 ≠ H2의 관계에 있다.As shown in (a) of FIG. 4, when the etching process is performed for 40 seconds under the fixed condition of the pressure 90mT in the ME step according to the conventional etching method, it can be seen that the lower CD is much narrower than the upper CD. In contrast, as shown in FIG. 4B, the pressure is linearly changed with time in the range of the final pressure of 60 mT starting from the initial pressure of 90 mT in the ME step according to the etching method according to the first embodiment of the present invention. When the etching proceeds for 40 seconds by controlling the change gradually, it can be seen that there is almost no difference between the upper CD and the lower CD. In FIG. 4, H1 and H2 represent an etching depth and are in a relationship of H1 ≠ H2.

도 5는 종래 및 본 발명의 제 1 실시예에 따른 ME 단계에서의 유량에 대한 조건 및 그에 따른 콘택 홀의 식각 프로파일을 나타낸 도면이다.5 is a view showing a condition for the flow rate in the ME step according to the prior art and the first embodiment of the present invention and the etching profile of the contact hole accordingly.

도 5의 (a)에 도시된 바와 같이 종래의 식각 방법에 따라 ME 단계에서 C4F6가스를 유량 50sccm의 고정 조건으로 60초 동안 식각을 진행할 경우 식각 속도는 시간의 흐름에 따라 점차 낮아지고, 결과적으로 상부 CD(D3)에 비해 하부 CD(d3)가 매우 좁아지는 것을 알 수 있다. H3는 식각 깊이를 나타낸다.As shown in (a) of FIG. 5, when the C4F6 gas is etched for 60 seconds under the fixed flow rate of 50 sccm in the ME step according to the conventional etching method, the etching rate gradually decreases with time. It can be seen that the lower CD d3 becomes very narrow compared to the upper CD D3. H3 represents the etching depth.

대조적으로, 도 5의 (b)에 도시된 바와 같이 본 발명의 제 1 실시예에 따른 식각 방법에 따라 ME 단계에서 C4F6가스를 초기 유량 30sccm부터 시작하여 최종 유량 60sccm의 범위에서 시간에 따라 유량을 선형적으로 점차 변화하도록 제어하여 60초 동안 식각을 진행할 경우, 식각속도는 점차 높아지고, 결과적으로 상부 CD(D4)와 하부 CD(d4)의 차이가 거의 없음을 알 수 있다. 도 5에서 H4는 식각 깊이를 나타내고, D3 > D4, d3 < d4, H4 < H3의 관계이다.In contrast, as shown in FIG. 5 (b), according to the etching method according to the first embodiment of the present invention, the C4F6 gas was started at an initial flow rate of 30 sccm in the ME stage, and the flow rate was changed over time in the final flow rate of 60 sccm. When the etching proceeds for 60 seconds by controlling the linear change gradually, the etching speed is gradually increased, and as a result, the difference between the upper CD (D4) and the lower CD (d4) is almost no difference. In FIG. 5, H4 represents an etching depth and has a relationship of D3> D4, d3 <d4, and H4 <H3.

도 6은 종래 및 본 발명의 제 1 실시예에 따른 ME 단계에서의 소스 파워에 대한 조건 및 그에 따른 콘택 홀의 식각 프로파일을 나타낸 도면이다.FIG. 6 is a diagram illustrating conditions for source power in an ME stage and an etching profile of a contact hole according to the first embodiment of the present invention.

도 6의 (a)에 도시된 바와 같이 종래의 식각 방법에 따라 ME 단계에서 소스 파워를 2000W의 고정 조건으로 60초 동안 식각을 진행할 경우, 식각속도는 시간의 흐름에 따라 점차 낮아지고, 결과적으로 상부 CD(D3)에 비해 하부 CD(d3)가 매우 좁아지는 것을 알 수 있다. As shown in FIG. 6A, when etching the source power in the ME step for 60 seconds under the fixed condition of 2000 W according to the conventional etching method, the etching rate gradually decreases with time. It can be seen that the lower CD d3 becomes very narrow compared to the upper CD D3.

대조적으로, 도 6의 (b)에 도시된 바와 같이 본 발명의 제 1 실시예에 따른 식각 방법에 따라 ME 단계에서 소스 파워를 초기 1500W부터 시작하여 최종 2500W의 범위에서 시간에 따라 선형적으로 점차 변화하도록 제어하여 60초 동안 식각을 진행할 경우, 식각속도는 점차 높아지고, 결과적으로 상부 CD(D4)와 하부 CD(d4)의 차이가 거의 없음을 알 수 있다. 도 6에서, H3와 H4는 식각 깊이를 나타내고, D3 > D4, d3 < d4, H4 < H3의 관계이다.In contrast, as shown in (b) of FIG. 6, the source power is gradually linearly changed with time in the range of 2500W starting from the initial 1500W in the ME step according to the etching method according to the first embodiment of the present invention. When the etching process is performed for 60 seconds by controlling the change, the etching speed is gradually increased, and as a result, it can be seen that there is almost no difference between the upper CD D4 and the lower CD d4. In FIG. 6, H3 and H4 represent an etching depth and have a relationship of D3> D4, d3 <d4, and H4 <H3.

도 7은 본 발명의 제 2 실시예에 따른 차세대 반도체 공정을 위한 식각 방법을 설명하기 위한 도면이다.7 is a view for explaining an etching method for a next-generation semiconductor process according to a second embodiment of the present invention.

도 7에 도시된 바와 같이, 하나의 완결 공정은 BT 단계, ME 단계 및 OE 단계로 구성되고, 상기 각 단계(BT,ME,OE)에서 프로세스 파라미터는 일정 범위내에서 시간에 따라 비선형적으로 점차 증가하거나 감소하도록 제어된다. 즉, 상기 BT 단계에서 프로세스 파라미터는 볼록 곡선 71a 또는 오목 곡선 71b와 같이 일정 범위내에서 시간에 따라 비선형적으로 점차 증가하도록 제어되고, 상기 ME 단계에서 프로세스 파라미터는 볼록 곡선 72a 또는 오목 72b와 같이 일정 범위내에서 시간에 따라 비선형적으로 점차 감소하도록 제어되며, 상기 OE 단계에서 프로세스 파라미터는 볼록 곡선 73a 또는 볼록 곡선 73b와 같이 일정 범위내에서 시간에 따라 비선 형적으로 점차 감소하도록 제어된다. As shown in FIG. 7, one completion process is composed of a BT stage, a ME stage, and an OE stage, and in each of the stages (BT, ME, OE), the process parameters gradually become nonlinear with time within a certain range. It is controlled to increase or decrease. That is, in the BT step, the process parameter is controlled to increase gradually nonlinearly with time within a predetermined range, such as the convex curve 71a or the concave curve 71b, and in the ME step, the process parameter is constant such as the convex curve 72a or the concave 72b. It is controlled to gradually decrease nonlinearly with time within the range, and in the OE step, the process parameter is controlled to gradually decrease nonlinearly with time within a certain range, such as convex curve 73a or convex curve 73b.

도 7에서 프로세스 파라미터는, 예를 들어, 유량(flow rate), 압력(pressure), 온도(temperature), 자기장(Magnetic field) 및 RF 파워 등의 다양한 식각 조건 중의 어느 하나일 수 있을 것이다. 도 7의 실시예에서는 프로세스 파라미터가 압력인 경우에 대응하며, 압력이 아닌 다른 프로세스 파라미터를 제어하고자 할 경우 도 7의 각 단계(BT,ME,OE)에서 증가 곡선이 감소 곡선으로 또는 감소 곡선이 증가 곡선으로 나타날 수 있을 것이며 해당 곡률도 다르게 나타날 수 있을 것이다.In FIG. 7, the process parameter may be any one of various etching conditions such as, for example, flow rate, pressure, temperature, magnetic field, and RF power. In the embodiment of FIG. 7, the process parameter corresponds to a pressure, and when the process parameter other than the pressure is to be controlled, the increase curve is the decrease curve or the decrease curve at each step (BT, ME, OE) of FIG. 7. It may be represented by an increasing curve and the curvature may be different.

도 8은 도 1, 도 2 및 도 7의 식각 방법에 따른 현재 및 차세대 콘택 홀의 식각 프로파일을 비교하여 나타낸 도면이다.8 is a view illustrating a comparison of etching profiles of current and next-generation contact holes according to the etching methods of FIGS. 1, 2, and 7.

도 8에 도시된 바와 같이, 현재 소자의 콘택 홀의 식각 프로파일은, 도 1의 종래 식각 방법에 의하면 상부 CD에 비해 하부의 CD가 매우 좁아져 있음을 알 수 있고, 도 2의 본 발명의 제 1 실시예에 따른 식각 방법에 의하면 상부 CD와 하부 CD에 차이가 거의 없음을 알 수 있으며, 도 7의 본 발명의 제 2 실시예에 따른 식각 방법에 의하면 제 1 실시예와 유사하게 상부 CD와 하부 CD에 차이가 거의 없음을 알 수 있다. 또한, 현재 소자보다 CD가 더 작아지는 차세대 소자의 콘택 홀의 식각 프로파일은, 도 1의 종래 식각 방법에 의하면 하부의 CD가 급격히 좁아져 0이 되므로 식각에 한계가 있고, 도 2의 본 발명의 제 1 실시예에 따른 식각 방법에 의하면 상부 CD에 비해 하부 CD가 약간 좁아지지만 식각 한계없이 정상적으로 콘택 홀이 형성됨을 알 수 있으며, 도 7의 본 발명의 제 2 실시예에 따른 식각 방법에 의하면 제 1 실시예와 비교하여 하부 CD가 더 넓어진 것을 알 수 있다.As shown in FIG. 8, the etching profile of the contact hole of the current device may be understood that the lower CD is very narrower than the upper CD according to the conventional etching method of FIG. 1, and according to the first embodiment of the present invention of FIG. 2. According to the etching method according to the embodiment, it can be seen that there is almost no difference between the upper CD and the lower CD. According to the etching method according to the second embodiment of the present invention of FIG. 7, the upper CD and the lower CD are similar to the first embodiment. It can be seen that there is almost no difference in the CD. In addition, the etching profile of the contact hole of the next-generation device, in which the CD is smaller than the current device, has a limitation in etching since the lower CD is rapidly narrowed to 0 according to the conventional etching method of FIG. According to the etching method according to the first embodiment, the lower CD is slightly narrower than the upper CD, but the contact hole is normally formed without an etching limit. According to the etching method according to the second embodiment of the present invention of FIG. It can be seen that the lower CD is wider as compared with the example.

이어, 도 9 내지 도 11을 참조하여 본 발명의 제 2 실시예에 따른 식각 방법을 ME 단계에 적용하여 특정 프로세스 파라미터를 제어할 경우에 대해 상세히 설명한다.Next, a case in which the etching method according to the second embodiment of the present invention is applied to the ME step to control a specific process parameter will be described in detail with reference to FIGS. 9 through 11.

도 9는 종래 및 본 발명의 제 2 실시예에 따른 ME 단계에서의 압력에 대한 조건 및 그에 따른 콘택 홀의 식각 프로파일을 나타낸 도면이다.FIG. 9 is a view showing a condition of pressure in an ME stage and an etching profile of a contact hole according to the second embodiment of the present invention.

도 9의 (a)에 도시된 바와 같이 종래의 식각 방법에 따라 ME 단계에서 압력 90mT의 고정 조건으로 40초 동안 식각을 진행할 경우 상부 CD에 비해 하부 CD가 매우 좁아지는 것을 알 수 있다. 대조적으로, 도 9의 (b)에 도시된 바와 같이 본 발명의 제 2 실시예에 따른 식각 방법에 따라 ME 단계에서 초기 압력 90mT부터 시작하여 최종 압력 60mT의 범위에서 시간에 따라 압력을 비선형적으로 점차 변화하도록 제어하여 40초 동안 식각을 진행할 경우 상부 CD와 하부 CD의 차이가 거의 없음을 알 수 있다. 도 9에서, H1과 H2는 식각 깊이를 나타내고 H2 > H1의 관계에 있다.As shown in (a) of FIG. 9, when the etching process is performed for 40 seconds under the fixed condition of the pressure 90mT in the ME step according to the conventional etching method, it can be seen that the lower CD is very narrow compared to the upper CD. In contrast, as shown in (b) of FIG. 9, the pressure is nonlinearly changed over time in the range of the final pressure of 60 mT starting from the initial pressure of 90 mT in the ME step according to the etching method according to the second embodiment of the present invention. When the etching proceeds for 40 seconds by controlling the change gradually, it can be seen that there is almost no difference between the upper CD and the lower CD. In FIG. 9, H1 and H2 represent an etching depth and are in a relationship of H2> H1.

도 10은 종래 및 본 발명의 제 2 실시예에 따른 ME 단계에서의 유량에 대한 조건 및 그에 따른 콘택 홀의 식각 프로파일을 나타낸 도면이다.FIG. 10 is a view illustrating a condition of a flow rate in an ME stage and an etching profile of a contact hole according to the second embodiment of the present invention.

도 10의 (a)에 도시된 바와 같이 종래의 식각 방법에 따라 ME 단계에서 C4F6가스를 유량 50sccm의 고정 조건으로 60초 동안 식각을 진행할 경우 식각속도는 시간의 흐름에 따라 점차 낮아지고, 결과적으로 상부 CD(D3)에 비해 하부 CD(d3)가 매우 좁아지는 것을 알 수 있다. H3는 식각 깊이를 나타낸다.As shown in (a) of FIG. 10, when the C4F6 gas is etched for 60 seconds under the fixed condition of the flow rate of 50 sccm in the ME step according to the conventional etching method, the etching rate gradually decreases with time. It can be seen that the lower CD d3 becomes very narrow compared to the upper CD D3. H3 represents the etching depth.

대조적으로, 도 10의 (b)에 도시된 바와 같이 본 발명의 제 2 실시예에 따른 식각 방법에 따라 ME 단계에서 C4F6가스를 초기 유량 30sccm부터 시작하여 최종 유량 60sccm의 범위에서 시간에 따라 유량을 비선형적으로 점차 변화하도록 제어하여 60초 동안 식각을 진행할 경우, 식각속도는 점차 높아지고, 결과적으로 상부 CD(D4)와 하부 CD(d4)의 차이가 거의 없음을 알 수 있다. 도 5에서 H4는 식각 깊이를 나타내고, D3 > D4, d3 < d4, H4 < H3의 관계이다.In contrast, as shown in (b) of FIG. 10, the C4F6 gas was started at an initial flow rate of 30 sccm in the ME step according to the etching method according to the second embodiment of the present invention. When the etching process is performed for 60 seconds by controlling the nonlinear change gradually, the etching speed is gradually increased, and as a result, the difference between the upper CD (D4) and the lower CD (d4) is almost no difference. In FIG. 5, H4 represents an etching depth and has a relationship of D3> D4, d3 <d4, and H4 <H3.

도 11은 종래 및 본 발명의 제 2 실시예에 따른 ME 단계에서의 소스 파워에 대한 조건 및 그에 따른 콘택 홀의 식각 프로파일을 나타낸 도면이다.FIG. 11 is a view illustrating conditions for source power in an ME stage and an etching profile of a contact hole according to the second embodiment of the present invention.

도 11의 (a)에 도시된 바와 같이 종래의 식각 방법에 따라 ME 단계에서 소스 파워를 2000W의 고정 조건으로 60초 동안 식각을 진행할 경우, 식각속도는 시간의 흐름에 따라 점차 낮아지고, 결과적으로 상부 CD(D3)에 비해 하부 CD(d3)가 매우 좁아지는 것을 알 수 있다. As shown in FIG. 11A, when etching the source power in the ME step for 60 seconds under the fixed condition of 2000W according to the conventional etching method, the etching rate gradually decreases with time. It can be seen that the lower CD d3 becomes very narrow compared to the upper CD D3.

대조적으로, 도 11의 (b)에 도시된 바와 같이 본 발명의 제 2 실시예에 따른 식각 방법에 따라 ME 단계에서 소스 파워를 초기 1500W부터 시작하여 최종 2500W의 범위에서 시간에 따라 비선형적으로 점차 변화하도록 제어하여 60초 동안 식각을 진행할 경우, 식각속도는 점차 높아지고, 결과적으로 상부 CD(D4)와 하부 CD(d4)의 차이가 거의 없음을 알 수 있다. 도 11에서, H3와 H4는 식각 깊이를 나타내고, D3 > D4, d3 < d4, H4 < H3의 관계를 가진다.In contrast, as shown in (b) of FIG. 11, the source power is gradually changed nonlinearly with time in the range of 2500W starting from the initial 1500W in the ME step according to the etching method according to the second embodiment of the present invention. When the etching process is performed for 60 seconds by controlling the change, the etching speed is gradually increased, and as a result, it can be seen that there is almost no difference between the upper CD D4 and the lower CD d4. In FIG. 11, H3 and H4 represent an etching depth and have a relationship of D3> D4, d3 <d4, and H4 <H3.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으 로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely illustrative of the technical idea of the present invention, and those skilled in the art to which the present invention pertains may make various modifications and changes without departing from the essential characteristics of the present invention. Therefore, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention but to describe the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. The scope of protection of the present invention should be interpreted by the claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.

이상에서 설명한 바와 같이, 본 발명에 따른 차세대 반도체 공정을 위한 식각 방법에 의하면, 차세대 반도체 공정 시 식각속도, 식각 프로파일, 선택도 및 상/하부 CD에 대한 콘택 식각 공정 성능을 현저히 향상시키므로, 점차 작아지고 깊어지는 콘택 CD의 식각 한계를 극복할 수 있는 효과가 창출된다.As described above, according to the etching method for the next-generation semiconductor process according to the present invention, the etching speed, the etching profile, the selectivity and the performance of the contact etching process for the upper and lower CDs during the next-generation semiconductor process significantly improved, so that The effect is to overcome the etch limitation of contact CDs that are getting deeper and deeper.

Claims (16)

고정된 프로세스 파라미터의 조건으로 진행되는 반도체 식각 공정에 있어서,In a semiconductor etching process that proceeds under conditions of a fixed process parameter, (a) 상기 고정된 프로세스 파라미터의 조건을 일정 범위를 갖는 새로운 조건으로 정의하는 단계; 및(a) defining a condition of the fixed process parameter as a new condition having a range; And (b) 상기 정의된 조건의 범위내에서 해당 프로세스 파라미터를 시간에 따라 점진적으로 변화시키는 단계(b) gradually changing the process parameter over time within the range of the conditions defined above; 를 포함하여 구성된 것을 특징으로 하는 차세대 반도체 공정을 위한 식각 방법.Etching method for the next-generation semiconductor process, characterized in that configured to include. 제 1 항에 있어서,The method of claim 1, 상기 단계 (b)에서 상기 프로세스 파라미터는 선형적으로 변화함을 특징으로 하는 차세대 반도체 공정을 위한 식각 방법.And etching the process parameter linearly in step (b). 제 1 항에 있어서,The method of claim 1, 상기 단계 (b)에서 상기 프로세스 파라미터는 비선형적으로 변화함을 특징으로 하는 차세대 반도체 공정을 위한 식각 방법.And said process parameter in said step (b) is non-linearly varied. 제 2 항 또는 제 3 항에 있어서,The method of claim 2 or 3, 상기 반도체 식각 공정은 ME(Main Etch) 단계인 것을 특징으로 하는 차세대 반도체 공정을 위한 식각 방법.The semiconductor etching process is an etching method for the next-generation semiconductor process, characterized in that the ME (Main Etch) step. 제 4 항에 있어서,The method of claim 4, wherein 상기 프로세스 파라미터는 압력인 것을 특징으로 하는 차세대 반도체 공정을 위한 식각 방법.And said process parameter is a pressure. 제 5 항에 있어서,The method of claim 5, wherein 상기 압력은 점차 낮아지는 것을 특징으로 하는 차세대 반도체 공정을 위한 식각 방법.And the pressure is gradually lowered. 제 4 항에 있어서,The method of claim 4, wherein 상기 프로세스 파라미터는 유량(flow rate)인 것을 특징으로 하는 차세대 반도체 공정을 위한 식각 방법.The process parameter is an etching method for the next generation semiconductor process, characterized in that the flow rate (flow rate). 제 7 항에 있어서,The method of claim 7, wherein 상기 유량은 점차 커지는 것을 특징으로 하는 차세대 반도체 공정을 위한 식각 방법.And the flow rate is gradually increased. 제 4 항에 있어서,The method of claim 4, wherein 상기 프로세스 파라미터는 소스 파워인 것을 특징으로 하는 차세대 반도체 공정을 위한 식각 방법.And said process parameter is a source power. 제 9 항에 있어서,The method of claim 9, 상기 소스 파워는 점차 커지는 것을 특징으로 하는 차세대 반도체 공정을 위한 식각 방법.And the source power is gradually increased. 제 2 항 또는 제 3 항에 있어서,The method of claim 2 or 3, 상기 반도체 식각 공정은 BT(Breakthrough) 단계인 것을 특징으로 하는 차세대 반도체 공정을 위한 식각 방법.The semiconductor etching process is an etching method for the next-generation semiconductor process, characterized in that the BT (Breakthrough) step. 제 2 항 또는 제 3 항에 있어서,The method of claim 2 or 3, 상기 반도체 식각 공정은 OE(Over Etch) 단계인 것을 특징으로 하는 차세대 반도체 공정을 위한 식각 방법.The semiconductor etching process is an etching method for the next-generation semiconductor process, characterized in that the OE (Over Etch) step. 제 1 항에 있어서,The method of claim 1, 상기 프로세스 파라미터는 유량(flow rate), 압력(pressure), 온도(temperature), 자기장(Magnetic field) 및 RF 파워 중의 적어도 하나인 것을 특징으로 하는 차세대 반도체 공정을 위한 식각 방법.Wherein said process parameter is at least one of flow rate, pressure, temperature, magnetic field and RF power. BT(Breakthrough) 단계, ME(Main Etch) 단계, 및 OE(Over Etch) 단계로 구성 된 식각 공정에 있어서,In the etching process consisting of a breakthrough (BT) step, a main etch (ME) step, and an over etch (OE) step, (a) 상기 단계들 중 적어도 어느 한 단계에서, 유량(flow rate), 압력(pressure), 온도(temperature). 자기장(Magnetic field) 및 RF 파워를 포함하는 프로세스 파라미터들(process parameters) 중 적어도 하나의 범위를 설정하는 단계; 및(a) flow rate, pressure, temperature in at least one of the above steps. Establishing at least one range of process parameters including a magnetic field and RF power; And (b) 상기 설정된 범위 내에서 상기 해당 프로세스 파라미터를 시간에 따라 점진적으로 변화시키는 단계(b) gradually changing the corresponding process parameter over time within the set range; 를 포함하여 구성된 것을 특징으로 하는 차세대 반도체 공정을 위한 식각 방법.Etching method for the next-generation semiconductor process, characterized in that configured to include. 제 14 항에 있어서,The method of claim 14, 상기 단계 (b)에서 상기 프로세스 파라미터는 선형적으로 변화함을 특징으로 하는 차세대 반도체 공정을 위한 식각 방법.And etching the process parameter linearly in step (b). 제 14 항에 있어서,The method of claim 14, 상기 단계 (b)에서 상기 프로세스 파라미터는 비선형적으로 변화함을 특징으로 하는 차세대 반도체 공정을 위한 식각 방법.And said process parameter in said step (b) is non-linearly varied.
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