JP6584339B2

JP6584339B2 - Manufacturing method of semiconductor device

Info

Publication number: JP6584339B2
Application number: JP2016024018A
Authority: JP
Inventors: 昌浩笹倉; 山本　孝; 孝山本; 一行末田
Original assignee: SPP Technologies Co Ltd
Current assignee: SPP Technologies Co Ltd
Priority date: 2016-02-10
Filing date: 2016-02-10
Publication date: 2019-10-02
Anticipated expiration: 2036-02-10
Also published as: JP2017143194A

Description

本発明は、半導体素子の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor element.

半導体素子の製造方法として、プラズマエッチング方法が知られている。プラズマエッチング方法では、チャンバ内でエッチングガスをプラズマ化して半導体基板をエッチングすることにより、半導体素子を製造する。 A plasma etching method is known as a method for manufacturing a semiconductor element. In the plasma etching method, a semiconductor element is manufactured by turning an etching gas into plasma in a chamber and etching a semiconductor substrate.

具体的には、エッチングガスをプラズマ化してラジカル及びイオンを生成する。ラジカルは、半導体基板（のたとえばシリコン原子）と化学反応することにより、半導体基板を化学エッチング（等方エッチング）する。さらに、半導体基板にバイアス電力を印加することにより、イオンが半導体基板に入射し、半導体基板を物理エッチングする。このように、ラジカルによる化学エッチング及びイオンによる物理エッチングにより、半導体基板の表面に形成されたマスクのマスクパターンに応じた溝又は孔（以下、溝孔という）が形成される。 Specifically, the etching gas is turned into plasma to generate radicals and ions. The radical chemically reacts with the semiconductor substrate (for example, silicon atoms), thereby chemically etching the semiconductor substrate (isotropic etching). Furthermore, by applying bias power to the semiconductor substrate, ions are incident on the semiconductor substrate, and the semiconductor substrate is physically etched. In this way, grooves or holes (hereinafter referred to as groove holes) corresponding to the mask pattern of the mask formed on the surface of the semiconductor substrate are formed by chemical etching using radicals and physical etching using ions.

現在、ボッシュ（商標）プロセスと呼ばれる深掘りエッチングにより、より深い溝孔を形成できる。ボッシュ（商標）プロセスでは、Ｃ₄Ｆ₈ガスに代表される保護膜形成ガスをプラズマ化して、溝孔の側壁及び底に保護膜を形成する保護膜形成工程と、ＳＦ₆ガスに代表されるエッチングガスをプラズマ化して、半導体基板に対してバイアス電力を印加して物理エッチングを実施し、溝孔の底の保護膜を除去する除去工程と、エッチングガスをプラズマ化して、溝孔の底を化学エッチングする孔形成工程とを順次繰り返す。 Deeper trenches can now be formed by deep etching called the Bosch ™ process. In the Bosch (trademark) process, a protective film forming process for forming a protective film on the side wall and bottom of the groove hole by plasmaizing a protective film forming gas typified by C ₄ F ₈ gas, and SF ₆ gas is representative. The etching gas is turned into plasma, a bias power is applied to the semiconductor substrate to perform physical etching, and the removal process of removing the protective film at the bottom of the groove hole, and the etching gas is turned into plasma to form the bottom of the groove hole. The hole forming process for chemical etching is sequentially repeated.

除去工程後の溝孔の底の保護膜は除去されるが、溝孔の側壁の保護膜は維持される。そのため、エッチング工程では、溝孔の底がエッチングされ、側壁ではエッチングが抑制される。以上の工程により、深掘りエッチングでは、側壁のエッチングを抑制しつつ、溝孔の深さ方向にエッチングを進行させることができる。 The protective film on the bottom of the groove after the removing step is removed, but the protective film on the side wall of the groove is maintained. Therefore, in the etching process, the bottom of the groove is etched and the etching is suppressed on the side wall. Through the above steps, in the deep etching, the etching can be progressed in the depth direction of the groove hole while suppressing the etching of the side wall.

半導体素子の製造方法では、上述のプラズマエッチングにより、半導体基板に溝孔を形成する。したがって、プラズマエッチングによる溝孔の加工精度の向上が求められている。 In the method for manufacturing a semiconductor element, a groove is formed in a semiconductor substrate by the above-described plasma etching. Therefore, improvement in the processing accuracy of the groove by plasma etching is required.

特開２００６−０５４３０５号公報（特許文献１）、特開２０１０−２２５９４８号公報（特許文献２）及び特開２０１４−１９５０２７号公報（特許文献３）では、プラズマエッチングによる溝孔の加工精度の向上技術を開示する。 In JP-A-2006-054305 (Patent Document 1), JP-A-2010-225948 (Patent Document 2) and JP-A-2014-195027 (Patent Document 3), improvement of the processing accuracy of the groove by plasma etching is improved. Disclose technology.

特許文献１では、エッチングの繰り返しにより保護膜が削れた開口近傍部分の溝孔の側壁に、第２保護膜形成工程により、さらに耐エッチング性の高い保護膜を形成する。これにより、マスクの開口近傍部分の溝孔が過剰に拡がるのを抑制でき、加工精度を高める。 In Patent Document 1, a protective film having higher etching resistance is formed on the side wall of the groove in the vicinity of the opening where the protective film has been removed by repeated etching by a second protective film forming step. Thereby, it is possible to suppress excessive expansion of the groove in the vicinity of the opening of the mask, and to improve the processing accuracy.

特許文献２では、順次繰り返す工程のうち、保護膜形成工程においてシリコン基板にバイアス電力を印加することにより、溝孔の底中央部により厚い保護膜を形成する。そして、除去工程において、エッチングガスとともに保護膜形成ガスをプラズマ化して、かつ、シリコン基板にバイアス電力を印加することにより、底中央部の保護膜部分のエッチングを抑制しつつ、底に形成された保護膜をエッチングする。以上の工程により、溝孔の底面を平坦に近づけ、溝孔の加工精度を高める。 In Patent Document 2, a thick protective film is formed in the center of the bottom of the groove hole by applying bias power to the silicon substrate in the protective film forming process among the sequential repeating processes. Then, in the removing step, the protective film forming gas is made into plasma together with the etching gas, and the bias power is applied to the silicon substrate, thereby suppressing the etching of the protective film portion at the center of the bottom, and formed on the bottom. The protective film is etched. Through the above steps, the bottom surface of the slot is made flat and the processing accuracy of the slot is increased.

特許文献３では、シリコン基板に対する様々な処理工程により、開口部から底部に向けて縮径した所定のテーパ形状を有する溝孔を形成するエッチング方法を提案する。 Patent Document 3 proposes an etching method for forming a groove having a predetermined tapered shape with a diameter reduced from the opening to the bottom by various processing steps for the silicon substrate.

以上のとおり、溝孔の形状に応じた加工精度を高めるために、種々のエッチング方法が提案されている。 As described above, various etching methods have been proposed in order to increase the processing accuracy according to the shape of the groove.

ところで、通常、溝孔はマスクの開口（マスクパターン）に対応して、半導体基板の表面の鉛直方向に沿って幅又は径（以下、単に幅という）が一定の形状が求められる。このような溝孔の加工精度を向上するためには、マスクに形成された開口の形状が重要となる。マスクに形成された開口の側壁が、半導体基板の鉛直方向に沿って延びる場合、つまり、開口の側壁が鉛直方向に沿って延びる場合、プラズマエッチングにより形成された溝孔の加工精度は高い。 By the way, usually, the groove is required to have a shape having a constant width or diameter (hereinafter simply referred to as a width) along the vertical direction of the surface of the semiconductor substrate corresponding to the opening of the mask (mask pattern). In order to improve the processing accuracy of such a slot, the shape of the opening formed in the mask is important. When the side wall of the opening formed in the mask extends along the vertical direction of the semiconductor substrate, that is, when the side wall of the opening extends along the vertical direction, the processing accuracy of the groove formed by plasma etching is high.

しかしながら、半導体基板に形成されたマスクの開口形状が適切でない場合もある。たとえば、開口の側壁が傾斜している場合（この場合、開口の幅がマスク上面からマスク下面に向かって狭くなるテーパ形状となる）、開口の側壁が凹状に湾曲している場合である。このような不適切な形状の開口を有するマスクを用いてプラズマエッチングを実施すれば、溝孔の加工精度が低下する。たとえば、側壁が上記のとおり傾斜している場合、開口部近傍のマスク厚さは薄い。そのため、エッチング中に開口近傍のマスク部分がエッチングされてしまい、開口が予め設定されたサイズよりも大きくなる。その結果、溝孔の幅が予め設定した値よりも広くなったり、溝孔の側壁の開口近傍部分に鉛直方向に延びる傷（以下、エッチング傷という）が形成されたりする。したがって、マスク形状が不適切であっても、溝孔の加工精度を高く維持できる半導体素子の製造方法が求められる。 However, the opening shape of the mask formed in the semiconductor substrate may not be appropriate. For example, when the side wall of the opening is inclined (in this case, the opening has a tapered shape in which the width of the opening becomes narrower from the upper surface of the mask toward the lower surface of the mask), the side wall of the opening is curved concavely. If plasma etching is performed using a mask having such an inappropriately shaped opening, the processing accuracy of the groove is lowered. For example, when the side wall is inclined as described above, the mask thickness near the opening is thin. Therefore, the mask portion near the opening is etched during the etching, and the opening becomes larger than a preset size. As a result, the width of the slot becomes wider than a preset value, or a scratch (hereinafter referred to as an etching scratch) extending in the vertical direction is formed in the vicinity of the opening of the side wall of the slot. Therefore, there is a need for a method of manufacturing a semiconductor element that can maintain high processing accuracy of the groove even if the mask shape is inappropriate.

特開２０１０−２２５７１２号公報（特許文献４）は、マスクの開口が丸まった形状（開口の側壁が傾斜した形状）となっている場合であっても、高精度なエッチング形状を得ることができるエッチング方法を提案する。この文献に開示されたエッチング方法は、エッチングガスを処理チャンバ内に供給してプラズマ化し、基台にバイアス電位を印加して、シリコン基板をエッチングするエッチング工程と、保護膜形成ガスを処理チャンバ内に供給してプラズマ化し、シリコン基板上に保護膜を形成する保護膜形成工程とを交互に繰り返す。さらに、エッチング工程と保護膜形成工程との繰り返しを実施する前に、エッチングガスを含み保護膜形成ガスを含まない処理ガスを処理チャンバ内に供給してプラズマ化し、エッチング工程よりも長くエッチングする初期工程を含む。この初期工程により、マスク直下の半導体基板部分をマスクの開口よりも広くアンダーカットする。この文献の製造方法を用いた場合、マスク開口の側壁の形状が適切でなくても（特許文献４の例のように開口の側壁が丸まった形状であっても）、溝孔の側壁直上のマスクの厚さを従前よりも厚くできる。そのため、マスクがエッチングされて開口が広がることによる溝孔の加工精度の低下を抑制できる。 Japanese Patent Laid-Open No. 2010-225712 (Patent Document 4) can obtain a highly accurate etching shape even when the opening of the mask has a rounded shape (a shape in which the side wall of the opening is inclined). An etching method is proposed. The etching method disclosed in this document includes an etching process in which an etching gas is supplied into a processing chamber to form plasma, a bias potential is applied to a base, and a silicon substrate is etched, and a protective film forming gas is supplied into the processing chamber. The protective film forming step of forming a protective film on the silicon substrate is repeated alternately. Further, before the etching process and the protective film forming process are repeated, a processing gas that contains an etching gas and does not contain the protective film forming gas is supplied into the processing chamber to form plasma, and the initial etching is performed longer than the etching process. Process. By this initial process, the semiconductor substrate portion directly under the mask is undercut wider than the opening of the mask. When the manufacturing method of this document is used, even if the shape of the side wall of the mask opening is not appropriate (even if the side wall of the opening is rounded as in the example of Patent Document 4), immediately above the side wall of the slot. The mask can be made thicker than before. Therefore, it is possible to suppress a reduction in the processing accuracy of the groove due to the opening of the mask being etched.

特開２００６−０５４３０５号公報JP 2006-054305 A 特開２０１０−２２５９４８号公報JP 2010-225948 A 特開２０１４−１９５０２７号公報JP 2014-195027 A 特開２０１０−２２５７１２号公報JP 2010-225712 A

しかしながら、上述の特許文献４で開示される、いわゆるアンダーカットを用いたエッチングを実施した場合であっても、マスクの開口の側壁の形状によっては、加工精度が低下する場合がある。さらに、マスクとして酸化物マスクを使用する場合、エッチングにより半導体基板に溝孔を形成した後に酸化物マスクを除去せず、そのまま半導体素子の一部として使用する場合がある。この場合、アンダーカット量が大きければ、酸化物マスクの直下に導電体等の材料が充填できず、ボイドが発生する場合が生じる。したがって、この方法と異なる他の方法で溝孔の加工精度を高めることが求められている。 However, even when etching using so-called undercut disclosed in Patent Document 4 described above is performed, the processing accuracy may be reduced depending on the shape of the side wall of the opening of the mask. Further, when an oxide mask is used as a mask, the oxide mask may not be removed after forming a groove in the semiconductor substrate by etching, and may be used as a part of the semiconductor element. In this case, if the undercut amount is large, a material such as a conductor cannot be filled immediately below the oxide mask, and a void may be generated. Therefore, it is required to improve the machining accuracy of the slot by another method different from this method.

本発明の目的は、溝孔の加工精度を高めることができる半導体素子の製造方法を提供することである。 The objective of this invention is providing the manufacturing method of the semiconductor element which can improve the processing precision of a slot.

本実施形態による半導体素子の製造方法は、初期工程と、エッチング工程とを備える。初期工程では、チャンバ内の試料台に、開口を有するマスクが形成された半導体基板を配置し、チャンバ内で保護膜形成ガスをプラズマ化し、かつ、試料台にバイアス電力を印加して、マスクに保護膜を形成する。エッチング工程では、マスクに保護膜が形成された半導体基板をエッチングする。 The method for manufacturing a semiconductor device according to the present embodiment includes an initial process and an etching process. In the initial process, a semiconductor substrate with a mask having an opening is placed on the sample stage in the chamber, the protective film forming gas is turned into plasma in the chamber, and bias power is applied to the sample stage to apply the mask to the mask. A protective film is formed. In the etching step, the semiconductor substrate having the protective film formed on the mask is etched.

本実施形態による製造方法では、初期工程において、保護膜形成ガスをプラズマ化することによりマスクに保護膜を形成する。さらに、半導体基板にバイアス電力を印加する。これにより、マスク上に保護膜を形成しつつ、プラズマ化により生成したイオンを用いた物理エッチングにより、開口の底に形成された保護膜を除去する。その結果、マスクの開口の側壁において、開口の幅方向に保護膜が形成される。物理エッチングでは半導体基板の鉛直方向に沿ってエッチングが進むため、開口の側壁に形成された保護膜の側面は半導体基板の鉛直方向（垂直方向）に近づきやすい。要するに、本実施形態では、マスクの開口を補正し、側壁を鉛直方向に近づける。つまり、テーパー形状のマスク開口を、垂直形状に近づけることができる。その結果、エッチング時の開口近傍のマスク部分のエッチングを抑制でき、溝孔の加工精度を高めることができる。 In the manufacturing method according to the present embodiment, the protective film is formed on the mask by converting the protective film forming gas into plasma in the initial step. Further, bias power is applied to the semiconductor substrate. Thus, the protective film formed on the bottom of the opening is removed by physical etching using ions generated by plasmatization while forming the protective film on the mask. As a result, a protective film is formed in the width direction of the opening on the side wall of the opening of the mask. In the physical etching, the etching proceeds along the vertical direction of the semiconductor substrate. Therefore, the side surface of the protective film formed on the side wall of the opening tends to approach the vertical direction (vertical direction) of the semiconductor substrate. In short, in the present embodiment, the opening of the mask is corrected and the side wall is brought closer to the vertical direction. That is, the tapered mask opening can be made close to a vertical shape. As a result, the etching of the mask portion near the opening during etching can be suppressed, and the processing accuracy of the groove can be improved.

上述の初期工程では、チャンバ内で保護膜形成ガスをプラズマ化して開口の側壁及び底に保護膜を形成しつつ、試料台にバイアス電力を印加して、物理エッチングにより開口の底に形成された保護膜を除去し、開口の寸法を調整する。 In the initial process described above, the protective film forming gas was turned into plasma in the chamber to form a protective film on the side wall and bottom of the opening, while bias power was applied to the sample stage, and the bottom was formed by physical etching. The protective film is removed and the size of the opening is adjusted.

好ましくは、エッチング工程では、深掘りエッチングを実施する。 Preferably, deep etching is performed in the etching step.

さらに好ましくは、エッチング工程は、次の（Ａ）〜（Ｃ）の工程を（Ａ）〜（Ｃ）の順に繰り返し実施する工程を含む。
（Ａ）前記チャンバ内で保護膜形成ガスをプラズマ化して、前記開口に対応する前記半導体基板の孔の側壁及び底に保護膜を形成する保護膜形成工程、
（Ｂ）前記チャンバ内でエッチングガスをプラズマ化して、前記保護膜のうち、前記底の保護膜部分を物理エッチングにより除去する除去工程、及び、
（Ｃ）前記チャンバ内でエッチングガスをプラズマ化して、前記保護膜部分が除去された前記底に対して化学エッチングを実施する孔形成工程。 More preferably, an etching process includes the process of repeating the process of following (A)-(C) in order of (A)-(C).
(A) Protective film forming step of forming a protective film on the side wall and bottom of the hole of the semiconductor substrate corresponding to the opening by converting the protective film forming gas into plasma in the chamber
(B) a removing step of converting the etching gas into plasma in the chamber and removing the protective film portion at the bottom of the protective film by physical etching; and
(C) A hole forming step in which etching gas is turned into plasma in the chamber and chemical etching is performed on the bottom from which the protective film portion has been removed.

好ましくは、初期工程の期間は、保護膜形成工程の期間よりも長い。 Preferably, the period of the initial process is longer than the period of the protective film forming process.

この場合、マスクの開口の側壁に形成される保護膜の、幅方向の厚みを厚くすることができる。そのため、マスクの開口の側壁を、半導体基板の鉛直方向（垂直方向）に近づけることができる。 In this case, the thickness in the width direction of the protective film formed on the side wall of the opening of the mask can be increased. Therefore, the side wall of the mask opening can be brought close to the vertical direction (vertical direction) of the semiconductor substrate.

上記製造方法で使用されるマスクは、酸化物からなるマスクであってもよい。 The mask used in the manufacturing method may be an oxide mask.

図１は、本実施形態の半導体素子の製造方法に利用されるプラズマエッチング装置の模式図である。FIG. 1 is a schematic view of a plasma etching apparatus used in the method for manufacturing a semiconductor device of this embodiment. 図２（Ａ）は、半導体基板と、半導体基板上に形成されたエッチングマスクとの断面図であり、図２（Ｂ）は、図２（Ａ）に示す半導体基板に対してプラズマエッチングを実施して溝孔が形成された半導体基板の断面図である。2A is a cross-sectional view of a semiconductor substrate and an etching mask formed on the semiconductor substrate, and FIG. 2B is a plasma etch performed on the semiconductor substrate shown in FIG. It is sectional drawing of the semiconductor substrate in which the groove hole was formed. 図３（Ａ）は、図２（Ａ）と異なるエッチングマスクが形成された半導体基板の断面図であり、図３（Ｂ）は、図３（Ａ）に示す半導体基板に対してプラズマエッチングを実施して溝孔が形成された半導体基板の断面図である。図３（Ｃ）はエッチング傷が形成された溝孔Ｈの開口近傍の側壁の写真画像であり、図３（Ｄ）はエッチング傷が形成された側壁の断面の写真画像である。3A is a cross-sectional view of a semiconductor substrate on which an etching mask different from that in FIG. 2A is formed. FIG. 3B is a diagram illustrating plasma etching performed on the semiconductor substrate illustrated in FIG. It is sectional drawing of the semiconductor substrate in which the groove hole was formed by implementing. FIG. 3C is a photographic image of the side wall in the vicinity of the opening of the groove H where the etching flaw is formed, and FIG. 3D is a photographic image of a cross section of the side wall where the etching flaw is formed. 図４は、図２（Ａ）及び図３（Ａ）と異なる他の形状のエッチングマスクが形成された半導体基板の断面図である。FIG. 4 is a cross-sectional view of a semiconductor substrate on which an etching mask having another shape different from those in FIGS. 2A and 3A is formed. 図５（Ａ）は、アンダーカットを用いたプラズマエッチングを説明するための半導体基板の断面図であり、図５（Ｂ）は、アンダーカットにより形成された溝孔を含む半導体基板の断面図である。FIG. 5A is a cross-sectional view of a semiconductor substrate for explaining plasma etching using an undercut, and FIG. 5B is a cross-sectional view of a semiconductor substrate including a groove formed by the undercut. is there. 図６は、酸化物マスクが形成された半導体基板の断面図である。FIG. 6 is a cross-sectional view of a semiconductor substrate on which an oxide mask is formed. 図７（Ａ）は、本実施形態の製造方法により補正されたマスクを含む半導体基板の断面図であり、図７（Ｂ）は、図７（Ａ）のマスクを用いて形成された溝孔を含む半導体基板の断面図である。FIG. 7A is a cross-sectional view of a semiconductor substrate including a mask corrected by the manufacturing method of the present embodiment, and FIG. 7B is a groove formed using the mask of FIG. It is sectional drawing of the semiconductor substrate containing this. 図８（Ａ）は、酸化物マスク上に保護膜を形成した場合の半導体基板の断面図であり、図８（Ｂ）は、図８（Ａ）の溝孔に充填材を充填した場合の半導体基板の断面図である。FIG. 8A is a cross-sectional view of the semiconductor substrate in the case where a protective film is formed over the oxide mask, and FIG. 8B is a case in which the groove hole in FIG. 8A is filled with a filler. It is sectional drawing of a semiconductor substrate. 図９は本実施形態の製造方法における、バイアス電力と時間との関係を示すタイミングチャート図である。FIG. 9 is a timing chart showing the relationship between bias power and time in the manufacturing method of this embodiment. 図１０は本実施形態の製造方法で製造される半導体基板の一例を示す図である。FIG. 10 is a view showing an example of a semiconductor substrate manufactured by the manufacturing method of this embodiment. 図１１は、実施例１で形成された、保護膜を含むマスクの断面写真である。FIG. 11 is a cross-sectional photograph of the mask including the protective film formed in Example 1. 図１２（Ａ）は、実施例２における、従来の製造方法で製造された溝孔の断面写真であり、図１２（Ｂ）は図１２（Ａ）の溝孔の開口近傍の拡大図である。図１２（Ｃ）は、実施例２における、本実施形態の製造方法で製造された溝孔の断面写真であり、図１２（Ｄ）は図１２（Ｃ）の溝孔の開口近傍の拡大図である。12A is a cross-sectional photograph of a slot manufactured by a conventional manufacturing method in Example 2, and FIG. 12B is an enlarged view of the vicinity of the opening of the slot in FIG. . FIG. 12C is a cross-sectional photograph of a slot manufactured by the manufacturing method of this embodiment in Example 2, and FIG. 12D is an enlarged view of the vicinity of the opening of the slot shown in FIG. It is.

以下、図面を参照して、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals and description thereof will not be repeated.

［プラズマエッチング装置］
初めに、本実施形態の半導体素子の製造方法に使用するプラズマエッチング装置について説明する。本実施形態でいう半導体素子は、集積回路、抵抗、コンデンサだけでなくＭＥＭＳ（センサ、アクチュエータ等）も含む。 [Plasma etching equipment]
First, a plasma etching apparatus used in the method for manufacturing a semiconductor device of this embodiment will be described. The semiconductor element referred to in this embodiment includes not only an integrated circuit, a resistor, and a capacitor but also MEMS (sensor, actuator, etc.).

図１は、本実施形態の半導体素子の製造方法に利用されるプラズマエッチング装置の一例を示す模式図である。 FIG. 1 is a schematic view showing an example of a plasma etching apparatus used in the method for manufacturing a semiconductor device of this embodiment.

図１を参照して、プラズマエッチング装置１は、チャンバ２と、ガス供給装置３と、プラズマ生成装置４と、試料台装置５と、排気装置６と、漏斗部材７とを備える。 With reference to FIG. 1, the plasma etching apparatus 1 includes a chamber 2, a gas supply device 3, a plasma generation device 4, a sample stage device 5, an exhaust device 6, and a funnel member 7.

チャンバ２は、閉塞空間を有する。具体的には、チャンバ２は、チャンバ上部２１と、チャンバ下部２２とを備える。チャンバ上部２１は、プラズマ生成空間ＳＰ１を有する。図１では、プラズマ生成空間ＳＰ１は、上部が円環状の空間である。チャンバ下部２２は、チャンバ上部２１の下に配置され、処理空間ＳＰ２を有する。処理空間ＳＰ２はプラズマ生成空間ＳＰ１の下方に配置され、プラズマ生成空間ＳＰ１とつながる。つまり、閉塞空間は、プラズマ生成空間ＳＰ１と、処理空間ＳＰ２とを有する。チャンバ２内では、プラズマエッチング処理が実施される。 The chamber 2 has a closed space. Specifically, the chamber 2 includes a chamber upper part 21 and a chamber lower part 22. The chamber upper portion 21 has a plasma generation space SP1. In FIG. 1, the plasma generation space SP1 is an annular space at the top. The chamber lower portion 22 is disposed below the chamber upper portion 21 and has a processing space SP2. The processing space SP2 is disposed below the plasma generation space SP1 and is connected to the plasma generation space SP1. That is, the closed space has a plasma generation space SP1 and a processing space SP2. In the chamber 2, a plasma etching process is performed.

ガス供給装置３は、エッチングガス及び保護膜形成ガスをチャンバ２内のプラズマ生成空間ＳＰ１内に供給する。ガス供給装置３は、複数のガス供給部３１及び３２と、供給管３５とを備える。ガス供給部３１は、エッチングガスをプラズマ生成空間ＳＰ１内に供給する。エッチングガスはフッ素（Ｆ）を含有する。エッチングガスはたとえば、ＳＦ₆ガスである。 The gas supply device 3 supplies an etching gas and a protective film forming gas into the plasma generation space SP 1 in the chamber 2. The gas supply device 3 includes a plurality of gas supply units 31 and 32 and a supply pipe 35. The gas supply unit 31 supplies an etching gas into the plasma generation space SP1. The etching gas contains fluorine (F). The etching gas is, for example, SF ₆ gas.

ガス供給部３２は、保護膜形成ガスをプラズマ生成空間ＳＰ１に供給する。保護膜形成ガスはたとえば、Ｃ₄Ｆ₈に代表されるフッ化炭素ガスや、ＨＦＯ１２３４ｙｆ等である。本実施形態では一例として、ガス供給部３２はＣ₄Ｆ₈ガスを収納する。しかしながら、使用する保護膜形成ガスはこれらに限定されない。 The gas supply unit 32 supplies the protective film forming gas to the plasma generation space SP1. The protective film forming gas is, for example, a fluorocarbon gas typified by C ₄ F ₈ , HFO1234yf, or the like. In the present embodiment, as an example, the gas supply unit 32 stores C ₄ F ₈ gas. However, the protective film forming gas to be used is not limited to these.

ガス供給部３１及び３２は、上述のガスの他に、不活性ガスをチャンバ２内に供給してもよい。不活性ガスはたとえばＡｒである。 The gas supply units 31 and 32 may supply an inert gas into the chamber 2 in addition to the gas described above. The inert gas is Ar, for example.

供給管３５は、ガス供給部３１及び３２を、チャンバ上部２１とつなげる。供給管３５は、各ガス（エッチングガス、保護膜形成ガス）をガス供給部３１及び３２からチャンバ２内（プラズマ生成空間ＳＰ１）に送り出す。 The supply pipe 35 connects the gas supply units 31 and 32 to the chamber upper part 21. The supply pipe 35 sends each gas (etching gas, protective film forming gas) from the gas supply units 31 and 32 into the chamber 2 (plasma generation space SP1).

プラズマ生成装置４は、ガス供給装置３からチャンバ２内（プラズマ生成空間ＳＰ１）に供給されたガスを、プラズマ化する。プラズマはたとえば、誘導結合プラズマ（ＩＣＰ）である。プラズマ生成装置４は、コイル４１と、高周波電源４２とを備える。プラズマ生成空間ＳＰ１では、ガス供給部３１からエッチングガスが供給される。プラズマ生成装置４は、コイル４１に高周波電力を供給して、エッチングガスをプラズマ化する。 The plasma generation device 4 converts the gas supplied from the gas supply device 3 into the chamber 2 (plasma generation space SP1) into plasma. The plasma is, for example, inductively coupled plasma (ICP). The plasma generation device 4 includes a coil 41 and a high frequency power source 42. In the plasma generation space SP1, the etching gas is supplied from the gas supply unit 31. The plasma generator 4 supplies high frequency power to the coil 41 to turn the etching gas into plasma.

試料台装置５は、試料台５１と、昇降シリンダ５４と、高周波電源５５と、冷却装置５６と、駆動源５９とを備える。試料台５１は、チャンバ下部２２の処理空間ＳＰ２に配置される。試料台５１は、上面の中央に、半導体基板Ｋが載置可能な領域（以下、載置領域という）を備える。載置領域には、静電チャック５２が配置される。 The sample stage device 5 includes a sample stage 51, an elevating cylinder 54, a high frequency power source 55, a cooling device 56, and a drive source 59. The sample stage 51 is disposed in the processing space SP2 in the lower chamber portion 22. The sample stage 51 includes a region (hereinafter referred to as a placement region) where the semiconductor substrate K can be placed at the center of the upper surface. An electrostatic chuck 52 is disposed in the placement area.

静電チャック５２の上面には、半導体基板Ｋが配置される。静電チャック５２は、半導体基板Ｋの裏面を、電気的に吸着する。つまり、静電チャック５２は、半導体基板Ｋを試料台５１に固定する。 A semiconductor substrate K is disposed on the upper surface of the electrostatic chuck 52. The electrostatic chuck 52 electrically attracts the back surface of the semiconductor substrate K. That is, the electrostatic chuck 52 fixes the semiconductor substrate K to the sample stage 51.

試料台５１は、昇降シリンダ５４と接続される。好ましくは、昇降シリンダ５４は電動式である。この場合、試料台５１の高さを容易に多段階に調整でき、任意の高さに試料台５１を配置できる。駆動源５９は、昇降シリンダ５４と接続され、昇降シリンダ５４を駆動して試料台５１を昇降し、そのストローク内で任意の高さに昇降できる。 The sample stage 51 is connected to the lifting cylinder 54. Preferably, the elevating cylinder 54 is electric. In this case, the height of the sample stage 51 can be easily adjusted in multiple stages, and the sample stage 51 can be arranged at an arbitrary height. The drive source 59 is connected to the elevating cylinder 54 and drives the elevating cylinder 54 to elevate and lower the sample stage 51 and can elevate to an arbitrary height within the stroke.

試料台装置５はさらに、高周波電源５５と、冷却装置５６とを備える。高周波電源５５は、試料台５１と接続される。高周波電源５５は、試料台５１にバイアス電力を印加する。このバイアス電力により、プラズマ化により生成されたイオンが、試料台５１上の半導体基板Ｋに入射する。 The sample stage device 5 further includes a high frequency power supply 55 and a cooling device 56. The high frequency power supply 55 is connected to the sample stage 51. The high frequency power supply 55 applies bias power to the sample stage 51. With this bias power, ions generated by the plasma generation enter the semiconductor substrate K on the sample stage 51.

冷却装置５６は、供給管５７と、ガス供給部５８とを備える。ガス供給部５８は、不活性ガスを収納する。図１では、ガス供給部５８は、ヘリウム（Ｈｅ）ガスを含有する。ガス供給部５８は、Ｈｅガス以外の他の不活性ガスを含有してもよい。 The cooling device 56 includes a supply pipe 57 and a gas supply unit 58. The gas supply unit 58 stores an inert gas. In FIG. 1, the gas supply unit 58 contains helium (He) gas. The gas supply unit 58 may contain an inert gas other than the He gas.

試料台５１はさらに、図示しない内部配管を含む試料台冷却システムを含む。試料台冷却システムは、内部配管に所定の冷媒を導入し、冷媒の温度を管理しながら冷媒を循環させるチラー装置を有する。循環する冷媒の種類は特に限定されないが、フロリナート（登録商標）やガルデン（登録商標）、純水等、任意の冷媒が用いられる。 The sample stage 51 further includes a sample stage cooling system including an internal pipe (not shown). The sample stage cooling system has a chiller device that introduces a predetermined refrigerant into an internal pipe and circulates the refrigerant while managing the temperature of the refrigerant. Although the kind of circulating refrigerant is not particularly limited, any refrigerant such as Fluorinert (registered trademark), Galden (registered trademark), or pure water is used.

供給管５７は、ガス供給部５８と静電チャック５２の表面とをつなぐ。ガス供給部５８内の不活性ガス（Ｈｅガス）は、供給管５７を介して静電チャック５２の表面に到達し、外部に流れる。より具体的には、Ｈｅガスは、半導体基板Ｋの裏面と静電チャック５２の表面との間に流れ、エッチング中の半導体基板Ｋを冷却する。 The supply pipe 57 connects the gas supply unit 58 and the surface of the electrostatic chuck 52. The inert gas (He gas) in the gas supply unit 58 reaches the surface of the electrostatic chuck 52 via the supply pipe 57 and flows to the outside. More specifically, the He gas flows between the back surface of the semiconductor substrate K and the surface of the electrostatic chuck 52, and cools the semiconductor substrate K being etched.

排気装置６は、真空ポンプ６１と、排気管６２とを備える。排気管６２は、チャンバ下部２２と真空ポンプ６１とをつなぐ。排気装置６は、チャンバ２内の気体（ガス）を排気して、チャンバ２内を所定の圧力に調整する。 The exhaust device 6 includes a vacuum pump 61 and an exhaust pipe 62. The exhaust pipe 62 connects the chamber lower part 22 and the vacuum pump 61. The exhaust device 6 exhausts the gas (gas) in the chamber 2 to adjust the inside of the chamber 2 to a predetermined pressure.

漏斗部材７は、チャンバ下部２２の処理空間ＳＰ２内に配置される。漏斗部材７は、試料台５１の載置領域の上方に配置される。漏斗部材７は筒状であり、上端から下方に向かって内径が徐々に小さくなるテーパー形状の内周面を有する。そのため、漏斗部材７は、プラズマ生成空間ＳＰ１で生成された未反応のラジカルを、試料台５１の中央に載置された半導体基板Ｋ上に集めやすい。漏斗部材７はなくてもよい。 The funnel member 7 is disposed in the processing space SP <b> 2 in the chamber lower part 22. The funnel member 7 is disposed above the placement area of the sample stage 51. The funnel member 7 has a cylindrical shape and has a tapered inner peripheral surface whose inner diameter gradually decreases from the upper end downward. Therefore, the funnel member 7 easily collects unreacted radicals generated in the plasma generation space SP <b> 1 on the semiconductor substrate K placed at the center of the sample stage 51. The funnel member 7 may not be provided.

［本実施形態の半導体素子の製造方法］
［概要］
本実施形態による半導体素子の製造方法を説明する。半導体素子を製造する場合、エッチングマスク（以下、単にマスクという）が形成された半導体基板が準備される。マスクは、レジストマスクであってもよいし、酸化物マスクであってもよい。 [Method of Manufacturing Semiconductor Device of this Embodiment]
[Overview]
The method for manufacturing the semiconductor device according to the present embodiment will be explained. In the case of manufacturing a semiconductor element, a semiconductor substrate on which an etching mask (hereinafter simply referred to as a mask) is formed is prepared. The mask may be a resist mask or an oxide mask.

マスクが成膜された後、マスクに開口（マスクパターン）が形成される。図２は、半導体基板のマスク近傍での断面図である。図２（Ａ）に示すとおり、マスクＭの開口８０は、側壁８２と底８１とを有する。上面８３と底８１とは実質的に平行である。側壁８２は上面８３と底８１とをつなぎ、かつ、底８１又は上面８３と平行とならず、交差する領域である。 After the mask is formed, an opening (mask pattern) is formed in the mask. FIG. 2 is a cross-sectional view of the semiconductor substrate in the vicinity of the mask. As shown in FIG. 2A, the opening 80 of the mask M has a side wall 82 and a bottom 81. The top surface 83 and the bottom 81 are substantially parallel. The side wall 82 is an area where the upper surface 83 and the bottom 81 are connected to each other and is not parallel to the bottom 81 or the upper surface 83 but intersects.

底８１ではマスクＭが除去されており、半導体基板Ｋが露出している。マスクＭが形成された半導体基板Ｋに対して深掘りエッチングを実施し、予め設定された寸法形状の溝又は孔（溝孔）を形成する。 At the bottom 81, the mask M is removed, and the semiconductor substrate K is exposed. Deep etching is performed on the semiconductor substrate K on which the mask M is formed to form grooves or holes (groove holes) having a preset size and shape.

図２（Ａ）に示すとおり、開口８０の側壁８２が半導体基板Ｋの表面の鉛直方向ＮＫ（つまり、プラズマエッチング装置１の鉛直方向）方向に延びていると仮定する。この場合、図２（Ｂ）に示すとおり、深掘りエッチング（ボッシュ（商標）プロセス）により、予め設定された幅Ｗを有する溝孔Ｈが形成される。 As shown in FIG. 2A, it is assumed that the side wall 82 of the opening 80 extends in the vertical direction NK direction of the surface of the semiconductor substrate K (that is, the vertical direction of the plasma etching apparatus 1). In this case, as shown in FIG. 2B, a groove H having a preset width W is formed by deep etching (Bosch (trademark) process).

上述のとおり、開口８０の側壁８２が鉛直方向ＮＫに沿っていれば、予め設定された幅Ｗを有する設計どおりの溝孔Ｈが形成される。しかしながら、マスクＭの開口８０が常に図２（Ａ）のような理想的な形状を有するとは限らない。 As described above, if the side wall 82 of the opening 80 is along the vertical direction NK, a designed slot H having a preset width W is formed. However, the opening 80 of the mask M does not always have an ideal shape as shown in FIG.

図３は、図２と異なる他の形状のマスクＭを有する半導体基板の断面図である。図３〜図８においては、開口８０の中心軸Ｃの右半分の断面図のみを示す。たとえば、図３（Ａ）に示すとおり、開口８０が、マスクＭの上面から底８１に向かって徐々に幅が狭く形成されてしまう場合もある。この場合、開口は順テーパー形状となり、側壁８２が傾斜している。 FIG. 3 is a cross-sectional view of a semiconductor substrate having a mask M having another shape different from that of FIG. 3 to 8, only a cross-sectional view of the right half of the central axis C of the opening 80 is shown. For example, as shown in FIG. 3A, the opening 80 may be formed to gradually narrow from the top surface of the mask M toward the bottom 81. In this case, the opening has a forward tapered shape, and the side wall 82 is inclined.

このような不適切な形状の開口８０を有するマスクＭを用いて深掘りエッチングを実施する場合、溝孔Ｈの加工精度が低下する。具体的には、深掘りエッチングを進めるにしたがい、図３（Ｂ）のように、傾斜した側壁８２の上面及び側面がエッチング中に削られてしまう。 When deep etching is performed using the mask M having such an inappropriately shaped opening 80, the processing accuracy of the groove H is lowered. Specifically, as the deep etching is advanced, as shown in FIG. 3B, the upper surface and the side surface of the inclined side wall 82 are scraped during the etching.

この場合、マスクＭの開口８０の幅が予め設定された幅よりも広くなる。そのため、深掘りエッチングにより形成される溝孔Ｈの幅もＷからＷＡに拡がってしまい、加工精度が低下する。さらに、マスクＭの開口の最下部が除去されることにより、溝孔Ｈの開口近傍の側壁には、図３（Ｃ）、図３（Ｄ）に示すような、鉛直方向ＮＫに延びる複数のエッチング傷が形成されてしまう。図３（Ｃ）はエッチング傷が形成された溝孔Ｈの開口近傍の側壁の写真画像であり、図３（Ｄ）はエッチング傷が形成された側壁の断面の写真画像である。 In this case, the width of the opening 80 of the mask M is wider than a preset width. For this reason, the width of the groove H formed by deep etching is also expanded from W to WA, and the processing accuracy is lowered. Further, by removing the lowermost portion of the opening of the mask M, a plurality of walls extending in the vertical direction NK as shown in FIGS. 3C and 3D are formed on the side wall near the opening of the groove H. Etching flaws are formed. FIG. 3C is a photographic image of the side wall in the vicinity of the opening of the groove H where the etching flaw is formed, and FIG. 3D is a photographic image of a cross section of the side wall where the etching flaw is formed.

このような溝孔Ｈの加工精度の低下、及び、エッチング傷の発生は、図４に示すように、マスクＭの側壁８２が凹状に湾曲している場合にも同様に生じる。更に、図示しないが、図３とは逆に、開口８０が、マスクＭの上面から底８１に向かって徐々に幅が広く形成されてしまう場合（逆テーパー形状）にも、溝孔Ｈの加工精度の低下、及び、エッチング傷の発生が生じる。 Such a decrease in the processing accuracy of the groove H and the generation of etching flaws occur similarly when the side wall 82 of the mask M is concavely curved as shown in FIG. Further, although not illustrated, contrary to FIG. 3, when the opening 80 is gradually formed wider from the upper surface of the mask M toward the bottom 81 (reverse tapered shape), the processing of the groove H is performed. Decrease in accuracy and generation of etching scratches occur.

このような加工精度の低下を抑制する方法として、上述の特許文献４で開示されたとおり、深掘りエッチング初期にアンダーカットを実施する方法がある。この方法では、図５（Ａ）に示すとおり、プラズマエッチングの初期において、ラジカルと半導体基板Ｋとの化学反応による化学エッチング（等方エッチング）を実施し、マスクＭの開口８０よりも広い幅Ｗの溝孔Ｈを形成する。このとき、幅Ｗが予め設定された幅となるように、アンダーカット量を決定する。初期の溝孔Ｈを形成した後、深掘りエッチングで鉛直方向ＮＫに溝孔Ｈを掘り下げ、図５（Ｂ）に示すように、予め設定された幅Ｗの溝孔Ｈを形成する。 As a method for suppressing such a decrease in processing accuracy, there is a method of undercutting at the initial stage of deep etching as disclosed in Patent Document 4 described above. In this method, as shown in FIG. 5A, chemical etching (isotropic etching) by chemical reaction between radicals and the semiconductor substrate K is performed at the initial stage of plasma etching, and the width W wider than the opening 80 of the mask M is obtained. The groove H is formed. At this time, the undercut amount is determined so that the width W becomes a preset width. After the initial groove hole H is formed, the groove hole H is dug down in the vertical direction NK by deep etching to form a groove hole H having a preset width W as shown in FIG.

しかしながら、アンダーカットによる溝孔Ｈの形成方法にも、次の問題点がある。たとえば、マスクＭが酸化物マスクである場合であって、溝孔Ｈを形成した後にも酸化物マスクＭを除去せず、そのまま半導体素子の一部（たとえば絶縁層）として活用する場合がある。たとえば、図６に示すとおり、溝孔Ｈを形成した後、酸化物マスクＭを除去することなく、絶縁体又は導電体の材料層１５０を溝孔Ｈ周辺に形成する。このとき、酸化物マスクＭと溝孔Ｈとの境界に段差が残っていれば、段差部分の領域に材料が充填しきらず、ボイド２００が発生する。このようなボイド２００は好ましくない。さらに、アンダーカットを利用した場合であっても、マスクの開口形状が適切でなければ、加工精度が低下してしまう。 However, the method of forming the groove H by undercut has the following problems. For example, when the mask M is an oxide mask, the oxide mask M may not be removed even after the groove H is formed, and may be used as part of the semiconductor element (for example, an insulating layer). For example, as shown in FIG. 6, after forming the groove H, an insulating or conductive material layer 150 is formed around the groove H without removing the oxide mask M. At this time, if a step remains at the boundary between the oxide mask M and the groove H, the region of the step portion is not completely filled with the material, and the void 200 is generated. Such a void 200 is not preferable. Further, even when undercut is used, if the mask opening shape is not appropriate, the processing accuracy is lowered.

そこで、本実施形態では、不適切な開口形状を有するマスクＭを前提として深掘りエッチングを実施する上述のアンダーカットとは異なり、深掘りエッチングを実施する前に、不適切な開口形状のマスクＭを補正して適切な形状に近づける。 Therefore, in the present embodiment, unlike the above-described undercut in which the deep etching is performed on the premise of the mask M having an inappropriate opening shape, the mask M having an inappropriate opening shape is performed before the deep etching is performed. Correct the shape so that it is close to the appropriate shape.

図７は、本実施形態の半導体素子の製造方法の一例を説明するための模式図である。図７（Ａ）を参照して、本実施形態では、半導体基板Ｋに対して深掘りエッチングを実施する前に、不適切な開口形状（本例では側壁８２が傾斜している）を有するマスクＭに対して保護膜９を形成する。このとき、プラズマエッチング装置１のチャンバ２内に保護膜形成ガスを導入し、プラズマ化する。さらに、試料台５１にバイアス電力を印加する。 FIG. 7 is a schematic view for explaining an example of a method for manufacturing a semiconductor element of the present embodiment. Referring to FIG. 7A, in the present embodiment, a mask having an inappropriate opening shape (in this example, the side wall 82 is inclined) before deep etching is performed on the semiconductor substrate K. A protective film 9 is formed for M. At this time, a protective film forming gas is introduced into the chamber 2 of the plasma etching apparatus 1 to turn it into plasma. Further, bias power is applied to the sample stage 51.

この場合、保護膜形成ガスのプラズマ化によりラジカル及びイオンが生成する。ラジカルから重合物が生成してマスクＭの上面及び開口８０の側壁８２に堆積し、保護膜９が形成される。一方、プラズマ化により生成したイオンは、バイアス電力の印加により、鉛直方向ＮＫに進んでマスクＭの上面及び底８１に形成された保護膜を物理エッチングする。物理エッチングでは、鉛直方向ＮＫにエッチングが進む。そのため、図７（Ａ）に示すとおり、保護膜９のうち、底８１に堆積した部分は除去されるものの、傾斜した側壁８２上に堆積した部分は残存する。つまり、保護膜９は側壁８２上に幅方向Ｗに堆積する。そして、新たに形成された開口８０の側壁９２は、上記物理エッチングにより、鉛直方向ＮＫに近づく。つまり、テーパー形状であった開口８０が、垂直形状に近づく。この現象は、図４に示すマスクＭの側壁８２が凹状に湾曲している場合や、図示しない開口８０が逆テーパー形状の場合も同様である。 In this case, radicals and ions are generated by converting the protective film forming gas into plasma. A polymer is generated from the radicals and deposited on the upper surface of the mask M and the side wall 82 of the opening 80, thereby forming the protective film 9. On the other hand, the ions generated by the plasma process advance in the vertical direction NK by applying bias power, and physically etch the protective film formed on the upper surface and the bottom 81 of the mask M. In physical etching, etching proceeds in the vertical direction NK. Therefore, as shown in FIG. 7A, the portion of the protective film 9 deposited on the bottom 81 is removed, but the portion deposited on the inclined side wall 82 remains. That is, the protective film 9 is deposited on the side wall 82 in the width direction W. Then, the side wall 92 of the newly formed opening 80 approaches the vertical direction NK by the physical etching. That is, the opening 80 having a tapered shape approaches a vertical shape. This phenomenon is the same when the side wall 82 of the mask M shown in FIG. 4 is curved in a concave shape or when the opening 80 (not shown) has a reverse taper shape.

つまり、本実施形態では、保護膜形成と同時に物理エッチングを実施して、底８１の保護膜を除去し、かつ、鉛直方向ＮＫに沿った側壁９２を形成する。これにより、開口８０の形状を補正し、適切な形状に近づける。 That is, in this embodiment, physical etching is performed simultaneously with the formation of the protective film, the protective film on the bottom 81 is removed, and the side wall 92 along the vertical direction NK is formed. Thereby, the shape of the opening 80 is corrected and brought close to an appropriate shape.

マスクＭを保護膜９により補正した後、補正されたマスクＭを用いて深掘りエッチングを実施する。この場合、補正されたマスクＭの側壁９２は従前の側壁８２よりも鉛直方向ＮＫに近づいている。つまり、テーパー形状であった開口８０が、垂直形状に近づいている。そのため、深掘りエッチングを継続しても、側壁９２はエッチングされにくい。その結果、予め設定された幅Ｗの溝孔Ｈを形成しやすく、加工精度を高めることができる。 After the mask M is corrected by the protective film 9, deep etching is performed using the corrected mask M. In this case, the corrected side wall 92 of the mask M is closer to the vertical direction NK than the previous side wall 82. That is, the opening 80 having a tapered shape is approaching a vertical shape. Therefore, even if the deep etching is continued, the side wall 92 is not easily etched. As a result, it is easy to form a slot H having a preset width W, and the processing accuracy can be increased.

深掘りエッチング後に酸化物マスクＭを残存させる場合においても、本実施形態の製造方法は有用である。 Even when the oxide mask M is left after the deep etching, the manufacturing method of this embodiment is useful.

図８（Ａ）に示すとおり、酸化物マスクＭ上に保護膜９を形成する。このとき、保護膜９の側壁９２は、酸化物マスクＭの側壁８２よりも開口８０の内側に形成される。 As shown in FIG. 8A, a protective film 9 is formed on the oxide mask M. At this time, the side wall 92 of the protective film 9 is formed more inside the opening 80 than the side wall 82 of the oxide mask M.

保護膜９を含む補正されたマスクＭを用いて、図８（Ａ）に示すように、アンダーカットエッチングを実施する。アンダーカットエッチングによりスキャロップサイズを大きくとることができるため、エッチレートを高くすることができる。 As shown in FIG. 8A, undercut etching is performed using the corrected mask M including the protective film 9. Since the scallop size can be increased by undercut etching, the etching rate can be increased.

補正されたマスクＭを用いた場合、アンダーカットエッチングを実施しても、溝孔Ｈの幅はＷ、つまり、マスクＭの幅と同じにすることができる。さらに、溝孔Ｈを形成した後、保護膜９を除去すれば、溝孔ＨとマスクＭとの境界に段差が生じないように、保護膜９の幅を調整することもできる。この場合、図８（Ｂ）に示すとおり、保護膜９を除去した後、溝孔Ｈの側壁に導電体等の材料層１５０を形成しても、図６に示すようなボイド２００の発生が抑制される。 When the corrected mask M is used, the width of the groove H can be made the same as the width of the mask M even if the undercut etching is performed. Furthermore, if the protective film 9 is removed after forming the groove H, the width of the protective film 9 can be adjusted so that no step is formed at the boundary between the groove H and the mask M. In this case, as shown in FIG. 8B, even if the material layer 150 such as a conductor is formed on the side wall of the groove H after removing the protective film 9, the void 200 as shown in FIG. It is suppressed.

以下、本実施の形態による半導体素子の製造方法について詳述する。 Hereinafter, a method for manufacturing a semiconductor device according to the present embodiment will be described in detail.

［製造方法の詳細］
本実施形態の半導体素子の製造方法は、保護膜９を形成してマスクＭを補正する初期工程と、補正されたマスクＭを用いて半導体基板をエッチングするエッチング工程とを備える。以下、エッチング工程の一例として深掘りエッチングする場合の製造方法を詳述する。しかしながら、エッチング工程は深掘りエッチングに限定されない。 [Details of manufacturing method]
The method for manufacturing a semiconductor device according to this embodiment includes an initial step of correcting the mask M by forming the protective film 9 and an etching step of etching the semiconductor substrate using the corrected mask M. Hereinafter, a manufacturing method in the case of deep etching will be described in detail as an example of the etching process. However, the etching process is not limited to deep etching.

［初期工程］
初期工程では、初めに、開口８０を有するマスクＭが形成された半導体基板Ｋを準備する。マスクＭは、周知の方法で形成される。マスクＭがレジストマスクである場合、フォトレジストをスピンコート装置で塗布して形成される。マスクＭは酸化物マスクであってもよい。酸化物マスクの成膜方法はたとえば、化学気相蒸着法（ＣＶＤ）や、物理気相蒸着法（ＰＶＤ）等の蒸着法である。酸化物マスクの材質はたとえば、ＳｉＯ₂である。マスクＭを形成した後、周知の方法で、エッチングマスクにマスクパターン（開口）を形成する。 [Initial process]
In the initial step, first, a semiconductor substrate K on which a mask M having an opening 80 is formed is prepared. The mask M is formed by a known method. When the mask M is a resist mask, it is formed by applying a photoresist with a spin coater. The mask M may be an oxide mask. Examples of the method for forming the oxide mask include vapor deposition methods such as chemical vapor deposition (CVD) and physical vapor deposition (PVD). The material of the oxide mask is, for example, SiO ₂ . After forming the mask M, a mask pattern (opening) is formed in the etching mask by a known method.

続いて、開口８０を有するマスクＭが形成された半導体基板Ｋを試料台５１の上面（載置領域）に載置する。半導体基板Ｋは、静電チャック５２により試料台５１に固定される。半導体基板Ｋは、静電チャック５２に代えて、機械クランプで試料台５１に固定されてもよい。 Subsequently, the semiconductor substrate K on which the mask M having the opening 80 is formed is placed on the upper surface (mounting region) of the sample stage 51. The semiconductor substrate K is fixed to the sample stage 51 by the electrostatic chuck 52. The semiconductor substrate K may be fixed to the sample stage 51 with a mechanical clamp instead of the electrostatic chuck 52.

試料台５１に載置された半導体基板Ｋの裏面をガス供給部５８から供給されるガス（Ｈｅガス）で冷却し、かつ、試料台５１を試料台冷却システムで冷却する。半導体基板Ｋを試料台５１に載置し、上記のとおり冷却しながら、保護膜９の形成による開口８０の補正を開始する。 The back surface of the semiconductor substrate K placed on the sample stage 51 is cooled with a gas (He gas) supplied from a gas supply unit 58, and the sample stage 51 is cooled with a sample stage cooling system. The semiconductor substrate K is placed on the sample stage 51, and correction of the opening 80 by the formation of the protective film 9 is started while cooling as described above.

図９は、本実施形態の製造方法の時間と試料台５１に印加されるバイアス電力との関係を示すタイミングチャートである。図１及び図９を参照して、初期工程ＢＥでは、ガス供給部３２から保護膜形成ガスをチャンバ２内のプラズマ生成空間ＳＰ１に供給し、プラズマ化する。プラズマによって生成したラジカルから重合物が生成されて、マスクＭの上面８３、開口８０の側壁８２及び底８１に堆積し、保護膜９を形成する。 FIG. 9 is a timing chart showing the relationship between the time of the manufacturing method of the present embodiment and the bias power applied to the sample stage 51. Referring to FIGS. 1 and 9, in the initial step BE, a protective film forming gas is supplied from the gas supply unit 32 to the plasma generation space SP1 in the chamber 2 to be converted into plasma. A polymer is generated from radicals generated by the plasma and is deposited on the upper surface 83 of the mask M, the side wall 82 and the bottom 81 of the opening 80, and the protective film 9 is formed.

さらに、初期工程ＢＥでは、試料台５１にバイアス電力が印加される。そのため、プラズマによって生成したイオンがバイアス電力により半導体基板Ｋに、鉛直方向ＮＫに入射し、物理エッチングを実行する。この物理エッチングにより、マスクＭの上面８３及び底８１に形成された保護膜９が除去され、底８１では半導体基板Ｋが露出する。以上のとおり、保護膜９を形成する際にバイアス電力を試料台５１に印加することにより、底８１の保護膜９を除去しつつ、側壁８２上に保護膜９を堆積して、鉛直方向ＮＫに側壁９２を形成する。 Furthermore, bias power is applied to the sample stage 51 in the initial step BE. Therefore, ions generated by the plasma are incident on the semiconductor substrate K in the vertical direction NK by bias power, and physical etching is performed. By this physical etching, the protective film 9 formed on the upper surface 83 and the bottom 81 of the mask M is removed, and the semiconductor substrate K is exposed at the bottom 81. As described above, by applying bias power to the sample stage 51 when forming the protective film 9, the protective film 9 is deposited on the side wall 82 while removing the protective film 9 on the bottom 81, and the vertical direction NK. A side wall 92 is formed on the substrate.

初期工程ＢＥで用いる保護膜形成ガスは、後述するエッチング工程内の保護膜形成工程Ａで用いる保護膜形成ガスと同一のガスが望ましい。供給するガスの種類を削減でき、（別の反応性生成物が生成されるなど）エッチング工程に与える影響を低減するためである。また、マスクＭに形成される保護膜９と、エッチング工程で形成されるエッチング側壁保護膜が、酸素プラズマにより同時に除去可能であるためである。さらに、マスクＭとしてレジストマスクを用いた場合、マスクＭ自体も同時に除去可能となる。 The protective film forming gas used in the initial process BE is desirably the same gas as the protective film forming gas used in the protective film forming process A in the etching process described later. This is because the type of gas to be supplied can be reduced, and the influence on the etching process (for example, another reactive product is generated) is reduced. This is also because the protective film 9 formed on the mask M and the etching sidewall protective film formed in the etching step can be simultaneously removed by oxygen plasma. Further, when a resist mask is used as the mask M, the mask M itself can be removed at the same time.

［エッチング工程］
初期工程により補正されたマスクＭを形成した後、エッチング工程ＥＰ（図９参照）を実施する。本例では、エッチング工程の一例として、深掘りエッチング工程を詳述する。 [Etching process]
After the mask M corrected by the initial process is formed, an etching process EP (see FIG. 9) is performed. In this example, the deep etching process will be described in detail as an example of the etching process.

［深掘りエッチング工程］
深掘りエッチング工程は、各々所定期間の保護膜形成工程Ａ、除去工程Ｂ、及び孔形成工程Ｃとを、Ａ〜Ｃの順に実施する工程を含む。深掘りエッチング工程は、ボッシュ（商標）プロセスとも呼ばれる。 [Deep etching process]
The deep etching process includes a process of performing a protective film forming process A, a removing process B, and a hole forming process C for a predetermined period in the order of AC. The deep etching process is also called a Bosch (trademark) process.

［保護膜形成工程Ａ］
保護膜形成工程Ａでは、ガス供給部３２から保護膜形成ガスをチャンバ２内のプラズマ生成空間ＳＰ１に供給し、プラズマ化する。プラズマによって生成されたラジカル重合物は孔のエッチングマスク上、側壁、及び底に堆積し、保護膜９を形成する。なお、保護膜形成工程Ａの所定期間内で、その終了前の一定期間に、チャンバ２内のガスを置換する工程を実施してもよい。ガス置換工程では、チャンバ２内の排気を強めたり、その後の工程で使用するエッチングガス（ＳＦ₆ガス）をチャンバ２内のプラズマ生成空間ＳＰ１に供給したりする。 [Protective film forming step A]
In the protective film forming step A, the protective film forming gas is supplied from the gas supply unit 32 to the plasma generation space SP1 in the chamber 2 to be converted into plasma. The radical polymer generated by the plasma is deposited on the etching mask, the side wall, and the bottom of the hole to form the protective film 9. Note that a step of replacing the gas in the chamber 2 may be performed within a predetermined period of the protective film forming step A and for a certain period before the end thereof. In the gas replacement process, exhaust in the chamber 2 is strengthened, or an etching gas (SF ₆ gas) used in the subsequent process is supplied to the plasma generation space SP 1 in the chamber 2.

［除去工程Ｂ］
保護膜９を形成した後、除去工程を実施する。なお、除去工程Ｂの所定期間内で、その開始後の一定期間に、チャンバ２内のガスを置換する工程を実施してもよい。ガス置換工程では、除去工程Ｂの工程で使用する、一定期間後よりも大流量のエッチングガス（ＳＦ₆ガス）をチャンバ２内のプラズマ生成空間ＳＰ１に供給する。要するに、工程間でガスが変わる場合、各工程所定期間内の最後又は最初の一定期間にガス置換を確実に行える工程を設けても良い。エッチングガスから保護膜形成ガス（Ｃ₄Ｆ₈）に変わる場合に、同様に適用してもよいことは、言うまでも無い。 [Removal step B]
After the protective film 9 is formed, a removal process is performed. In addition, you may implement the process of replacing the gas in the chamber 2 within the predetermined period of the removal process B in the fixed period after the start. In the gas replacement process, an etching gas (SF ₆ gas) having a larger flow rate than that used after the predetermined period, which is used in the process of the removal process B, is supplied to the plasma generation space SP 1 in the chamber 2. In short, when the gas changes between processes, a process that can reliably perform gas replacement in the last or first fixed period within each process predetermined period may be provided. Needless to say, the present invention may be similarly applied when the etching gas is changed to the protective film forming gas (C ₄ F ₈ ).

除去工程Ｂでは、エッチングガスを供給した後、コイル４１及び試料台５１に高周波電力を印加する。コイル４１への高周波電力の印加により、エッチングガスがプラズマ化される。 In the removal step B, after supplying the etching gas, high frequency power is applied to the coil 41 and the sample stage 51. By applying high frequency power to the coil 41, the etching gas is turned into plasma.

試料台５１にバイアス電位を印加することにより、プラズマ化により生成したイオンが半導体基板Ｋに入射する。イオンによる物理エッチングにより、開口８０又は溝孔Ｈの底に形成された保護膜９を除去する。 By applying a bias potential to the sample stage 51, ions generated by the plasma formation enter the semiconductor substrate K. The protective film 9 formed on the bottom of the opening 80 or the groove H is removed by physical etching with ions.

［孔形成工程Ｃ］
開口８０又は溝孔Ｈの底の保護膜を除去した後、孔形成工程Ｃを実施する。ガス供給部３１からチャンバ２内のプラズマ生成空間ＳＰ１に供給されたエッチングガスを、プラズマ生成空間ＳＰ１でプラズマ化する。開口８０又は溝孔Ｈの底において化学エッチングが進行する。このとき、側壁９２又は溝孔Ｈの側壁には保護膜９が残存するため、エッチングが抑制される。以上の工程により、鉛直方向ＮＫへの深掘りが進行する。孔形成工程Ｃの後、再び保護膜形成工程Ａを実施する。 [Hole formation step C]
After removing the protective film at the bottom of the opening 80 or the groove H, a hole forming step C is performed. The etching gas supplied from the gas supply unit 31 to the plasma generation space SP1 in the chamber 2 is turned into plasma in the plasma generation space SP1. Chemical etching proceeds at the bottom of the opening 80 or the groove H. At this time, since the protective film 9 remains on the side wall 92 or the side wall of the groove H, etching is suppressed. Through the above process, deep digging in the vertical direction NK proceeds. After the hole forming step C, the protective film forming step A is performed again.

以上のとおり、深掘りエッチング工程では、（Ａ）保護膜形成工程、（Ｂ）除去工程、（Ｃ）孔形成工程を順次繰り返して深掘りを行い、溝孔Ｈを形成する。 As described above, in the deep etching step, the (A) protective film forming step, (B) removing step, and (C) hole forming step are sequentially repeated to perform deep digging to form the groove H.

上述の工程を実施して半導体基板Ｋに所望の溝孔Ｈを形成した後、周知の工程を経て、半導体素子が製造される。上記製造方法では、初期工程ＢＥにおいてマスクＭの開口８０は補正されている（図７（Ａ）参照）。補正されたマスクＭの側壁９２は鉛直方向ＮＫに十分な厚さを有する。そのため、深掘りエッチング中に開口８０近傍の側壁９２がエッチングされにくい。その結果、予め設定された幅Ｗを有する溝孔Ｈを形成しやすく、溝孔Ｈの開口近傍の側壁にエッチング傷が形成されにくい。 After forming the desired groove H in the semiconductor substrate K by performing the above-described steps, a semiconductor element is manufactured through a well-known step. In the above manufacturing method, the opening 80 of the mask M is corrected in the initial step BE (see FIG. 7A). The corrected side wall 92 of the mask M has a sufficient thickness in the vertical direction NK. Therefore, the side wall 92 near the opening 80 is difficult to be etched during the deep etching. As a result, it is easy to form the slot H having a preset width W, and etching scratches are not easily formed on the side wall in the vicinity of the opening of the slot H.

図９に示すとおり、初期工程ＢＥの期間は、深掘りエッチング中の保護膜形成工程Ａの期間よりも長い。したがって、初期工程ＢＥで形成される保護膜９は、保護膜形成工程Ａで形成される保護膜よりも厚い。 As shown in FIG. 9, the period of the initial process BE is longer than the period of the protective film forming process A during deep etching. Therefore, the protective film 9 formed in the initial process BE is thicker than the protective film formed in the protective film forming process A.

たとえば、初期工程ＢＥの期間は１０秒以上であるのに対して、保護膜形成工程Ａの期間は０．５秒〜５秒程度である。つまり、初期工程ＢＥの期間は、保護膜形成工程Ａの期間の２倍以上長い。製造時間を考慮すれば、初期工程ＢＥの期間の好ましい上限は５分であり、初期工程ＢＥの期間は、保護膜形成工程Ａの期間の２〜６０倍長い。 For example, the period of the initial process BE is 10 seconds or more, while the period of the protective film forming process A is about 0.5 to 5 seconds. That is, the period of the initial process BE is longer than twice the period of the protective film forming process A. Considering the manufacturing time, the preferable upper limit of the period of the initial process BE is 5 minutes, and the period of the initial process BE is 2 to 60 times longer than the period of the protective film forming process A.

本実施形態の製造方法は、従前のレジストマスク、及び酸化物マスクでは形成しにくい、幅の狭い開口も形成できる。図１０を参照して、予め狭い幅の開口８５をマスクＭに形成する。次に、上記初期工程ＢＥを実施して、開口８５の側壁８２に保護膜９を形成する。側壁８２上への保護膜９の堆積量を調整することにより、補正後の開口８５の幅を調整することができる。 The manufacturing method of this embodiment can also form a narrow opening that is difficult to form with conventional resist masks and oxide masks. Referring to FIG. 10, an opening 85 having a narrow width is formed in the mask M in advance. Next, the initial process BE is performed to form the protective film 9 on the side wall 82 of the opening 85. By adjusting the deposition amount of the protective film 9 on the side wall 82, the corrected width of the opening 85 can be adjusted.

図１０に示すような幅が顕著に異なる複数の開口８０、８５を有するマスクＭを用いて深掘りエッチングを実施すれば、各溝孔を異なる深さに調整することもできる。深堀エッチングを実施したとき、幅が広い開口８０により形成された溝孔は、幅が顕著に狭い開口８５により形成された溝孔よりも深くなる。このような、深さの異なる溝孔の形成も、本実施形態の初期工程により開口の幅を調整することで実現できる。 If deep etching is carried out using a mask M having a plurality of openings 80 and 85 with significantly different widths as shown in FIG. 10, the grooves can be adjusted to different depths. When deep etching is performed, the groove formed by the wide opening 80 becomes deeper than the groove formed by the opening 85 having a significantly narrow width. Such formation of grooves having different depths can also be realized by adjusting the width of the opening in the initial step of the present embodiment.

図９を参照して、上述の製造方法では、初期工程ＢＥ後に保護膜形成工程Ａを実施している。しかしながら、初期工程ＢＥで既に保護膜９が形成されるため、初期工程ＢＥの後、保護膜形成工程Ａ及び除去工程Ｂを実施せず、孔形成工程Ｃを実施してもよい。また、初期工程ＢＥ後に除去工程Ｂを実施してもよい。要するに、初期工程ＢＥ後、エッチング工程が、保護膜形成工程Ａ、除去工程Ｂ、孔形成工程Ｃの順で実施する工程を含んでいればよい。 Referring to FIG. 9, in the manufacturing method described above, protective film forming step A is performed after initial step BE. However, since the protective film 9 is already formed in the initial process BE, the hole forming process C may be performed after the initial process BE without performing the protective film forming process A and the removing process B. Further, the removal step B may be performed after the initial step BE. In short, after the initial step BE, the etching step may include a step of performing a protective film forming step A, a removing step B, and a hole forming step C in this order.

上述の製造方法では、エッチング工程の一例として深掘りエッチングを説明した。しかしながら、本実施形態の製造方法は、深掘りエッチング以外の他のエッチング工程を実施してもよい。 In the manufacturing method described above, the deep etching has been described as an example of the etching process. However, the manufacturing method of this embodiment may perform etching processes other than deep etching.

本製造方法で使用される半導体基板は、シリコン基板に限定されない。半導体基板はＳｉＣ基板であってもよい。 The semiconductor substrate used in this manufacturing method is not limited to a silicon substrate. The semiconductor substrate may be a SiC substrate.

上述の実施形態では、図１に示す誘導結合プラズマ（ＩＣＰ）のプラズマエッチング装置１を使用している。しかしながら、本製造方法に使用するプラズマエッチング装置は、ＩＣＰ式に限定されない。 In the above-described embodiment, the inductively coupled plasma (ICP) plasma etching apparatus 1 shown in FIG. 1 is used. However, the plasma etching apparatus used in this manufacturing method is not limited to the ICP type.

上述の本実施形態の半導体素子の製造方法の初期工程を実施し、図７（Ａ）に示すような、補正されたマスクＭを形成可能か否かを確認した。図１に示すプラズマエッチング装置を用い、初期工程を実施した。保護膜形成ガスとしてＣ₄Ｆ₈ガスを使用した。初期工程時の保護膜形成ガス流量を１５０ｓｃｃｍ、チャンバ内の圧力を２．０Ｐａ、プラズマ化時のコイル４１の出力を２０００Ｗ、バイアス電力を４０Ｗとし、初期工程期間を１．５分、及び、３．０分とした。 The initial process of the semiconductor device manufacturing method of the present embodiment described above was performed, and it was confirmed whether or not a corrected mask M as shown in FIG. The initial process was performed using the plasma etching apparatus shown in FIG. C ₄ F ₈ gas was used as a protective film forming gas. The protective film forming gas flow rate at the initial step is 150 sccm, the pressure in the chamber is 2.0 Pa, the output of the coil 41 at the time of plasma is 2000 W, the bias power is 40 W, the initial step period is 1.5 minutes, and 3 0 minutes.

図１１は、上記初期工程後の半導体基板のマスク近傍の断面写真である。図１１（Ａ）は、初期工程期間が１．５分の場合であり、図１１（Ｂ）は３．０分の場合を示す。図１１を参照して、いずれの場合においても、マスクＭの両側壁に保護膜９が形成された。さらに、開口８０の底８１には保護膜９が形成されておらず、初期工程時の物理エッチングにより、底８１に形成された保護膜９が削除されていることが確認できた。 FIG. 11 is a cross-sectional photograph of the vicinity of the mask of the semiconductor substrate after the initial process. FIG. 11A shows a case where the initial process period is 1.5 minutes, and FIG. 11B shows a case where the initial process period is 3.0 minutes. Referring to FIG. 11, protective film 9 was formed on both side walls of mask M in any case. Further, it was confirmed that the protective film 9 was not formed on the bottom 81 of the opening 80 and the protective film 9 formed on the bottom 81 was deleted by physical etching at the initial step.

さらに、図１１（Ａ）に示すとおり、初期工程期間が１．５分の場合に形成される保護膜９の厚さが０．４５μｍであるのに対して、図１１（Ｂ）に示すとおり、初期工程期間が3.0分の場合に形成される保護膜９の厚さは０．８９μｍと、ほぼ倍であった。したがって、初期工程期間を調整することにより、保護膜９の厚さ、及び開口８０の幅を調整できることを確認できた。 Further, as shown in FIG. 11A, the thickness of the protective film 9 formed when the initial process period is 1.5 minutes is 0.45 μm, whereas as shown in FIG. The thickness of the protective film 9 formed when the initial process period was 3.0 minutes was approximately double, 0.89 μm. Therefore, it was confirmed that the thickness of the protective film 9 and the width of the opening 80 can be adjusted by adjusting the initial process period.

酸化物マスクＭが形成された半導体基板を用いて、比較例として深掘りエッチング初期にアンダーカットを実施し、その後、深掘りエッチングを継続した。さらに、本発明例として、図８（Ａ）に示すとおり、保護膜９を酸化物マスクＭ上に形成した後深掘りエッチングを実施した。 Using the semiconductor substrate on which the oxide mask M was formed, an undercut was performed at the initial stage of deep etching as a comparative example, and then deep etching was continued. Further, as an example of the present invention, as shown in FIG. 8A, after the protective film 9 was formed on the oxide mask M, deep etching was performed.

具体的には、本発明例では、初期工程時の保護膜形成ガス（Ｃ₄Ｆ₈）流量を１５０ｓｃｃｍ、チャンバ内の圧力を２Ｐａ、プラズマ化時のコイル４１の出力を２０００Ｗ、バイアス電力を６０Ｗとし、初期工程期間を３分とした。 Specifically, in the present invention example, the protective film forming gas (C ₄ F ₈ ) flow rate at the initial step is 150 sccm, the pressure in the chamber is 2 Pa, the output of the coil 41 at the time of plasma is 2000 W, and the bias power is 60 W. The initial process period was 3 minutes.

本発明例、比較例ともに、保護膜形成工程Ａでは、処理時間を２．５秒とし、保護膜形成ガス（Ｃ₄Ｆ₈）流量を４００ｓｃｃｍ、チャンバ２内の圧力を６Ｐａ、プラズマ化時のコイル４１の出力（高周波電力）を２５００Ｗ、バイアス電力を０Ｗとした。除去工程Ｂでは、処理時間を２．５秒とし、エッチングガス（ＳＦ₆）流量を４００ｓｃｃｍ、チャンバ２内の圧力を４Ｐａ、高周波電力を２５００Ｗ、バイアス電力を９０Ｗとした。孔形成工程Ｃでは、処理時間を３．０秒とし、エッチングガス（ＳＦ₆）流量を４００ｓｃｃｍ、チャンバ２内の圧力を８Ｐａ、高周波電力を２５００Ｗ、バイアス電力を３０Ｗとした。 In both the inventive example and the comparative example, in the protective film forming step A, the processing time is 2.5 seconds, the protective film forming gas (C ₄ F ₈ ) flow rate is 400 sccm, the pressure in the chamber 2 is 6 Pa, The output (high frequency power) of the coil 41 was 2500 W, and the bias power was 0 W. In the removal step B, the processing time was 2.5 seconds, the etching gas (SF ₆ ) flow rate was 400 sccm, the pressure in the chamber 2 was 4 Pa, the high-frequency power was 2500 W, and the bias power was 90 W. In the hole forming step C, the processing time was 3.0 seconds, the etching gas (SF ₆ ) flow rate was 400 sccm, the pressure in the chamber 2 was 8 Pa, the high-frequency power was 2500 W, and the bias power was 30 W.

図１２（Ａ）はアンダーカットを実施した半導体基板の溝孔付近の断面図であり、図１２（Ｂ）は開口近傍の拡大図である。図１２（Ｃ）は本発明例の半導体基板の溝孔付近の断面図であり、図１２（Ｄ）は開口近傍の拡大図である。 12A is a cross-sectional view of the vicinity of the groove of the semiconductor substrate subjected to undercutting, and FIG. 12B is an enlarged view of the vicinity of the opening. FIG. 12C is a cross-sectional view of the vicinity of the groove of the semiconductor substrate according to the present invention, and FIG. 12D is an enlarged view of the vicinity of the opening.

図１２を参照して、アンダーカットを実施した場合（図１２（Ａ）、（Ｂ））、酸化物マスクと半導体基板との境界で、７９０ｎｍの段差が確認された。一方、本発明例の場合（図１２（Ｃ）、（Ｄ））酸化物マスクと半導体基板との境界での段差を形成することなく、溝孔を形成できた。したがって、酸化物マスクを半導体素子の一部に含める場合、本実施形態の製造方法を用いれば、図６のような材料のボイド２００が形成されにくくなることを確認できた。 Referring to FIG. 12, when undercut was performed (FIGS. 12A and 12B), a step of 790 nm was confirmed at the boundary between the oxide mask and the semiconductor substrate. On the other hand, in the case of the example of the present invention (FIGS. 12C and 12D), the groove hole could be formed without forming a step at the boundary between the oxide mask and the semiconductor substrate. Therefore, when the oxide mask is included in a part of the semiconductor element, it was confirmed that the void 200 made of the material as shown in FIG.

以上、本発明の実施の形態を説明した。しかしながら、上述した実施の形態は本発明を実施するための例示に過ぎない。したがって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変更して実施することができる。 The embodiment of the present invention has been described above. However, the above-described embodiment is merely an example for carrying out the present invention. Therefore, the present invention is not limited to the above-described embodiment, and can be implemented by appropriately changing the above-described embodiment without departing from the spirit thereof.

例えば、通常は望ましくないとされるマイクロローディング効果（マスクパターンの粗密によりエッチング速度が異なる現象）を逆に利用して、マスク開口寸法を保護膜で調整することにより、所望の溝孔の加工精度を高めることもできる。即ち、同一寸法を有する複数のマスク開口に対し、それぞれの開口寸法を調整して、より細い溝孔を形成したり、異なる寸法を有する複数のマスク開口に対し、それぞれの開口寸法を調整して、エッチング深さが更に異なる溝孔を形成できることができる。 For example, by using the microloading effect (a phenomenon in which the etching rate varies depending on the density of the mask pattern), which is usually undesirable, the mask opening size is adjusted with a protective film, and the desired groove processing accuracy is achieved. Can also be increased. That is, for each of a plurality of mask openings having the same dimensions, the respective opening dimensions are adjusted to form a narrower slot, or for each of a plurality of mask openings having different dimensions, the respective opening dimensions are adjusted. Further, it is possible to form grooves having different etching depths.

１プラズマエッチング装置
２チャンバ
５１試料台
Ｋ半導体基板 DESCRIPTION OF SYMBOLS 1 Plasma etching apparatus 2 Chamber 51 Sample stand K Semiconductor substrate

Claims

A semiconductor substrate on which an etching mask having an opening is formed is placed on a sample stage in the chamber, a protective film forming gas that is a fluorocarbon gas or HFO1234yf is turned into plasma in the chamber, and bias power is applied to the sample stage. Applying an initial step of forming a protective film on the etching mask;
An etching step for etching the semiconductor substrate having the protective film formed on the etching mask after the initial step;
In the initial step, the protective film forming gas is converted into plasma in the chamber to form the protective film on the side wall and bottom of the opening, and the bias power is applied to the sample stage, and the opening is formed by physical etching. Removing the protective film formed on the bottom of
The said etching process is a manufacturing method of a semiconductor element including the process of repeating the process of following (A)-(C) in order of (A)-(C).
(A) Protective film forming step of forming a protective film on the side wall and bottom of the hole of the semiconductor substrate corresponding to the opening by converting the protective film forming gas into plasma in the chamber
(B) a removing step of converting the etching gas into plasma in the chamber and removing the protective film portion at the bottom of the protective film by physical etching; and
(C) A hole forming step in which etching gas is turned into plasma in the chamber and chemical etching is performed on the bottom from which the protective film portion has been removed.

A method of manufacturing a semiconductor device according to claim 1 ,
The method of manufacturing a semiconductor element, wherein a period of the initial process is longer than a period of the protective film forming process.

A method of manufacturing a semiconductor device according to claim 1 or 2 ,
The method for manufacturing a semiconductor device, wherein the etching mask includes an etching mask made of an oxide.