KR20080111522A - 자동 이득 제어 - Google Patents

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Abstract

자동 이득 제어를 수행하기 위한 기술들이 설명된다. 몇몇 양태들에서, 이득 제어는, 아날로그-디지털 변환기 (ADC) 및 디지털 가변 이득 증폭기 (DVGA) 를 갖는 장치로 달성되며, DVGA는 ADC로부터 디지털 신호를 수신하도록 구성되고, DVGA는 ADC로부터 출력된 디지털 신호의 전력에 기초하고 밑이 n인 대수를 사용하여 이득을 계산하도록 구성된 프로세서를 가지며, 프로세서는 디지털 신호에 이득을 적용하도록 또한 구성된다.
Figure P1020087027027
대수, 디지털 신호, 지표, 가수

Description

자동 이득 제어{AUTOMATIC GAIN CONTROL}
본원은 본원의 양수인에게 양도되고, 본원에 참고로서 병합되는, 2006년 4월 4일 출원된 "Efficient Computation of Digital Gains for Automatic Gain Control" 이라는 제목의 가출원 제 60/789,269 호에 대하여 우선권을 주장한다.
배경
분야
본 개시된 실시형태들은 일반적으로 통신에 관한 것으로, 더 구체적으로 자동 이득 제어를 위한 디지털 이득의 효율적인 계산에 관한 것이다.
배경
무선 통신 시스템에서, 통상적으로, 송신기는 데이터를 프로세싱하고 (예컨대, 인코딩 및 변조), 송신을 위해 더 적합한 무선 주파수 (RF) 변조된 신호를 생성한다. 그 후, 송신기는 무선 채널을 통해 RF 변조된 신호를 수신기에 송신한다. 무선 채널은, 채널 응답으로 송신된 신호를 왜곡하고, 잡음 및 간섭으로 신호를 또한 열화시킨다.
수신기는 송신된 신호를 수신하고, 수신된 신호를 컨디셔닝하여 기저대역 신호를 획득하고, 기저대역 신호를 디지털화하여 샘플들을 획득하며, 이들 디지털화된 신호들을 프로세싱한다. 페이딩 및 셰도윙 (shadowing) 과 같은 다양한 채 널 전파 현상으로 인해, 수신된 신호 레벨은 광범위하게 변할 수도 있다. 따라서, 통상적으로, 수신기는 기저대역 신호 레벨을 허용 가능한 범위 내에 유지시키기 위해 자동 이득 제어 (automatic gain control; AGC) 를 수행한다. AGC는, 수신기 회로의 포화 (saturation), 및 기저대역 신호를 디지털화하기 위해 사용되는 아날로그-디지털 변환기 (ADC) 의 클리핑을 회피하기 위해 시도한다.
AGC에서, 통상적으로, 일정한 신호 진폭을 유지하기 위해 가변 이득 증폭기 (VGA) 가 사용된다. 이러한 VGA는 아날로그 가변 이득 증폭기 (AVGA) 또는 디지털 가변 이득 증폭기 (DVGA) 로서 구현될 수도 있다.
AVGA를 사용하는 것은, 다른 무엇보다도, 선형 dB (linear-in-dB) 이득 제어 특성들을 유지시키기 위한 복잡한 회로, 온도 보상, 및 상당한 전력 소비를 포함하여 많은 불이익을 갖는다.
DVGA들은 AVGA들의 많은 이들 불이익들을 극복한다. 그러나, AGC를 위해 디지털 이득을 계산 및 적용시키는 것은 어렵다.
따라서, 효율적이고 비용 효율이 높은 방법으로 무선 수신기에서 AGC를 위한 디지털 이득 계산을 수행하는 기술에 대한 필요성이 당해 기술 분야에 존재한다.
요약
자동 이득 제어를 위한 디지털 이득의 효율적인 계산을 위한 기술들이 본원에서 설명된다.
몇몇 양태들에서, AGC를 위한 디지털 이득의 계산은, 아날로그-디지털 변환기 (ADC) 및 디지털 가변 이득 증폭기 (DVGA) 를 갖는 장치로 달성된다. DVGA 는 ADC로부터 디지털 신호를 수신하도록 구성되고, DVGA는 ADC로부터 출력된 디지털 신호의 전력에 기초하고 밑이 n인 대수를 사용하여 이득을 계산하도록 구성된 프로세서를 가지며, 프로세서는 디지털 신호에 이득을 적용하도록 또한 구성된다. 밑이 n인 대수는 밑이 2인 대수일 수도 있다. 프로세서는 또한, 개별적인 연산으로 전력의 지표 및 전력의 가수를 계산함으로써 밑이 n인 대수를 사용하여 이득을 계산하도록 구성될 수도 있다. 프로세서는, 이득을 형성하기 위해, 계산된 전력의 지표와 계산된 전력의 가수를 가산적으로 결합하도록 구성될 수도 있다. 프로세서는, 디지털 신호의 지표와 기준 전력의 지표를 비교함으로써, 전력의 지표를 계산하도록 구성될 수도 있다. 프로세서는, 디지털 신호의 가수와 기준 전력의 가수를 비교함으로써, 전력의 가수를 계산하도록 구성될 수도 있다.
다른 양태들에서, AGC를 위한 디지털 이득의 계산은, 아날로그-디지털 변환기 (ADC) 에 커플링된 디지털 가변 이득 증폭기 (DVGA) 로 달성되고, DVGA는 ADC로부터 디지털 신호를 수신하고, ADC로부터 출력된 디지털 신호의 전력에 기초하고 밑이 n인 대수를 사용하여 이득을 계산하며, 디지털 신호에 이득을 적용하도록 구성된다. 밑이 n인 대수는 밑이 2인 대수일 수도 있다. DVGA는 또한, 개별적인 연산으로 전력의 지표 및 전력의 가수를 계산함으로써 밑이 n인 대수를 사용하여 이득을 계산하도록 구성될 수도 있다. DVGA는, 이득을 형성하기 위해, 계산된 전력의 지표와 계산된 전력의 가수를 가산적으로 결합하도록 구성될 수도 있다. DVGA는, 디지털 신호의 지표와 기준 전력의 지표를 비교함으로써, 전력의 지표를 계산하도록 구성될 수도 있다. DVGA는, 디지털 신호의 가수와 기준 전 력의 가수를 비교함으로써, 전력의 가수를 계산하도록 구성될 수도 있다.
또 다른 양태들에서, AGC를 위한 디지털 이득의 계산은, 아날로그-디지털 변환기 (ADC) 를 제공하는 단계, ADC로부터 디지털 신호를 수신하도록 구성된 디지털 가변 이득 증폭기 (DVGA) 를 제공하는 단계, ADC로부터 출력된 디지털 신호의 전력에 기초하고 밑이 n인 대수를 사용하여 이득을 계산하는 단계, 및 디지털 신호에 이득을 적용하는 단계를 포함하는 방법으로 달성된다. 밑이 n인 대수를 사용하여 이득을 계산하는 단계는, 개별적인 연산으로 전력의 지표 및 전력의 가수를 계산하는 것을 포함할 수도 있다. 계산된 전력의 지표와 계산된 전력의 가수는 이득을 형성하기 위해 가산적으로 결합될 수도 있다. 전력의 지표는, 디지털 신호의 지표와 기준 전력의 지표를 비교함으로써 계산될 수도 있다. 전력의 가수는, 디지털 신호의 가수와 기준 전력의 가수를 비교함으로써 계산될 수도 있다.
몇몇 양태들에서, AGC를 위한 디지털 이득의 계산은, 아날로그-디지털 변환기 (ADC) 를 제공하는 수단, ADC로부터 디지털 신호를 수신하도록 구성된 디지털 가변 이득 증폭기 (DVGA) 를 제공하는 수단, ADC로부터 출력된 디지털 신호의 전력에 기초하고 밑이 n인 대수를 사용하여 이득을 계산하는 수단, 및 디지털 신호에 이득을 적용하는 수단을 포함하는 프로세싱 시스템으로 달성된다. 밑이 n인 대수는 밑이 2인 대수일 수도 있다. 밑이 n인 대수를 사용하여 이득을 계산하는 수단은, 개별적인 연산으로 전력의 지표 및 전력의 가수를 계산하는 것을 포함한다. 프로세싱 시스템은, 이득을 형성하기 위해, 계산된 전력의 지표와 계산된 전력의 가수를 가산적으로 결합하는 수단을 포함할 수도 있다. 프로세싱 시스 템은, 디지털 신호의 지표와 기준 전력의 지표를 비교함으로써, 전력의 지표를 계산하는 수단을 포함할 수도 있다. 프로세싱 시스템은, 디지털 신호의 가수와 기준 전력의 가수를 비교함으로써, 전력의 가수를 계산하는 수단을 포함할 수도 있다.
다른 양태들에서, AGC를 위한 디지털 이득의 계산은, DVGA 프로세서가 디지털 이득을 계산하는 방법을 수행하도록 하는 명령들의 세트를 포함하는 컴퓨터 판독가능 매체로 달성되고, 명령들은, ADC로부터 디지털 신호를 수신하기 위한 루틴, ADC로부터 출력된 디지털 신호의 전력에 기초하고 밑이 n인 대수를 사용하여 이득을 계산하기 위한 루틴, 및 디지털 신호에 이득을 적용하기 위한 루틴을 포함한다. 밑이 n인 대수는 밑이 2인 대수일 수도 있다. DVGA 프로세서는, 개별적인 연산으로 전력의 지표 및 전력의 가수를 계산함으로써 밑이 n인 대수를 사용하여 이득을 계산하도록 구성될 수도 있다. DVGA 프로세서는, 이득을 형성하기 위해, 계산된 전력의 지표와 계산된 전력의 가수를 가산적으로 결합하도록 구성될 수도 있다. DVGA 프로세서는, 디지털 신호의 지표와 기준 전력의 지표를 비교함으로써, 전력의 지표를 계산하도록 구성될 수도 있다. DVGA 프로세서는, 디지털 신호의 가수와 기준 전력의 가수를 비교함으로써, 전력의 가수를 계산하도록 구성될 수도 있다.
본 발명의 다양한 양태들 및 실시형태들은 이하 더 상세히 설명된다.
도면의 간단한 설명
도 1은 송신기 및 수신기의 블록도이다.
도 2는 수신기 유닛 및 AGC 유닛의 블록도이다.
도 3은 AGC를 위한 DVGA의 블록도이다.
도 4는 에너지 추정 유닛의 블록도이다.
도 5는 로그 오차 신호 생성 유닛의 블록도이다.
도 6은 디지털 이득을 적용시키는 회로의 블록도이다.
도 7은 AGC를 위한 DVGA의 블록도이다.
상세한 설명
본원에서, 단어 "예시적인"은 "예, 사례, 또는 예시로서 역할함"을 의미하기 위해 사용된다. 본원에서 "예시적인"으로서 설명되는 임의의 실시형태 또는 설계는 다른 실시형태들 또는 설계들보다 바람직하거나 또는 유익한 것으로 해석될 필요는 없다.
본원에서 설명되는 AGC 기술들은, 셀룰러 시스템, 브로드캐스트 시스템, 무선 근거리 네트워크 (WLAN) 시스템 등과 같은 다양한 무선 통신 시스템을 위해 사용될 수도 있다. 셀룰러 시스템은, 코드 분할 다중 접속 (CDMA) 시스템, 시분할 다중 접속 (TDMA) 시스템, 주파수 분할 다중 접속 (FDMA) 시스템, 직교 주파수 분할 다중 접속 (OFDMA) 시스템, 단일-캐리어 FDMA (SC-FDMA) 시스템 등일 수도 있다. 브로드캐스트 시스템은, 미디어플로 (MediaFLO) 시스템, DVB-H (Digital Video Broadcasting for Handhelds) 시스템, ISDB-T (Integrated Services Digital Broadcasting for Terrestrial Television Broadcasting) 시스템 등일 수도 있다. WLAN 시스템은, IEEE 802.11 시스템, Wi-Fi 시스템 등일 수도 있다. 이들 다양한 시스템들은 당해 기술 분야에 알려져 있다.
본원에서 설명되는 AGC 기술들은, 단일 서브캐리어를 갖는 시스템들 뿐만 아니라 다중 서브캐리어들을 갖는 시스템들을 위해서도 사용될 수도 있다. 다중 서브캐리어들은 OFDM, SC-FDMA, 또는 몇몇 다른 변조 기술을 이용하여 획득될 수도 있다. OFDM 및 SC-FDMA는, 톤, 빈 등으로 또한 호칭되는 다중 직교 서브캐리어들로 주파수 대역 (예컨대, 시스템 대역폭) 을 분할한다. 각각의 서브캐리어는 데이터와 함께 변조될 수도 있다. 일반적으로, 변조 심볼들은 OFDM을 이용하여 주파수 도메인에서 그리고 SC-FDMA를 이용하여 시간 도메인에서 서브캐리어들을 통해 전송된다. OFDM은, 미디어플로, DVB-H 및 ISDB-T 브로드캐스트 시스템들, IEEE 802.11a/g WLAN 시스템들, 및 몇몇 셀룰러 시스템들과 같은 다양한 시스템들에서 사용된다. AGC 기술들의 특정 양태들 및 실시형태들이 예컨대 미디어플로 시스템과 같은 OFDM을 사용하는 브로드캐스트 시스템에 대하여 이하 설명된다.
본원에서 설명되는 블록도들은 계산 로직을 구현하는 임의의 알려진 방법들을 사용하여 구현될 수도 있다. 계산 로직을 구현하는 방법들의 예들은, 필드 프로그래머블 게이트 어레이 (FPGA), 주문형 집적 회로 (ASIC), 콤플렉스 프로그래머블 로직 디바이스 (CPLD), 집적 광학 회로 (IOC), 마이크로프로세서 등을 포함한다.
도 1은, 무선 통신 시스템 (100) 내의 송신기 (110) 및 수신기 (150) 의 블록도를 도시한다. 송신기 (110) 는 기지국의 일부일 수도 있고, 수신기 (150) 는 단말기의 일부일 수도 있다. 반대로, 송신기 (110) 가 단말기의 일부일 수 도 있고, 수신기 (150) 가 기지국의 일부일 수도 있다. 통상적으로, 기지국은 고정국이고, 베이스 송수신기 시스템 (BTS), 액세스 포인트, 노드 B 등으로 또한 호칭될 수도 있다. 단말기는, 고정되거나 또는 이동성을 가질 수도 있고, 이동국, 사용자 장비, 이동 장비 등으로 또한 호칭될 수도 있다. 단말기는, 셀룰러 전화기, PDA (personal digital assistant), 무선 모뎀, 무선 통신 디바이스, 휴대용 디바이스 (handheld device), 가입자 유닛 등일 수도 있다.
송신기 (110) 에서, 송신 (TX) 데이터 및 파일럿 프로세서 (120) 는 트래픽 데이터를 프로세싱하고 (예컨대, 인코딩, 인터리빙, 및 심볼 매핑), 데이터 심볼들을 생성한다. 또한, 프로세서 (120) 는 파일럿 심볼들을 생성한다. 본원에서 사용되는 바와 같이, 데이터 심볼은 데이터에 대한 변조 심볼이고, 파일럿 심볼은 파일럿에 대한 변조 심볼이며, 변조 심볼은 예컨대 PSK 또는 QAM과 같은 신호 성상도 (constellation) 내의 포인트에 대한 합성값이다. 변조기 (130) 는, 데이터 심볼들 및 파일럿 심볼들을 다중화하고, 다중화된 데이터 및 파일럿 심볼들에 대해 OFDM 변조를 수행하며, OFDM 심볼들을 생성한다. 송신기 유닛 (TMTR) (132) 은 OFDM 심볼들을 프로세싱하고 (예컨대, 아날로그로의 변환, 증폭, 필터링, 및 주파수 상향 변환), 안테나 (134) 를 통해 송신될 변조된 신호를 생성한다.
수신기 (150) 에서, 안테나 (152) 는 송신기 (110) 로부터 변조된 신호를 수신하고, 수신된 신호를 수신기 유닛 (RCVR) (160) 에 제공한다. 수신기 유닛 (160) 은 수신된 신호를 컨디셔닝하여 (예컨대, 필터링, 증폭, 및 주파수 하향 변환), 기저대역 신호를 획득하고, 또한 그 기저대역 신호를 디지털화하여, 입력 샘 플들을 획득한다. AGC 유닛 (170) 은, 자동 이득 제어를 수행하고, 수신기 유닛 (160) 의 이득을 적절하게 조정하고, 입력 샘플들을 가변 디지털 이득과 곱하며, 소망하는 평균 전력을 갖는 출력 샘플들을 제공한다. 복조기 (172) 는, 출력 샘플들에 대해 OFDM 복조를 수행하고, 송신기 (110) 에 의해 전송된 데이터 심볼들의 추정들인 데이터 심볼 추정들을 제공한다. 수신 (RX) 데이터 프로세서 (174) 는 데이터 심볼 추정들을 프로세싱하고 (예컨대, 심볼 디매핑, 디인터리빙, 및 디코딩), 디코딩된 데이터를 제공한다. 일반적으로, 수신기 (150) 에서의 프로세싱은 송신기 (110) 에서의 프로세싱과 상보적이다.
제어기/프로세서 (140 및 180) 는, 송신기 (110) 및 수신기 (150) 의 다양한 프로세싱 유닛들의 동작을 각각 지시한다. 메모리 (142 및 182) 는 송신기 (110) 및 수신기 (150) 를 위한 프로그램 코드들 및 데이터를 각각 저장한다.
도 2는 수신기 유닛 (160) 의 일 실시형태의 블록도를 도시한다. 수신기 유닛 (160) 내에서, 저잡음 증폭기 (LNA) (210) 는 안테나 (152) 로부터 수신된 신호를 고정 또는 가변 이득을 이용하여 증폭하고, 증폭된 신호를 제공한다. 믹서 (212) 는, 증폭된 신호를 국부 발진기 (LO) 신호를 이용하여 주파수 하향 변환하고, 기저대역 신호를 제공한다. 또한, 믹서 (212) 는 그 입력 신호 및/또는 출력 신호를 고정 또는 가변 이득을 이용하여 증폭할 수도 있다. 믹서 (212) 는, 수신된 신호를 예컨대 RF로부터 중간 주파수 (IF) 로 하향 변환한 후 IF로부터 기저대역으로 하향 변환하는 다중 단계들로 하향 변환하는 수퍼-헤테로다인 (super-heterodyne) 아키텍쳐를 구현할 수도 있다. 또한, 믹서 (212) 는, 수신 된 신호를 RF로부터 기저대역으로 하나의 단계로 직접 하향 변환하는, 제로 IF (ZIF) 아키텍쳐라 또한 지칭되는 직접-기저대역 (direct-to-baseband) 아키텍쳐를 구현할 수도 있다. ADC (220) 는 기저대역 신호를 디지털화하고, 입력 샘플들 r(k)를 AGC 유닛 (170) 에 제공하고, 여기서 k는 샘플 주기에 대한 인덱스이다. ADC (220) 는 시그마-델타 ADC (ΣΔ ADC), 연속 근사 ADC, 또는 몇몇 다른 타입의 ADC일 수도 있다. 통상적으로, 입력 샘플들은, 동일 위상 (I) 및 직교 위상 (Q) 성분들을 갖는 합성값 샘플들이다.
간소화를 위해, 도 2는 수신기 유닛에서 사용될 수도 있는 몇몇의 회로 블록들만을 도시한다. 일반적으로, 수신기 유닛은 증폭기, 필터, 믹서 등의 하나 이상의 단계들을 포함할 수도 있다. 예컨대, 믹서 (212) 이전에 대역통과 필터가 제공될 수도 있고, 믹서 (212) 이후에 저역통과 필터가 제공될 수도 있다. 또한, 수신기 유닛은 가변 이득을 갖는 임의의 수의 회로 블록들을 포함할 수도 있고, 이들 회로 블록들은 수신 경로 내 임의의 위치에 위치될 수도 있다. 예컨대, LNA (210) 및/또는 믹서 (212) 는 가변 이득을 가질 수도 있다.
수신된 신호 레벨은, 예컨대 -98 dBm 내지 -20 dBm과 같은 매우 넓은 범위에 걸쳐서 변할 수도 있다. 이러한 넓은 수신 동적 범위는, 페이딩 및 셰도윙과 같은 다양한 채널 전파 현상으로부터 초래할 수도 있다. 또한, 수신된 신호는 진폭이 소망하는 신호보다 훨씬 더 클 수도 있는 간섭 신호들 (또는 "방해전파") 을 포함할 수도 있다. 다음 설명에서, 용어 "전력", "에너지", "신호 레벨", 및 "신호 강도"는 상호 교환 가능하게 사용되며 신호의 진폭을 지칭한다.
기저대역 신호 레벨을 ADC를 위한 적합한 범위 내에 유지시키고, 대략 일정한 평균 전력을 갖는 출력 샘플들을 제공하기 위해, 수신된 신호의 넓은 동적 범위를 고려하도록 AGC가 사용될 수도 있다. AGC 설계는, 수신된 신호의 동적 범위 (또는 수신 동적 범위), ADC의 입력 동적 범위 (또는 ADC 입력 동적 범위), 수신기 유닛에서 아날로그 이득이 변화되는 방식 등과 같은 다양한 요인들에 의존할 수도 있다. 예컨대, 수신 동적 범위 및 ADC 입력 동적 범위는, 수신기 유닛에 필요한 아날로그 이득들의 범위, 및 상이한 수신된 신호 레벨들을 위해 사용하기 위한 구체적인 아날로그 이득들을 결정할 수도 있다.
일 양태에서, AGC는, 코오스 (coarse) 이산 스텝들로 변화될 수도 있는 아날로그 이득, 및 연속적으로 또는 파인 (fine) 스텝들로 변화될 수도 있는 디지털 이득을 사용하여 달성된다. 아날로그 도메인에서의 이산 이득 스텝들은 수신기 유닛의 설계를 간소화하고 비용을 감소시킬 수도 있다. 연속하는 디지털 이득은 디지털 회로를 이용하여 비용 효율이 높은 방식으로 구현될 수도 있다.
명료히하기 위해, 수신기 유닛 (160) 및 AGC 유닛 (170) 의 구체적인 실시형태가 이하 설명된다. 이 실시형태에서, AGC는 4개의 상태들을 갖는다. 또한, AGC 상태들은, 이득 상태들, AGC 이득 상태들, 수신기 상태들, 이득 모드들 등이라 지칭될 수도 있다. 각각의 AGC 상태는 구체적인 아날로그 이득과 연관된다. AGC는 임의의 소정의 순간에서 4개의 AGC 상태들 중 하나로 동작한다. 이 AGC 상태는 수신된 신호 레벨에 기초하여 선택된다. 수신기 유닛 (160) 은 선택된 AGC 상태와 연관된 아날로그 이득을 이용하여 동작한다.
도 3은 AGC 유닛 (170) 의 AGC/DVGA 피드백 루프 (300) 의 블록도를 더 상세히 도시한다. 몇몇 실시형태들에서, 그 구현은, 수신된 신호 전력 측정으로부터 대수 오차 신호, 및 적용될 이득의 대수 추정으로부터 디지털 이득을 계산하기 위해, 하나 이상의 효율적인 로직 엘리먼트들을 사용한다.
아날로그 신호 (302) 는 아날로그-디지털 변환기 (304) (A/D 또는 ADC) 에 의해 먼저 수신되고, 아날로그 신호 (302) 로부터 대응하는 이산 디지털 표현 (306) (디지털 신호) 으로 변환된다. 통상적으로, ADC는 입력 아날로그 전압을 디지털 수로 변환하는 전자 디바이스이다. 디지털 출력은 원하는 대로 더 프로세싱될 수도 있다. 이러한 현재 구현에서, 디지털 신호는 연관된 복조기 체인 (예컨대, FFT) 및 수신기에 의해 다운스트림으로 사용될 수도 있다.
디지털 표현 (306) 은 아날로그 신호를 I/Q 샘플로서 나타내고, 디지털 이득을 위해 더 프로세싱된다. 통상적으로, 아날로그 신호 (302) 는 아날로그 이득을 위해 보정되지만, 다른 실시형태들에서, 아날로그 이득 보정이 필요하지 않을 수도 있다. 2개의 채널 디지털 출력 (306) 을 산출하는 (예컨대, 좌측 및 우측의) 2개의 채널 아날로그 입력 (302a 및 302b) 이 설명된다. 임의의 수의 채널들에 대해 동일한 원리가 적용된다.
다음으로, 디지털 이득 보정 유닛 (308) 은, 디지털 신호 (306) 를 수신하고, 기준 전력에 기초하여 신호 (306) 에 적용하기 위한 보정 디지털 이득 (326) 을 결정하며, 적절한 디지털 전력 보정을 적용한다. 디지털적으로 보정된 신호 (310) 는 연관된 복조기 체인 및 수신기 (350) 에 송신된다.
신호들이 일정한 전력을 갖는 경우에, 복조기 체인 및 수신기 (350) 는 더 효율적으로 신호들을 프로세싱한다. 전력에서의 큰 변동들은 실질적인 프로세싱 비효율을 낳기 때문에, 정확한 이득 제어에 의하여 상당한 비효율이 크게 극복될 수 있다. 더 정확하게 이득을 교정하기 위해, 사용된 디지털 이득 보정 (326) 을 조정하는 피드백 루프 (340) 에 디지털적으로 보정된 신호 (310) 가 송신된다. 몇몇 실시형태들에서, 피드-포워드 루프가 대신 채용될 수도 있다.
피드백 루프에서, 먼저, 복조기 체인 및 수신기 (350) 외에 또, 에너지 추정 블록 (312) 에 보정된 신호 (310) 가 송신된다. 에너지 추정 블록 (312) 은, 로그 오차 신호 생성 유닛 (316) 에 입력되는 측정된 전력 (314) (수신된 신호 전력) 을 생성한다. 로그 오차 신호 생성 유닛 (316) 은 측정된 전력 (314) 및 기준 전력을 사용하여 오차 신호 (318) 를 결정한다. 오차 신호 (318) 는 측정된 전력 (314) 과 기준 전력 (ref.) 간의 차를 나타낸다.
다음으로, DVGA 루프 업데이트 유닛 (320) 은 오차 신호 (318) 및 AGC 루프 이득을 사용하여 누산기 값 (322) 을 결정한다. 누산기 값 (322) 은, 이득 결정 로직 (324) 을 간소화하고, 고정된 동적 범위에 걸친 DVGA 이득 (326) 의 분배를 결정하는데 유연성을 제공한다. 누산기 값 (322) 을 사용하여, 디지털 이득 및 시프트 생성 유닛 (DGSG) (324) 은, 디지털 이득 보정 유닛 (308) 을 위한 적절한 디지털 이득 (326) 및 디지털 시프트 (shift) (328) 를 결정함으로써, 피드백 루프 (340) 를 완료한다.
디지털 이득 보정 인자의 계산은 계산 집약적이고 비효율적일 수 있다. DVGA들이 실시간 스트리밍 정보를 자주 프로세싱하기 때문에, 디지털 이득 보정은 상당한 정보 지연을 내포하지 않을 수 있다. 지연을 극복하기 위한 접근법들은, 각각의 유닛을 프로세싱하기 위한 더 강력한 프로세서들을 통합하거나, 또는 더 효율적으로 각각의 유닛을 구현하는 방법을 포함한다.
계산 부하의 하나의 주요 원인은 로그 오차 신호 생성 유닛 (316) 이다. 로그 오차 신호는 이미 DVGA에 대한 비-로그 접근법에 대한 개선이지만, 로그 계산들은 예컨대 가산보다 상당히 더 많은 프로세서 클럭 싸이클들을 요구한다. 또한, 신호 비트 사이즈가 증가함에 따라, 로그 계산 자원 요구도 또한 증가한다. 로그 계산이 룩업 테이블 (LUT) 을 사용하는 경우에, LUT 사이즈는 비트 사이즈가 증가됨에 따라 증가할 것이다. 로그가 직접 계산되는 경우에, 프로세서 클럭 싸이클들의 수는 비트 사이즈가 증가됨에 따라 증가할 필요가 있을 것이다.
도 4는 에너지 추정 블록 (312) 의 예시적인 고정된 포인트 구현을 도시한다. 로그 오차 신호 유닛 (316) 은, 에너지 추정 블록 (312) 에 의해 산출되는 측정된 전력 (314) 에 대한 오차 신호를 계산한다.
이 예시적인 예에서, 에너지 추정 블록 (312) 은 다음 식 (식 1) 을 사용하여, 길이 L의 윈도우에 걸쳐, 수신된 샘플들 (310) 의 에너지를 계산한다. EnergyEstScale은 고정된 포인트 구현에 의해 결정된 스케일 인자를 지칭한다.
Figure 112008076450497-PCT00001
(1)
블록 (312) 은 모든 Ndump 샘플들을 덤핑 (dump) 한다. 잔여의 샘플들에서, 채널들에 대한 전력이 결합된다. 모든 L 샘플에 대하여, 처음에 I 및 Q 부분들은 제곱 및 합산되어 (회로 (402)),
Figure 112008076450497-PCT00002
을 산출한다. 그 합산은 윈도우 길이 L에 걸쳐 조정 (Rnd(라운딩) 및 Sat(포화)) 및 합산되어 (회로 (404)), 에너지 추정치 (EnergyEst) 를 산출한다. 이는, 로그 오차 신호 생성 유닛 (316) 에 의한 사용을 위한 에너지 추정치를 산출한다. 예시적인 접근법들은, 각각의 샘플의 전력의 러닝 평균 (running average) 을 사용하거나, 또는 샘플들의 절대값의 평균을 계산한 후 절대값의 평균을 샘플들의 제곱의 평균과 관련시키는 방법을 포함한다. 다른 에너지 계산 방법이 본원의 범위 내에 존재한다.
도 4는 어떻게 에너지 누산 블록이 구현될 수도 있는지의 예시적인 예이다. 에너지 추정 블록의 다른 구현이 본원의 범위 내에 존재한다. 예컨대, 다른 구현들은 연산 증폭기, 집적 회로, ASIC, 또는 FPGA의 사용을 포함할 수도 있다.
도 5는 오차 신호 및 구현의 효율적인 계산 (및 계산을 위한 로직) 을 도시한다. 로그 오차 신호는 측정된 전력 및 기준 전력으로부터 생성된다. 로그 오차 신호는, 기준 전력의 log10과 측정된 전력의 log10 간의 차로서 직접 계산될 수 있다. 그러나, 그 차는 다음과 같이 log2로 훨씬 더 효율적으로 결정될 수 있다.
e(n)이 생성될 오차 신호를 표시하도록 하고, 여기서 e(n)은 수신된 신호 전력과 기준 전력 간의 차이다. 이들 실시형태들에서, 효율적인 구현을 위해, 다 음 식 (식 세트 2) 에 의해 나타내어 지는 log2 계산을 사용하여 오차가 계산된다.
Figure 112008076450497-PCT00003
(2)
오차 신호의 계산은 2개의 단계들, 즉 지표 (characteristic) 의 차 e1(n), 및 가수 (mantissa) 의 차 e2(n)의 계산으로 수행된다. 수의 로그는 2개의 부분들: 소수점의 좌측에 있는 부분 (정수부) 으로 구성된 지수 또는 지표, 및 소수점의 우측에 있는 부분 (소수부), 가수로 분리시킬 수 있다. 예컨대, 2.6742의 지표는 2이고, 가수는 .6742이다.
밑이 2인 대수가 사용되므로, 대수 (밑 2) 의 지표는 식 3에 보이는 바와 같이 Emeasured의 0인 최상위 비트들 (MSB) 의 수를 카운팅함으로써 직접 획득될 수 있다. 식 3에서, K는 Emeasured의 비트폭이다.
characteristic(Emeasured) = (K - Emeasured의 0인 MSB의 # - 1) (3)
가수는 룩업 테이블 (LUT) 을 사용하여 획득된다. 가수가 0 및 1에 한정되므로, 대수는 비교적 작은 룩업 테이블을 통해 신속하게 획득될 수 있다. 대수의 밑의 변경은 상수와의 곱셈과 동일하므로 대수는 임의의 밑을 가질 수 있음을 주의한다.
예시하기 위해, log2 110.1110을 결정하기 위해서, 이 수는 소수점의 좌측에 3개의 수, 그리고 우측에 4개의 수를 가지고 있음을 주의한다. 좌측의 3개의 수는 로그의 정수 (지표) 가 2와 3 중 하나임을 표시한다. 로그의 소수부 (가수) 를 발견하기 위해, 룩업 테이블 (가수 LUT) 이 채용된다.
몇몇 실시형태들에서, 가수 LUT는 다음 (식 세트 4) 과 같이 유도되고 구현될 수 있다.
Figure 112008076450497-PCT00004
(4)
"log LUTaddr" 은 로그 룩업 테이블 내의 LUT 어드레스 (인덱스) 이다. "logLUTAddrprec" 는 어드레스의 정밀도 (precision) 이다. "logLUTDataprec" 는 데이터 정밀도이다.
이 접근법을 사용하여, 식 세트 2의 오차 신호는 다음 (식 세트 5) 과 같이 구현되고 획득될 수 있다.
e(n) = e1(n) + e2(n)
여기서,
e1(n)=(K - 0인 MSBsref의 # - 1) - (K - 0인 MSBsMeasured의 # - 1).2log LUTDataprec
= (0인 MSBsMeasured의 # - 0인 MSBsref의 #).2log LUTDataprec
e2(n) = mantissa(Eref).2log LUTDataprec - mantissa(Emeasured).2log LUTDataprec
logrefMantissa = mantissa(Eref).2log LUTDataprec (5)
회로의 로직의 일 실시형태 (500) 는 도 5에 도시된 바와 같이 구현될 수 있다. 로그 오차 신호 생성 회로 (500) 는 e1(n) 경로 (502) 를 통해 지표를 계산하고, e2(n) 경로 (504) 를 통해 가수를 계산한다. e1(n)과 e2(n)은 결합되고, 그 합은 DVGA 루프 업데이트 유닛 (320) 에 의해 요구되는 특정 파라미터들에 합치시키기 위해 조정된다.
도 5는 어떻게 로그 오차 신호 생성 블록 (316) 이 구현될 수도 있는지의 예시적인 예 (500) 이다. 블록의 다른 구현이 본원의 범위 내에 존재한다. 예컨대, 다른 구현들은 연산 증폭기, 집적 회로, ASIC, 또는 FPGA의 사용을 포함할 수도 있다.
다시 도 3을 참조하면, 로그 오차 신호 생성 유닛 (316) 이 적절한 오차 신호를 결정한 후에, 루프 업데이트 유닛 (320) 은 오차 신호 (318) 및 AGC 루프 이득을 수신하고, DVGA 루프를 업데이트한다. 루프 업데이트 유닛 (320) 내부에서, 오차 신호와 AGC 루프 이득이 곱해진다. 오차 신호는 루프 이득으로 곱해지고, 그 결과는 업데이트를 수행함으로써 누산된다. AGC 루프 누산기 값은, 이득 결정 로직을 간소화하고, 고정된 동적 범위들에 걸친 DVGA 이득의 분배를 결정하는데 유연성을 제공하기 위해 초기화된다.
루프 업데이트 (320) 후에, 출력은 누산기들에 저장되며 지표 및 가수를 개별적으로 저장한다. DVGA 이득은 다음 (식 세트 6) 과 같이 누산기 값으로부터 효율적으로 계산될 수 있다. 누산기 값이 대수 도메인에서 저장되므로, 제곱근을 계산하는 것은 2에 의한 나눗셈에 이은 테이블 룩업으로 감소된다.
Figure 112008076450497-PCT00005
여기서, frac(x) = x - floor(x), 소수부
정의,
Figure 112008076450497-PCT00006
(6)
루프 누산기 내의 지표에 대한 비트들의 수 x는 DVGA의 총 동적 범위를 (2x-1)(20log10(2)) 로서 결정한다. AccOffset는 증폭과 감쇠 간의 동적 범위의 분할을 제어한다. AccOffset의 소정의 값에 대해, 최대 및 최소 가능한 이득들은 (2-AccOffset, 2c-AccOffset)이고, 여기서 c = 2x-1이다.
인입 샘플들에 대해 시프트가 적용되고, 시프트된 출력은 디지털 이득 보정 유닛 (308) 에 되돌려 송신된다.
LUT를 사용하여 이득이 획득된다. 누산기의 최하위 비트 (LSB) 는 라운딩되고, 이득 룩업 테이블의 값들을 저장하는 룩업 테이블에 대한 어드레스로서 사용된다. log2 계산이 사용되었기 때문에, 디지털 이득은 시프트에 이은 곱셈기를 사용하여 적용될 수도 있다.
도 6은 디지털 이득을 적용하기 위한 로직의 일 구현 (550) 을 도시한다. Rshift 및 Lshift는 각각 우측 시프트 및 좌측 시프트이다. 수학적으로, 블록에 의해 적용된 전체 이득은 다음과 같다.
Figure 112008076450497-PCT00007
도 7은 AGC 유닛 (170) 의 AGC/DVGA 피드백 루프의 다른 예시적인 구현의 블록도 설계 (600) 를 더 상세히 도시한다. 도 3에 예시된 컴포넌트들은 도 7에 도시된 모듈들에 의해 구현될 수 있다. 이들 모듈들 사이의 정보 흐름은 도 3의 정보 흐름과 유사하고, 도 4, 도 5, 및 도 6에서 설명된다. 모듈 구현 (600) 으로서, 프로세싱 시스템은, 아날로그 신호를 디지털 신호로 변환하는 모듈 (ADCM) (602), ADCM으로부터 디지털 신호를 수신하도록 구성된, 디지털 가변 이득 신호를 증폭하는 모듈 (604), ADCM으로부터 출력된 디지털 신호의 전력에 기초하고 밑이 2인 로그를 사용하여 이득을 계산하는 모듈 (606), 및 디지털 신호에 이득을 적용하는 모듈 (608) 을 포함한다. 이들 모듈들 (602, 604, 606, 및 608) 의 각각은 단일 모듈 내에서 구현될 수도 있거나, 또는 다중 서브-모듈들을 사용하여 구현될 수도 있다.
몇몇 실시형태들에서, 밑이 2인 대수를 사용하여 이득을 계산하는 계산 모듈은, 개별적인 연산으로 전력의 지표 및 전력의 가수를 계산할 수도 있다. 계산 모듈은, 이득을 형성하기 위해, 전력의 계산된 지표와 전력의 계산된 가수를 가산적으로 결합할 수도 있다. 또한, 전력의 지표를 계산하는 것은, 디지털 신호의 지표와 기준 전력의 지표를 비교함으로써 달성될 수도 있다. 또한, 전력의 가수를 계산하는 것은, 디지털 신호의 가수와 기준 전력의 가수를 비교함으로써 달성될 수도 있다.
본원에 설명된 DVGA 프로세싱 기술들은 다양한 수단에 의해 구현될 수도 있다. 예컨대, 이들 기술들은 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합으로 구현될 수도 있다. 하드웨어 구현에 대해, DVGA를 수행하기 위해 사용되는 프로세싱 유닛들은, 하나 이상의 주문형 집적 회로 (ASIC), 디지털 신호 프로세서 (DSP), 디지털 신호 프로세싱 디바이스 (DSPD), 프로그래머블 로직 디바이스 (PLD), 필드 프로그래머블 게이트 어레이 (FPGA), 프로세서, 제어기, 마이크로-제어기, 마이크로프로세서, 전자 디바이스, 본원에 설명된 기능들을 수행하도록 설계된 다른 전자 유닛들, 또는 이들의 조합 내에서 구현될 수도 있다.
펌웨어 및/또는 소프트웨어 구현에 대해, 기술들은 본원에 설명된 기능들을 수행하는 모듈들 (예컨대, 절차, 함수 등) 로 구현될 수도 있다. 펌웨어 및/또는 소프트웨어 코드들은 메모리에 저장되고 프로세서에 의해 실행될 수도 있다. 메모리는 프로세서 내부 또는 프로세서 외부에 구현될 수도 있다.
개시된 실시형태들의 상술된 설명은 당업자가 본 발명을 이루어 내거나 또는 사용할 수 있게 하기 위해 제공된다. 이들 실시형태들에 대한 다양한 변경은 당업자에게 용이하게 명백하게 될 것이고, 본원에 정의된 일반 원리는 본 발명의 사상 또는 범위로부터 벗어나지 않고 다른 실시형태들에 적용될 수도 있다. 따라서, 본 발명은 본원에서 보여진 실시형태들에 한정되도록 의도된 것이 아니라 본원에 개시된 원리 및 신규한 특징에 부합하는 최광의 범위를 용인하도록 의도된다.

Claims (30)

  1. 아날로그-디지털 변환기 (ADC); 및
    상기 ADC로부터 디지털 신호를 수신하도록 구성된 디지털 가변 이득 증폭기 (DVGA) 로서, 상기 ADC로부터 출력된 디지털 신호의 전력에 기초하고 밑이 n인 대수를 사용하여 이득을 계산하도록 구성된 프로세서를 가지고, 상기 프로세서는 또한 상기 디지털 신호에 상기 이득을 적용하도록 구성된, 상기 디지털 가변 이득 증폭기를 포함하는, 장치.
  2. 제 1 항에 있어서,
    상기 밑이 n인 대수는 밑이 2인 대수인, 장치.
  3. 제 1 항에 있어서,
    상기 프로세서는 또한, 개별적인 연산으로 상기 전력의 지표 및 상기 전력의 가수를 계산함으로써 밑이 n인 대수를 사용하여 상기 이득을 계산하도록 구성된, 장치.
  4. 제 3 항에 있어서,
    상기 프로세서는 또한, 상기 이득을 형성하기 위해, 상기 계산된 전력의 지표와 상기 계산된 전력의 가수를 가산적으로 결합하도록 구성된, 장치.
  5. 제 3 항에 있어서,
    상기 프로세서는 또한, 상기 디지털 신호의 지표와 기준 전력의 지표를 비교함으로써, 상기 전력의 지표를 계산하도록 구성된, 장치.
  6. 제 3 항에 있어서,
    상기 프로세서는 또한, 상기 디지털 신호의 가수와 기준 전력의 가수를 비교함으로써, 상기 전력의 가수를 계산하도록 구성된, 장치.
  7. 아날로그-디지털 변환기 (ADC) 에 커플링된 디지털 가변 이득 증폭기 (DVGA) 로서,
    상기 ADC로부터 디지털 신호를 수신하고;
    상기 ADC로부터 출력된 디지털 신호의 전력에 기초하고 밑이 n인 대수를 사용하여 이득을 계산하며;
    상기 디지털 신호에 상기 이득을 적용하도록 구성된, 디지털 가변 이득 증폭기.
  8. 제 7 항에 있어서,
    상기 밑이 n인 대수는 밑이 2인 대수인, 디지털 가변 이득 증폭기.
  9. 제 7 항에 있어서,
    상기 DVGA는 또한, 개별적인 연산으로 상기 전력의 지표 및 상기 전력의 가수를 계산함으로써 밑이 n인 대수를 사용하여 상기 이득을 계산하도록 구성된, 디지털 가변 이득 증폭기.
  10. 제 9 항에 있어서,
    상기 DVGA는 또한, 상기 이득을 형성하기 위해, 상기 계산된 전력의 지표와 상기 계산된 전력의 가수를 가산적으로 결합하도록 구성된, 디지털 가변 이득 증폭기.
  11. 제 9 항에 있어서,
    상기 DVGA는 또한, 상기 디지털 신호의 지표와 기준 전력의 지표를 비교함으로써, 상기 전력의 지표를 계산하도록 구성된, 디지털 가변 이득 증폭기.
  12. 제 9 항에 있어서,
    상기 DVGA는 또한, 상기 디지털 신호의 가수와 기준 전력의 가수를 비교함으로써, 상기 전력의 가수를 계산하도록 구성된, 디지털 가변 이득 증폭기.
  13. 아날로그-디지털 변환기 (ADC) 를 제공하는 단계;
    상기 ADC로부터 디지털 신호를 수신하도록 구성된 디지털 가변 이득 증폭기 (DVGA) 를 제공하는 단계;
    상기 ADC로부터 출력된 디지털 신호의 전력에 기초하고 밑이 n인 대수를 사용하여 이득을 계산하는 단계; 및
    상기 디지털 신호에 상기 이득을 적용하는 단계를 포함하는, 방법.
  14. 제 13 항에 있어서,
    상기 밑이 n인 대수는 밑이 2인 대수인, 방법.
  15. 제 13 항에 있어서,
    상기 밑이 n인 대수를 사용하여 이득을 계산하는 단계는, 개별적인 연산으로 상기 전력의 지표 및 상기 전력의 가수를 계산하는 단계를 포함하는, 방법.
  16. 제 15 항에 있어서,
    상기 이득을 형성하기 위해, 상기 계산된 전력의 지표와 상기 계산된 전력의 가수를 가산적으로 결합하는 단계를 더 포함하는, 방법.
  17. 제 15 항에 있어서,
    상기 디지털 신호의 지표와 기준 전력의 지표를 비교함으로써, 상기 전력의 지표를 계산하는 단계를 더 포함하는, 방법.
  18. 제 15 항에 있어서,
    상기 디지털 신호의 가수와 기준 전력의 가수를 비교함으로써, 상기 전력의 가수를 계산하는 단계를 더 포함하는, 방법.
  19. 아날로그 신호를 디지털 신호로 변환하는 수단 (ADCM);
    상기 ADCM으로부터 디지털 신호를 수신하도록 구성된 디지털 가변 이득 신호 증폭 수단;
    상기 ADCM으로부터 출력된 디지털 신호의 전력에 기초하고 밑이 n인 대수를 사용하여 이득을 계산하는 수단; 및
    상기 디지털 신호에 상기 이득을 적용하는 수단을 포함하는, 프로세싱 시스템.
  20. 제 19 항에 있어서,
    상기 밑이 n인 대수는 밑이 2인 대수인, 프로세싱 시스템.
  21. 제 19 항에 있어서,
    상기 밑이 n인 대수를 사용하여 이득을 계산하는 수단은, 개별적인 연산으로 상기 전력의 지표 및 상기 전력의 가수를 계산하는 것을 포함하는, 프로세싱 시스템.
  22. 제 21 항에 있어서,
    상기 이득을 형성하기 위해, 상기 계산된 전력의 지표와 상기 계산된 전력의 가수를 가산적으로 결합하는 수단을 더 포함하는, 프로세싱 시스템.
  23. 제 21 항에 있어서,
    상기 디지털 신호의 지표와 기준 전력의 지표를 비교함으로써, 상기 전력의 지표를 계산하는 수단을 더 포함하는, 프로세싱 시스템.
  24. 제 21 항에 있어서,
    상기 디지털 신호의 가수와 기준 전력의 가수를 비교함으로써, 상기 전력의 가수를 계산하는 수단을 더 포함하는, 프로세싱 시스템.
  25. DVGA 프로세서가 디지털 이득을 계산하는 방법을 수행하도록 하는 명령들의 세트를 포함하는 컴퓨터 판독가능 매체로서, 상기 명령들은,
    ADC로부터 디지털 신호를 수신하기 위한 루틴;
    상기 ADC로부터 출력된 디지털 신호의 전력에 기초하고 밑이 n인 대수를 사용하여 이득을 계산하기 위한 루틴; 및
    상기 디지털 신호에 상기 이득을 적용하기 위한 루틴을 포함하는, 컴퓨터 판독가능 매체.
  26. 제 25 항에 있어서,
    상기 밑이 n인 대수는 밑이 2인 대수인, 컴퓨터 판독가능 매체.
  27. 제 25 항에 있어서,
    상기 DVGA 프로세서는, 개별적인 연산으로 상기 전력의 지표 및 상기 전력의 가수를 계산함으로써 밑이 n인 대수를 사용하여 상기 이득을 계산하도록 구성된, 컴퓨터 판독가능 매체.
  28. 제 27 항에 있어서,
    상기 DVGA 프로세서는 또한, 상기 이득을 형성하기 위해, 상기 계산된 전력의 지표와 상기 계산된 전력의 가수를 가산적으로 결합하도록 구성된, 컴퓨터 판독가능 매체.
  29. 제 27 항에 있어서,
    상기 DVGA 프로세서는 또한, 상기 디지털 신호의 지표와 기준 전력의 지표를 비교함으로써, 상기 전력의 지표를 계산하도록 구성된, 컴퓨터 판독가능 매체.
  30. 제 27 항에 있어서,
    상기 DVGA 프로세서는 또한, 상기 디지털 신호의 가수와 기준 전력의 가수를 비교함으로써, 상기 전력의 가수를 계산하도록 구성된, 컴퓨터 판독가능 매체.
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