KR20080110089A

KR20080110089A - 반도체 집적 회로의 해킹 검출기 및 그것의 검출 방법

Info

Publication number: KR20080110089A
Application number: KR1020070058412A
Authority: KR
Inventors: 이승원
Original assignee: 삼성전자주식회사
Priority date: 2007-06-14
Filing date: 2007-06-14
Publication date: 2008-12-18
Also published as: DE102008030032B4; KR100911379B1; US20080309396A1; US7932725B2; DE102008030032A1

Abstract

여기에 개시된 반도체 집적 회로는, 프리챠지된 검사 노드와 연결되는 프리챠지 커패시터와, 상기 검사 노드를 디스챠지하기 위한 감지 커패시터, 그리고 소정 시간이 경과했을 때 상기 검사 노드의 전압 레벨에 따라서 상기 감지 커패시터가 외부로 노출되었는 지를 검출하는 검출기를 포함한다.

Description

반도체 집적 회로의 해킹 검출기 및 그것의 검출 방법{HACKING DETECTOR OF SEMICONDUCTOR INTEGRATED CIRCUIT AND DETECTING METHOD THEREOF}

도 1은 본 발명의 바람직한 실시예에 따른 반도체 집적 회로의 해킹 검출기를 보여주는 도면;

도 2a는 반도체 집적 회로에 해킹 검출기가 배치된 예를 보여주는 도면;

도 2b는 해킹 검출기의 감지 커패시터 및 기준 커패시터가 반도체 집적 회로 상에 집적된 구조를 개념적으로 보여주는 도면;

도 3은 도 1에 도시된 해킹 검출기의 동작을 설명하기 위한 타이밍도;

도 4는 도 1에 도시된 해킹 검출기의 동작 순서를 보여주는 플로우차트;

도 5는 본 발명의 다른 실시예에 따른 해킹 검출기를 보여주는 도면; 그리고

도 6은 본 발명의 바람직한 실시예에 따른 해킹 검출기를 포함하는 스마트 카드 칩의 회로 구성을 보여주고 있다.

*도면의 주요 부분에 대한 설명

100, 500: 해킹 검출기 110, 510: 검출 신호 발생기

120, 520: 기준 신호 발생기 130, 530: 디스챠지 회로

200: 반도체 집적 회로 600: 스마트 카드 칩

610: RAM 620: 불휘발성 메모리

630: 프로세서 640: 입출력 인터페이스

650: 클럭 발생기 660: 해킹 검출기

본 발명은 반도체 집적 회로에 관한 것으로, 좀 더 구체적으로는 스마트 카드와 같은 반도체 집적 회로가 해킹되는 지를 감지하기 위한 해킹 검출 스킴에 관한 것이다.

1920년대에 신용카드가 처음 출현한 이래 현금카드, 신용카드, 신분증, 증권카드, 백화점 카드 등으로 카드의 이용이 확산되고 있으며, 근래에는 사용자의 편리성, 안정성, 다용도성 등으로 인해 소형 컴퓨터라 불리는 IC(integrated circuit) 카드에 대한 관심이 증가하고 있다.

IC 카드는, 신용카드 크기의 플라스틱 카드에 얇은 반도체 소자를 부착한 형태로서, 기존의 자기 띠를 붙여 사용하는 카드에 비해 안전성이 높고, 데이터가 지워질 염려가 없을 뿐만 아니라, 보안성이 높아 차세대 멀티미디어 정보매체로 급부상하고 있다. IC 카드는 신용카드 크기와 두께를 가지는 플라스틱에 0.5mm 두께의 반도체 칩이 COB(Chip On Board) 형태로 이루어져 있다.

IC 카드는 기존의 마그네틱 스트립 카드(magnetic stripe card)와 같은 모양과 크기를 가지며, 접촉형 IC 카드와, 두 종류의 무선형 비접촉식 카드 CICC(Contactless IC Card) 및 RCCC(Remote Coupling Communication Card)가 있다. CICC는 미국 AT&T에서 개발한 것으로, 감지거리가 1/2 인치 범위이고, RCCC는 700cm 정도의 거리에서 카드를 인식할 수 있는 카드로서, ISO DIS 10536으로 표준화가 이루어지고 있다.

IC 카드의 종류를 다르게 구분하면, 마이크로프로세서가 내장된 IC 카드를 스마트카드라 하며, 마이크로프로세서를 내장하지 않은 비접촉식 카드와 메모리 카드는 '비접촉식 IC카드, 메모리 카드'라는 별도의 명칭으로 불리어진다. 스마트카드는 중앙 처리 장치, 응용프로그램을 저장하는 EEPROM, ROM, RAM으로 이루어져 있다. 스마트카드가 갖고 있는 가장 기본적인 장점은 고신뢰성/보안성, 대용량 데이터의 저장, 전자지갑(E-purse) 기능과 더불어 다양한 어플리케이션을 탑재할 수 있다는 것이다. 이 스마트카드는, 쌍방향 통신, 분산처리, 정보의 안전 보호 등 정보의 입출력이 가능해 금융, 유통, 공장 자동화, 사무 자동화, 의료, 교통, 산업, 사회보장, 이동 통신, 공중전화, 케이블 TV, 전력, 가스, 수도, 교육, 신용카드, 직불카드, 선불카드, 도시가스 관리, 정보 보안, 홈뱅킹 등으로 그 적용 분야 또한 비약적으로 발전하고 있다. 그리고, 상기와 같은 서비스들은 하나의 카드로 통합되어가고 있는 추세이다. 이러한 추세에 부응하여, 금융 결재 수단 등으로 사용되는 스마트카드를 보다 편리하게 구비하여 사용할 수 있고, 상기 스마트카드와 결부된 다양한 서비스를 사용자에게 보다 편리하게 제공할 수 있는 장치 및 그것을 위한 서비스 방법이 요구되고 있다.

앞서 설명된 바와 같이, 스마트카드는 개인 신상 정보, 금융 거래 정보 등과 같이 보안이 요구되는 데이터를 저장하기 위해 사용되므로, 내부에 저장된 데이터 는 안전하게 보관되어야만 한다. 만일 저장된 데이터가 외부로 유출될 시에는 사용자에게나 시스템 운영자에게 커다란 위협이 된다.

따라서 본 발명의 목적은 반도체 집적 회로가 해킹되었는 지를 검출할 수 있는 해킹 스킴을 제공하는데 있다.

상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 집적 회로는: 프리챠지된 검사 노드와 연결되는 프리챠지 커패시터와, 상기 검사 노드를 디스챠지하기 위한 감지 커패시터, 그리고 소정 시간이 경과했을 때 상기 검사 노드의 전압 레벨에 따라서 상기 감지 커패시터가 외부로 노출되었는 지를 검출하는 검출기를 포함한다.

이 실시예에 있어서, 상기 감지 커패시터의 커패시턴스는 상기 프리챠지 커패시터의 커패시턴스보다 작다.

이 실시예에 있어서, 상기 감지 커패시터는, 상기 소정 시간 동안 상기 검사 노드의 전압을 단계적으로 디스챠지시킨다.

이 실시예에 있어서, 상기 검사 노드와 상기 감지 커패시터의 일단 사이에 선택적으로 연결되어서 클럭 신호에 응답해서 상기 감지 커패시터의 일단을 디스챠지하는 디스챠지 회로를 더 포함한다.

이 실시예에 있어서, 상기 디스챠지 회로는, 상기 검사 노드와 상기 감지 커패시터의 일단 사이에 연결되고, 제1 클럭 신호에 의해서 제어되는 제1 트랜지스 터, 상기 감지 커패시터의 일단과 접지 전압 사이에 연결되고, 제2 클럭 신호에 의해서 제어되는 제2 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 제1 클럭 신호와 상기 제2 클럭 신호는 상보적이다.

이 실시예에 있어서, 상기 제1 클럭 신호는 상기 제2 클럭 신호보다 큰 듀티비를 갖는다.

이 실시예에 있어서, 상기 검출기는, 상기 검사 노드의 전압에 대응하는 검사 신호를 출력하는 버퍼와, 기준 신호를 출력하는 기준 신호 발생 회로, 그리고 상기 검사 신호와 상기 기준 신호를 비교하고, 상기 감지 커패시터가 외부로 노출되었는 지를 나타내는 검출 신호를 출력하는 논리 회로를 더 포함한다.

이 실시예에 있어서, 상기 기준 신호 발생 회로는, 기준 노드와 상기 접지 전압 사이에 연결된 기준 프리챠지 커패시터와, 제2 노드와 연결된 기준 커패시터, 그리고 상기 기준 노드와 상기 제2 노드 사이에 연결되고, 상기 제1 클럭 신호에 의해서 제어되는 제3 트랜지스터, 그리고 상기 제2 노드와 상기 접지 전압 사이에 연결되고, 상기 제2 클럭 신호에 의해서 제어되는 제4 트랜지스터를 포함한다.

이 실시예에 있어서, 노말 모드일 때 상기 검사 노드는 상기 기준 노드보다 빠르게 디스챠지된다.

이 실시예에 있어서, 상기 감지 커패시터가 외부로 노출되었을 때 상기 검사 노드는 상기 기준 노드보다 느리게 디스챠지된다.

이 실시예에 있어서, 상기 프리챠지 커패시터와 상기 기준 프리챠지 커패시 터는 동일한 크기이다.

이 실시예에 있어서, 상기 기준 커패시터의 크기는 상기 기준 프리챠지 커패시터보다 작다.

이 실시예에 있어서, 노말 상태에서 상기 감지 커패시터의 커패시턴스는 상기 기준 커패시터의 커패시턴스보다 크다.

이 실시예에 있어서, 상기 감지 커패시터가 외부로 노출된 상태에서 상기 감지 커패시터의 커패시턴스는 상기 기준 커패시터의 커패시턴스보다 작다.

이 실시예에 있어서, 상기 검출기는, 상기 검사 노드 및 상기 기준 노드를 소정 레벨로 프리챠지하기 위한 프리챠지 회로를 더 포함한다.

이 실시예에 있어서, 상기 기준 신호 발생 회로는, 상기 기준 노드의 전압 레벨에 대응하는 제1 신호를 출력하는 버퍼와, 상기 제1 신호를 반전시켜서 상기 기준 신호를 출력하는 인버터, 그리고 전원 전압과 상기 기준 노드 사이에 연결되고, 상기 제1 신호에 의해서 제어되는 제1 프리챠지 트랜지스터를 더 포함한다.

이 실시예에 있어서, 상기 검출기는, 전원 전압과 상기 검사 노드 사이에 연결되고, 상기 제1 신호에 의해서 제어되는 제2 프리챠지 트랜지스터를 더 포함한다.

이 실시예에 있어서, 상기 감지 커패시터의 일단은 상기 제1 노드와 연결되고, 타단은 접지 전압과 연결된다.

이 실시예에 있어서, 상기 제1 클럭 신호를 반전시키는 인버터를 더 포함한다. 상기 감지 커패시터의 일단은 상기 제1 노드와 연결되고, 타단은 상기 제1 클 럭 신호와 연결된다.

이 실시예에 있어서, 상기 반도체 집적 회로는 스마트 카드이다.

본 발명의 다른 특징에 따른 스마트 카드 칩은: 검출 신호를 출력하는 해킹 검출기, 그리고 상기 검출 신호에 응답해서 리셋되는 프로세서를 포함한다. 상기 해킹 검출기는, 소정 레벨로 프리챠지된 검사 노드와 연결되는 프리챠지 커패시터와, 상기 검사 노드를 디스챠지하기 위한 감지 커패시터, 그리고 소정 시간이 경과했을 때 상기 검사 노드의 전압 레벨에 따라서 상기 감지 커패시터가 외부로 노출되었는 지를 나타내는 상기 검출 신호를 출력하는 검출기를 포함한다.

본 발명의 또다른 특징에 따른 반도체 집적 회로의 해킹 검출 방법은: 프리챠지 커패시터 및 기준 프리챠지 커패시터를 각각 프리챠지하는 단계와, 감지 커패시터를 이용하여 상기 프리챠지 커패시터의 전하를 디스챠지하는 단계와, 기준 커패시터를 이용하여 상기 기준 프리챠지 커패시터의 전하를 디스챠지하는 단계와, 상기 기준 커패시터의 잔류 전하 및 상기 프리챠지 커패시터의 잔류 전하가 각각 소정량 이상일 때 상기 반도체 집적 회로가 해킹된 것으로 판별하는 단계를 포함한다.

이 실시예에 있어서, 상기 프리챠지 커패시터를 디스챠지하는 단계는, 제1 클럭 신호에 동기해서 상기 프리챠지 커패시터의 일단을 감지 커패시터의 일단에 연결하는 단계, 상기 제1 클럭 신호에 동기해서 상기 프리챠지 커패시터의 일단을 감지 커패시터의 일단과 분리하는 단계, 그리고 제2 클럭 신호에 동기해서 상기 감지 커패시터의 일단을 디스챠지하는 단계를 포함한다.

이 실시예에 있어서, 상기 기준 프리챠지 커패시터를 디스챠지하는 단계는, 상기 제1 클럭 신호에 동기해서 상기 기준 프리챠지 커패시터의 일단을 기준 커패시터의 일단에 연결하는 단계, 상기 제1 클럭 신호에 동기해서 상기 기준 프리챠지 커패시터의 일단을 기준 커패시터의 일단과 분리하는 단계, 그리고 상기 제2 클럭 신호에 동기해서 상기 기준 커패시터의 일단을 디스챠지하는 단계를 포함한다.

이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.

도 1은 본 발명의 바람직한 실시예에 따른 반도체 집적 회로의 해킹 검출기를 보여주는 도면이다.

도 1을 참조하면, 해킹 검출기(100)는 검출 신호 발생기(110), 디스챠지 회로(130), 감지 커패시터(C3) 그리고 인버터(150)를 포함한다. 검출 신호 발생기(110)는 앤드 게이트(111), 인버터(121), 버퍼(112), PMOS 트랜지스터(113), 프리챠지 커패시터(C1), 프리챠지 회로(115) 그리고 기준 신호 발생기(120)를 포함한다. PMOS 트랜지스터(113)는 전원 전압(VDD)과 검사 노드(CHK) 사이에 연결되고, 기준 신호 발생기(120)로부터 출력되는 신호(S1)에 의해서 제어된다. 프리챠지 커패시터(C1)는 검사 노드(CHK) 및 접지 전압 사이에 연결된다. 버퍼(112)는 검사 노드(CHK)의 전압 레벨에 대응하는 검사 신호(CHK_DET)를 출력한다.

디스챠지 회로(130)는 검출 신호 발생기(110)와 감지 커패시터(C3) 사이에 연결된다. 디스챠지 회로(130)는 NMOS 트랜지스터들(131, 132)을 포함한다. NMOS 트랜지스터(131)는 검출 신호 발생기(110)의 검사 노드(CHK)와 노드(N11) 사이에 연결되고, 제1 클럭 신호(CLK1)에 의해서 제어된다. 감지 커패시터(C3)는 노드들(N11, N12) 사이에 연결된다. NMOS 트랜지스터(132)는 노드(N11)와 접지 전압 사이에 연결되고, 제2 클럭 신호(CLK2)에 의해서 제어된다. 인버터(150)는 제1 클럭 신호(CLK1)를 반전시킨다. 노드(N12)는 인버터(150)의 출력과 연결된다.

기준 신호 발생기(120)는 인버터(121), 버퍼(122), PMOS 트랜지스터(123), 기준 프리챠지 커패시터(C2), NMOS 트랜지스터들(124, 125) 그리고 기준 커패시터(C4)를 포함한다. PMOS 트랜지스터(123)는 전원 전압(VDD)과 기준 노드(REF) 사이에 연결되고, 신호(S1)에 의해서 제어된다. 기준 프리챠지 커패시터(C2)는 기준 노드와 접지 노드 사이에 연결된다. 버퍼(122)는 기준 노드(REF)의 전압 레벨에 대응하는 신호(S1)를 출력한다. 인버터(121)는 버퍼(122)로부터 출력되는 신호(S1)를 반전시켜서 기준 신호(REF_DET)를 출력한다. NMOS 트랜지스터(124)는 기준 노드(REF)와 노드(N21) 사이에 연결되고, 제1 클럭 신호(CLK1)에 의해서 제어된다. NMOS 트랜지스터(124)는 노드(N21)와 접지 전압 사이에 연결되고, 제2 클럭 신호(CLK2)에 의해서 제어된다. 노드(N22)는 인버터(150)의 출력과 연결된다. 도 1에 도시된 해킹 검출기(100)에서 프리챠지 커패시터(C1)와 기준 프리챠지 커패시터(C2)는 동일한 커패시턴스를 갖도록 설계된다. 노말 모드에서 감지 커패시터(C3)의 커패시턴스는 기준 커패시터(C4)의 커패시턴스보다 크다. 또한, 프리챠지 커패시터(C1)와 기준 프리챠지 커패시터(C2)의 커패시턴스는 감지 커패시터(C3) 및 기준 커패시터(C4)의 커패시턴스보다 충분히 커야한다.

검출 신호 발생기(110) 내 프리챠지 회로(115)는 초기에 검사 노드(CHK) 및 기준 노드(REF)를 프리챠지한다. 앤드 게이트(111)는 검사 신호(CHK)와 기준 신호 발생기(120)로부터 출력되는 기준 신호(REF_DET)를 입력받고, 검출 신호(DET)를 출력한다.

도 2a는 반도체 집적 회로에 해킹 검출기가 배치된 예를 보여주는 도면이고, 도 2b는 해킹 검출기의 감지 커패시터 및 기준 커패시터가 반도체 집적 회로 상에 집적된 구조를 개념적으로 보여주는 도면이다.

도 2a 및 도 2b에 도시된 바와 같이, 해킹 검출기(100)는 반도체 집적 회로(200) 상에 배치되며, 해킹 여부를 검출하기 쉽도록 반도체 집적 회로(200)는 해킹 검출기(100)를 복수 개 포함한다.

스마트카드와 같은 반도체 집적 회로(200)는 내부에 저장된 데이터를 안전하게 보관할 수 있어야 한다. 반도체 집적 회로(200) 내부의 데이터를 알아내기 위해서 직접적인 칩 내부의 신호를 모니터링하는 경우, 치명적인 데이터의 손실로 이어지는 경우가 있다. 이러한 모니터링 방법들 중 하나는 일반적으로 칩의 표면을 덮 고 있는 실리콘 산화막(SiO₂)을 제거하고 칩 표면에 노출된 메탈 라인을 오실로스코프(oscilloscope)를 이용하여 모니터링하는 방법이다. 여기서, 칩 표면의 보호막으로서 사용되는 실리콘 산화막을 제거하는 것을 "디-캡슐레이션(de-capsulation)"이라 한다. 칩 내부 신호의 모니터링을 방지하기 위해, 본 발명의 해킹 검출기(100)는 칩을 디-캡슐레이션하는 경우 칩의 디-캡슐레이션 사실을 알려주기 위한 검출 신호(DET)를 활성화한다. 반도체 집적 회로(200)에 배열되는 해킹 검출기(100)의 수가 많을수록 인가되지 않은 사용자에 의해서 반도체 집적 회로(200)의 일부가 해킹되더라도 해킹 여부가 정확하게 검출될 수 있다.

감지 커패시터(C3)는 노드(N11)와 연결된 전극(211)과 노드(N12)와 연결된 전극(212)을 포함한다. 기준 커패시터(C4)는 노드(N21)와 연결된 전극(213)과 노드(N22)와 연결된 전극(214)을 포함한다. 전극들(211-214)은 알루미늄, 구리 등과 같은 메탈 라인으로 형성된다. 전극들(211-214) 사이는 절연막(insulator)로 채워진다. 절연막은 실리콘 산화막(SiO₂) 등과 같은 물질로 형성된다. 프리챠지 커패시터(C1) 및 기준 프리챠지 커패시터(C2)는 감지 커패시터(C3) 및 기준 커패시터(C4)의 하부 영역에 형성될 수 있다.

감지 커패시터(C3)의 전극들(211, 212)은 기준 커패시터(C4)의 전극들(213, 214)의 상부에 형성된다. 반도체 집적 회로(200)가 해킹되지 않은 노말 상태에서 감지 커패시터(C3)는 전극들(211, 212) 사이의 커패시턴스(CC3)가 기준 커패시터(C4)의 전극들(213, 214) 사이의 커패시턴스(CC4)보다 크도록 설계된 다(CC3>CC4). 반도체 집적 회로(200)가 해킹된 상태에서 감지 커패시터(C3)는 전극들(211, 212) 사이의 커패시턴스(CC3)가 기준 커패시터(C4)의 전극들(213, 214) 사이의 커패시턴스(CC4)보다 작도록 설계된다(CC3<CC4).

그러므로, 소정 시간이 경과했을 때 검사 노드(CHK)의 전압이 기준 노드(REF)의 전압보다 낮으면 전극들(211, 212) 사이의 유전막이 손상되지 않은 것으로 검출되고, 검사 노드(CHK)의 전압이 기준 노드(REF)의 전압보다 높으면 전극들(211, 212) 사이의 유전막이 제거된 것으로 검출된다.

커패시터의 커패시턴스는 마주보는 두 전극의 면적 및 길이에 비례하고, 거리에 반비례한다. 그러므로, 커패시터의 커패시턴스를 증대시키기 위해서는 전극의 면적 및 길이를 크게 해야만 한다. 또한 반도체 집적 회로(200) 상의 기생 커패시터에 의한 감지 커패시터(C3)의 커패시턴스 왜곡을 고려하여 감지 커패시터(C3)의 크기는 충분히 커야한다. 그러나, 감지 커패시터(C3)의 크기가 커지면 반도체 집적 회로(200)의 크기 또한 커져야하고, 감지 커패시터(C3)의 위치가 잘 노출될 수 있으므로 감지 커패시터(C3)의 크기는 가능하면 최소화해야할 필요가 있다.

도 3은 도 1에 도시된 해킹 검출기의 동작을 설명하기 위한 타이밍도이고, 도 4는 도 1에 도시된 해킹 검출기의 동작 순서를 보여주는 플로우차트이다. 도 3를 참조하여 도 1 도시된 해킹 검출기(100)의 동작이 설명된다.

우선 프리챠지 회로(115)에 의해서 프리챠지 커패시터(C1)의 일단인 검사 노드(CHK) 및 기준 프리챠지 커패시터(C2)의 일단인 기준 노드(REF)가 소정 레벨(예 를 들면, 전원 전압 레벨)로 프리챠지된다(단계 410). 기준 노드(REF)가 소정 레벨로 프리챠지되면 버퍼(122)로부터 출력되는 신호(S1)는 하이 레벨이므로 PMOS 트랜지스터들(113, 123)은 턴 오프된다.

제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)가 하이/로우 레벨로 천이함에 따라서 NMOS 트랜지스터들(131, 124)이 턴 온/오프되고, NMOS 트랜지스터들이 턴 오프/온되면서 프리챠지 커패시터(C1) 및 기준 프리챠지 커패시터(C2)의 전하가 감지 커패시터(C3) 및 기준 커패시터(C3)를 통하여 디스챠지된다(단계 420, 430). 프리챠지 커패시터(C1) 및 기준 프리챠지 커패시터(C2)의 디스챠지 동작은 구체적으로 다음과 같다.

제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 상보적 신호이며, 제1 클럭 신호(CLK1)의 듀티비는 제2 클럭 신호(CLK2)의 듀티비보다 길다. 먼저 제1 클럭 신호가 하이 레벨로 되면 NMOS 트랜지스터들(131, 124)이 턴 온된다. 이 때 노드(N12)에는 인버터(150)에 의해서 반전된 로우 레벨의 제1 클럭 신호(CLK1)가 인가되므로 감지 커패시터(C3)에는 커패시턴스(CC3)에 대응하는 전하가 충전된다. 계속해서 제1 클럭 신호(CLK1)가 로우 레벨로 되고, 제2 클럭 신호(CLK2)가 하이 레벨로 되면, NMOS 트랜지스터(131)는 턴 오프되고, NMOS 트랜지스터(132)가 턴 온된다. 그러므로, 커패시터(C3)에 충전된 전하는 NMOS 트랜지스터(132)를 통해 디스챠지된다. 이 때 노드(N12)는 인버터(150)에 의해서 전원 전압(VDD) 레벨로 상승한다.

제1 및 제2 클럭 신호들(CLK1, CLK2)의 다음 사이클에서 제1 클럭 신 호(CLK1)가 하이 레벨로 될 때 감지 커패시터(C3)에 충전되는 전하량(Q1)는 다음과 같다.

Q = C*V = C*(2*VDD-Δ)

단, C은 감지 커패티서(C3)의 커패시턴스, V는 노드(N11)의 전압, Δ는 이전 사이클에서 감소된 전압이다. 제1 및 제2 클럭 신호들(CLK1, CLK2)의 이전 사이클에서 노드(N12)의 전압이 전원 전압(VDD) 레벨이었으므로 검사 노드(CHK)는 감지 커패시터(C3) 및 NMOS 트랜지스터(132)를 통해 2VDD에 비례해서 감소된다.

제1 클럭 신호들(CLK1, CLK2)이 하이 레벨과 로우 레벨로 주기적으로 변화함에 따라서 커패시터(C3)는 충전과 방전을 반복하며, 검사 노드(CHK)의 전압은 단계적으로 낮아진다. 마찬가지로, NMOS 트랜지스터들(124, 125)이 번갈아 턴 온/오프되면서 기준 커패시터(C4)는 충전과 방전을 반복하며, 기준 노드(REF)의 전압은 단계적으로 낮아진다.

유전막이 손상되지 았았을 때 감지 커패시터(C3)의 커패시턴스(CC3)가 기준 커패시터(C4)의 커패시턴스(CC4)보다 크므로 검사 노드(CHK)의 전압은 기준 노드(REF)보다 더 빠르게 낮아진다. 제1 및 제2 클럭 신호들(CLK1, CLK2)이 소정 사이클 경과한 후 기준 노드(REF)이 충분히 낮아지면 버퍼(122)는 로우 레벨의 신호(S1)를 출력한다(단계 440). 인버터(121)는 신호(S1)를 반전시켜서 하이 레벨의 기준 신호(REF_DET)를 출력한다. 이 때 검사 노드(CHK)의 전압이 충분히 낮으면 버퍼(112)는 로우 레벨의 검사 신호(CHK_DET)를 출력한다(단계 450). 따라서 검출 신호(DET)는 로우 레벨로 유지된다. 신호(S1)가 로우 레벨로 됨에 따라서 PMOS 트랜지스터들(113, 123)은 턴 온되고, 검사 노드(CHK)와 기준 노드(REF)는 전원 전압으로 프리챠지된다(단계 410).

만일 감지 커패시터(C3)의 전극들(211, 212) 사이의 유전막이 제거되었다면 감지 커패시터(C3)의 커패시턴스(CC3)가 감소된다. 그 결과 도 3에 도시된 바와 같이, 검사 노드(CHK)의 전압은 서서히 감소하며, 소정 시간이 경과한 후 기준 신호(REF_DET)가 하이 레벨로 되었을 때 검사 신호(CHK_DET)는 하이 레벨로 유지된다. 그 결과 앤드 게이트(111)는 반도체 집적 회로가 해킹되었음을 나타내는 하이 레벨의 검출 신호(DET)를 출력한다(단계 460).

이와 같은 구성을 갖는 본 발명의 해킹 검출기(100)는, 전원 전압 레벨로 프리챠지된 프리챠지 커패시터(C1)의 전하를 감지 커패시터(C3)에 의해서 단계적으로 디스챠지시키고, 소정 시간 경과후 프리챠지 커패시터(C1)에 잔류하는 전하량에 따라서 감지 커패시터(C3)를 둘러싸고 있는 절연막이 제거되었는 지를 판별한다. 본 발명의 해킹 검출기(100)는, 반도체 집적 회로의 상부면에 배열되는 감지 커패시터(C3)가 프리챠지 커패시터(C1)에 비해 작게 설계되더라도 소정 시간 동안 프리챠지 커패시터(C1)의 디스챠지된 전하량을 누적함으로써 반도체 집적 회로의 해킹여부를 검출할 수 있다. 따라서 본 발명의 해킹 검출기(100)는, 감지 커패시터(C3)의 크기를 가능한 작게 하면서도 기생 커패시턴스 등에 의해서 반도체 집적 회로의 해킹 여부가 오검출되는 것을 방지할 수 있다.

감지 커패시터(C3)의 크기가 작아진다면 해킹 검출기(100)가 반도체 집적 회 로(200)에서 차지하는 면적이 감소한다. 그러므로, 반도체 집적 회로(200)에 구비되는 해킹 검출기(100)의 수를 늘릴 수 있다. 반도체 집적 회로(200)에 구비되는 해킹 검출기(100)의 수가 많을수록, 인가되지 않은 사용자에 의해서 반도체 집적 회로(200)의 상부면에 형성된 절연막(미 도시됨)의 일부가 제거되더라도 해킹 여부가 정확하게 검출될 수 있다.

도 5는 본 발명의 다른 실시예에 따른 해킹 검출기를 보여주는 도면이다.

도 1에 도시된 해킹 검출기(100)에서 감지 커패시터(C3)의 타단(N12) 및 기준 커패시터(C4)의 타단(N22)에는 인버터(150)를 통한 제1 클럭 신호(CLK1)가 연결된다. 도 5에 도시된 해킹 검출기(500)에서 감지 커패시터(C13)의 타단(N14) 및 기준 커패시터(C14)의 타단(N24)에는 접지 전압이 연결된다. 도 5에 도시된 해킹 검출기(500)의 다른 구성들은 도 1에 도시된 해킹 검출기(100)와 동일하다.

제1 및 제2 클럭 신호들(CLK1, CLK2)이 하이/로우 레벨로 천이할 때 감지 커패시터(C13)에 충전되는 전하량(Q1)은 수학식 2와 같다.

Q = C*V = C*(VDD-Δ)

단, C는 감지 커패시터(C13)의 커패시턴스, V는 노드(N13)의 전압, Δ는 제1 및 제2 클럭 신호들(CLK1, CLK2)의 이전 사이클에서 감소된 전압이다. 제1 및 제2 클럭 신호들(CLK1, CLK2)의 이전 사이클에서 노드(N12)의 전압이 전원 전압(VDD) 레벨이었으므로 검사 노드(CHK)는 감지 커패시터(C3) 및 NMOS 트랜지스터(132)를 통해 VDD에 비례해서 감소된다.

수학식 1과 수학식 2의 비교에서 알 수 있는 바와 같이, 감지 커패시터 및 기준 커패시터의 타단을 접지 전압에 연결할 경우 제1 클럭 신호(CLK1)에 연결한 것에 비해 검사 노드(CHK) 및 기준 노드(REF)의 디스챠지 속도가 2배로 증가한다. 해킹 검출기(500)는 검사 노드(CHK) 및 기준 노드(REF)가 전원 전압으로 프리챠지된 후 해킹 여부가 검출될 때까지의 속도가 도 1에 도시된 해킹 검출기(500)에 비해 2배 더 느려지나 작은 크기의 감지 커패시터(C13)를 이용하여 반도체 집적 회로의 해킹 여부를 검출하는 효과에는 차이가 없다.

도 6을 참조하면, 스마트 카드 칩(600)은 버스(602)를 통해 연결된 RAM(Random Access Memory, 210), 불휘발성 메모리(220), 프로세서(630), 입출력 인터페이스(640), 클럭 발생기(650) 및 해킹 검출기(660)를 포함한다. 입출력 인터페이스(640)는 외부로부터 전원을 공급받기 위한 단자들 및 데이터 통신을 위한 단자들(604)을 통해 외부(호스트)와 연결된다. 입출력 인터페이스(640)는 USB 프로토콜, ISO(International Standardization Organization) 7816 등과 같은 통신 인터페이스들 중 어느 하나로 구성된다.

클럭 발생기(650)는 입출력 인터페이스(640)로부터 입력되는 제어 신호들에 따라서 스마트 카드 칩(600)의 동작에 필요한 클럭 신호들 및 해킹 검출기(660)의 동작에 필요한 제1 및 제2 클럭 신호들(CLK1, CLK2)을 발생한다. 해킹 검출기(660)는 제1 및 제2 클럭 신호들(CLK1, CLK2)에 동기해서 스마트 카드 칩(600)의 상부면에 형성된 절연막이 제거되었는 지의 여부를 검출하고, 검출 신호(DET)를 출력한다. 해킹 검출기(660)는 도 1에 도시된 해킹 검출기(100)와 동일한 구성을 갖거나 또는 도 5에 도시된 다른 실시예에 따른 해킹 검출기(500)와 같은 구성을 가질 수 있다.

프로세서(630)는 해킹 검출기(660)로부터의 검출 신호(DET)가 하이 레벨로 활성화되면, 스마트 카드 칩(600)을 리셋시켜서 외부 침입자에 의해서 메모리들(610, 620)에 저장된 데이터 또는 버스(602)를 통해 전송되는 데이터가 유출되거나 손상되는 것을 방지할 수 있다.

예시적인 바람직한 실시예를 이용하여 본 발명의 설명하였지만, 본 발명의 범위는 개시된 실시예에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.

이와 같은 본 발명에 의하면, 본 발명의 해킹 검출기는 감지 커패시터의 크기를 가능한 작게 하면서도 기생 커패시턴스 등에 의해서 반도체 집적 회로의 해킹 여부가 오검출되는 것을 방지할 수 있다.

Claims

프리챠지된 검사 노드와 연결되는 프리챠지 커패시터와;

상기 검사 노드를 디스챠지하기 위한 감지 커패시터; 그리고

소정 시간이 경과했을 때 상기 검사 노드의 전압 레벨에 따라서 상기 감지 커패시터가 외부로 노출되었는 지를 검출하는 검출기를 포함하는 것을 특징으로 하는 반도체 집적 회로.
제 1 항에 있어서,

상기 감지 커패시터의 커패시턴스는 상기 프리챠지 커패시터의 커패시턴스보다 작은 것을 특징으로 하는 반도체 집적 회로.
제 2 항에 있어서,

상기 감지 커패시터는,

상기 소정 시간 동안 상기 검사 노드의 전압을 단계적으로 디스챠지시키는 것을 특징으로 하는 반도체 집적 회로.
제 2 항에 있어서,

상기 검사 노드와 상기 감지 커패시터의 일단 사이에 선택적으로 연결되어서 클럭 신호에 응답해서 상기 감지 커패시터의 일단을 디스챠지하는 디스챠지 회로를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
제 4 항에 있어서,

상기 디스챠지 회로는,

상기 검사 노드와 상기 감지 커패시터의 일단 사이에 연결되고, 제1 클럭 신호에 의해서 제어되는 제1 트랜지스터; 그리고

상기 감지 커패시터의 일단과 접지 전압 사이에 연결되고, 제2 클럭 신호에 의해서 제어되는 제2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로.
제 5 항에 있어서,

상기 제1 클럭 신호와 상기 제2 클럭 신호는 상보적인 것을 특징으로 하는 반도체 집적 회로.
제 6 항에 있어서,

상기 제1 클럭 신호는 상기 제2 클럭 신호보다 큰 듀티비를 갖는 것을 특징으로 하는 반도체 집적 회로.
제 7 항에 있어서,

상기 검출기는,

상기 검사 노드의 전압에 대응하는 검사 신호를 출력하는 버퍼와;

기준 신호를 출력하는 기준 신호 발생 회로; 그리고

상기 검사 신호와 상기 기준 신호를 비교하고, 상기 감지 커패시터가 외부로 노출되었는 지를 나타내는 검출 신호를 출력하는 논리 회로를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
제 8 항에 있어서,

상기 기준 신호 발생 회로는,

기준 노드와 상기 접지 전압 사이에 연결된 기준 프리챠지 커패시터와;

제2 노드와 연결된 기준 커패시터; 그리고

상기 기준 노드와 상기 제2 노드 사이에 연결되고, 상기 제1 클럭 신호에 의해서 제어되는 제3 트랜지스터; 그리고

상기 제2 노드와 상기 접지 전압 사이에 연결되고, 상기 제2 클럭 신호에 의해서 제어되는 제4 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로.
제 9 항에 있어서,

노말 모드일 때 상기 검사 노드는 상기 기준 노드보다 빠르게 디스챠지되는 것을 특징으로 하는 반도체 집적 회로.
제 10 항에 있어서,

상기 감지 커패시터가 외부로 노출되었을 때 상기 검사 노드는 상기 기준 노드보다 느리게 디스챠지되는 것을 특징으로 하는 반도체 집적 회로.
제 9 항에 있어서,

상기 프리챠지 커패시터와 상기 기준 프리챠지 커패시터는 동일한 크기인 것을 특징으로 하는 반도체 집적 회로.
제 12 항에 있어서,

상기 기준 커패시터의 크기는 상기 기준 프리챠지 커패시터보다 작은 것을 특징으로 하는 반도체 집적 회로.
제 13 항에 있어서,

노말 상태에서 상기 감지 커패시터의 커패시턴스는 상기 기준 커패시터의 커패시턴스보다 큰 것을 특징으로 하는 반도체 집적 회로.
제 14 항에 있어서,

상기 감지 커패시터가 외부로 노출된 상태에서 상기 감지 커패시터의 커패시턴스는 상기 기준 커패시터의 커패시턴스보다 작은 것을 특징으로 하는 반도체 집적 회로.
제 15 항에 있어서,

상기 검출기는,

상기 검사 노드 및 상기 기준 노드를 소정 레벨로 프리챠지하기 위한 프리챠지 회로를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
제 16 항에 있어서,

상기 기준 신호 발생 회로는,

상기 기준 노드의 전압 레벨에 대응하는 제1 신호를 출력하는 버퍼와;

상기 제1 신호를 반전시켜서 상기 기준 신호를 출력하는 인버터; 그리고

전원 전압과 상기 기준 노드 사이에 연결되고, 상기 제1 신호에 의해서 제어되는 제1 프리챠지 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
제 17 항에 있어서,

상기 검출기는,

전원 전압과 상기 검사 노드 사이에 연결되고, 상기 제1 신호에 의해서 제어되는 제2 프리챠지 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
제 4 항에 있어서,

상기 감지 커패시터의 일단은 상기 제1 노드와 연결되고, 타단은 접지 전압과 연결된 것을 특징으로 하는 반도체 집적 회로.
제 19 항에 있어서,

상기 제1 클럭 신호를 반전시키는 인버터를 더 포함하며,

상기 감지 커패시터의 일단은 상기 제1 노드와 연결되고, 타단은 상기 제1 클럭 신호와 연결된 것을 특징으로 하는 반도체 집적 회로.
제 1 항에 있어서,

상기 반도체 집적 회로는 스마트 카드인 것을 특징으로 하는 반도체 집적 회로.
검출 신호를 출력하는 해킹 검출기; 그리고

상기 검출 신호에 응답해서 리셋되는 프로세서를 포함하되;

상기 해킹 검출기는,

소정 레벨로 프리챠지된 검사 노드와 연결되는 프리챠지 커패시터와;

상기 검사 노드를 디스챠지하기 위한 감지 커패시터; 그리고

소정 시간이 경과했을 때 상기 검사 노드의 전압 레벨에 따라서 상기 감지 커패시터가 외부로 노출되었는 지를 나타내는 상기 검출 신호를 출력하는 검출기를 포함하는 것을 특징으로 하는 스마트 카드 칩.
제 22 항에 있어서,

상기 감지 커패시터의 커패시턴스는 상기 프리챠지 커패시터의 커패시턴스보다 작고, 상기 소정 시간 동안 상기 검사 노드의 전압을 단계적으로 디스챠지시키는 것을 특징으로 하는 스마트 카드 칩.
제 23 항에 있어서,

상기 검사 노드와 상기 감지 커패시터의 일단 사이에 선택적으로 연결되어서 클럭 신호에 응답해서 상기 감지 커패시터의 일단을 디스챠지하는 디스챠지 회로를 더 포함하되;

상기 디스챠지 회로는,

상기 검사 노드와 상기 감지 커패시터의 일단 사이에 연결되고, 제1 클럭 신호에 의해서 제어되는 제1 트랜지스터; 그리고

상기 감지 커패시터의 일단과 접지 전압 사이에 연결되고, 제2 클럭 신호에 의해서 제어되는 제2 트랜지스터를 포함하는 것을 특징으로 하는 스마트 카드 칩.
제 24 항에 있어서,

상기 제1 클럭 신호와 상기 제2 클럭 신호는 상보적인 것을 특징으로 하는 스마트 카드 칩.
제 25 항에 있어서,

상기 검출기는,

상기 검사 노드의 전압에 대응하는 검사 신호를 출력하는 버퍼와;

기준 신호를 출력하는 기준 신호 발생 회로; 그리고

상기 검사 신호와 상기 기준 신호를 비교하고, 상기 검출 신호를 출력하는 논리 회로를 더 포함하는 것을 특징으로 하는 스마트 카드 칩.
제 26 항에 있어서,

상기 기준 신호 발생 회로는,

기준 노드와 상기 접지 전압 사이에 연결된 기준 프리챠지 커패시터와;

제2 노드와 연결된 기준 커패시터; 그리고

상기 기준 노드와 상기 제2 노드 사이에 연결되고, 상기 제1 클럭 신호에 의해서 제어되는 제3 트랜지스터; 그리고

상기 제2 노드와 상기 접지 전압 사이에 연결되고, 상기 제2 클럭 신호에 의해서 제어되는 제4 트랜지스터를 포함하는 것을 특징으로 하는 스마트 카드 칩.
제 27 항에 있어서,

노말 모드일 때 상기 검사 노드는 상기 기준 노드보다 빠르게 디스챠지되는 것을 특징으로 하는 스마트 카드 칩.
제 28 항에 있어서,

상기 감지 커패시터가 외부로 노출되었을 때 상기 검사 노드는 상기 기준 노드보다 느리게 디스챠지되는 것을 특징으로 하는 스마트 카드 칩.
제 29 항에 있어서,

상기 검출기는,

상기 검사 노드 및 상기 기준 노드를 상기 소정 레벨로 프리챠지하기 위한 프리챠지 회로를 더 포함하는 것을 특징으로 하는 스마트 카드 칩.
제 30 항에 있어서,

상기 기준 신호 발생 회로는,

상기 기준 노드의 전압 레벨에 대응하는 제1 신호를 출력하는 버퍼와;

상기 제1 신호를 반전시켜서 상기 기준 신호를 출력하는 인버터; 그리고

전원 전압과 상기 기준 노드 사이에 연결되고, 상기 제1 신호에 의해서 제어되는 제1 프리챠지 트랜지스터를 더 포함하는 것을 특징으로 하는 스마트 카드 칩.
반도체 집적 회로의 해킹 검출 방법에 있어서:

프리챠지 커패시터 및 기준 프리챠지 커패시터를 각각 프리챠지하는 단계와;

감지 커패시터를 이용하여 상기 프리챠지 커패시터의 전하를 디스챠지하는 단계와;

기준 커패시터를 이용하여 상기 기준 프리챠지 커패시터의 전하를 디스챠지하는 단계와;

상기 기준 커패시터의 잔류 전하 및 상기 프리챠지 커패시터의 잔류 전하가 각각 소정량 이상일 때 상기 반도체 집적 회로가 해킹된 것으로 판별하는 단계를 포함하는 것을 특징으로 하는 해킹 검출 방법.
제 32 항에 있어서,

상기 프리챠지 커패시터를 디스챠지하는 단계는,

제1 클럭 신호에 동기해서 상기 프리챠지 커패시터의 일단을 감지 커패시터의 일단에 연결하는 단계;

상기 제1 클럭 신호에 동기해서 상기 프리챠지 커패시터의 일단을 감지 커패시터의 일단과 분리하는 단계; 그리고

제2 클럭 신호에 동기해서 상기 감지 커패시터의 일단을 디스챠지하는 단계를 포함하는 것을 특징으로 하는 해킹 검출 방법.
제 33 항에 있어서,

상기 기준 프리챠지 커패시터를 디스챠지하는 단계는,

상기 제1 클럭 신호에 동기해서 상기 기준 프리챠지 커패시터의 일단을 기준 커패시터의 일단에 연결하는 단계;

상기 제1 클럭 신호에 동기해서 상기 기준 프리챠지 커패시터의 일단을 기준 커패시터의 일단과 분리하는 단계; 그리고

상기 제2 클럭 신호에 동기해서 상기 기준 커패시터의 일단을 디스챠지하는 단계를 포함하는 것을 특징으로 하는 해킹 검출 방법.
제 34 항에 있어서,

상기 감지 커패시터의 커패시턴스는 상기 프리챠지 커패시터의 커패시턴스보다 작은 것을 특징으로 하는 해킹 검출 방법.
제 35 항에 있어서,

상기 제1 클럭 신호와 상기 제2 클럭 신호는 상보적인 것을 특징으로 하는 해킹 검출 방법.
제 36 항에 있어서,

상기 제1 클럭 신호는 상기 제2 클럭 신호보다 큰 듀티비를 갖는 것을 특징으로 하는 해킹 검출 방법.