KR20080106635A - 어레이 기판, 이를 갖는 표시패널 및 이의 제조방법 - Google Patents

어레이 기판, 이를 갖는 표시패널 및 이의 제조방법 Download PDF

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KR20080106635A KR1020070054279A KR20070054279A KR20080106635A KR 20080106635 A KR20080106635 A KR 20080106635A KR 1020070054279 A KR1020070054279 A KR 1020070054279A KR 20070054279 A KR20070054279 A KR 20070054279A KR 20080106635 A KR20080106635 A KR 20080106635A
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Abstract

화소전극 내의 전압차를 증가시키는 위한 어레이 기판, 이를 갖는 표시패널 및 이의 제조방법이 개시된다. 어레이 기판은 서로 이웃하게 제1 방향으로 형성된 제1 및 제2 게이트 배선들, 제1 방향과 교차하는 제2 방향으로 형성된 데이터 배선, 서로 이격된 제1 및 제2 화소부들을 갖는 화소전극, 화소전극의 외곽을 감싸도록 형성된 쉴드전극, 제1 게이트 배선 및 데이터 배선과 전기적으로 연결되고 제1 화소부와 전기적으로 연결된 제1 구동 트랜지스터, 제1 게이트 배선 및 데이터 배선과 전기적으로 연결되고 제2 화소부와 전기적으로 연결된 제2 구동 트랜지스터, 및 쉴드전극과 중첩되는 쉴드 중첩부를 갖는 전압변경 드레인전극을 포함하고, 제2 게이트 배선 및 제2 화소부와 전기적으로 연결된 전압변경 트랜지스터를 포함한다. 이와 같이, 전압변경 드레인전극이 쉴드전극과 중첩됨에 따라, 화소전극 내의 전압차를 증가시킬 수 있다.
Figure P1020070054279
쉴드전극, 유기 절연막

Description

어레이 기판, 이를 갖는 표시패널 및 이의 제조방법{ARRAY SUBSTRATE, DISPLAY PANEL HAVING THE ARRAY SUBSTRATE AND METHOD OF MANUFACTURING THE ARRAY SUBSTRATE}
도 1은 본 발명의 일 실시예에 따른 표시패널을 도시한 사시도이다.
도 2는 도 1의 어레이 기판을 개념적으로 도시한 평면도이다.
도 3은 도 2의 A부분을 확대해서 도시한 평면도이다.
도 4는 도 3의 I-I'선을 따라 절단한 단면도이다.
도 5는 도 3의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 6은 도 4와 다른 실시예를 도시한 단면도이다.
도 7은 도 3의 구성요소들 간의 전기적인 연결관계를 나타낸 회로도이다.
도 8은 도 3과 다른 실시예를 도시한 평면도이다.
도 9는 도 8의 구성요소들 간의 전기적인 연결관계를 나타낸 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 어레이 기판 110 : 베이스 기판
120 : 게이트 배선 130 : 게이트 절연막
140 : 데이터 배선 150 : 스토리지 배선
160 : 패시베이션막 170 : 유기 절연막
175 : 보호막 180 : 화소전극
182 : 제1 화소부 184 : 제2 화소부
190 : 쉴드전극 DTFT1 : 제1 구동 트랜지스터
DTFT2 : 제2 구동 트랜지스터 VTFT : 전압변경 트랜지스터
200 : 대향기판 300 : 액정층
400 : 표시패널
본 발명은 어레이 기판, 이를 갖는 표시패널 및 이의 제조방법에 관한 것으로, 보다 상세하게는 화소전극 내의 전압차를 증가시키는 위한 어레이 기판, 이를 갖는 표시패널 및 이의 제조방법에 관한 것이다.
일반적으로, 액정 표시장치(liquid crystal display)는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시패널(liquid crystal display panel) 및 상기 액정 표시패널의 하부에 배치되어 상기 액정 표시패널로 광을 제공하는 백라이트 어셈블리(back-light assembly)를 포함한다.
상기 액정 표시패널은 일반적으로 어레이 기판, 상기 어레이 기판과 대향하는 컬러필터 기판 및 상기 어레이 기판과 상기 컬러필터 기판 사이에 개재된 액정층을 포함한다.
상기 어레이 기판은 제1 방향으로 형성된 게이트 배선, 상기 제1 방향과 수 직한 제2 방향으로 형성되어 단위영역을 정의하는 데이터 배선, 상기 게이트 및 데이터 배선과 전기적으로 연결된 구동 트랜지스터, 및 상기 단위영역 내에 형성되어 상기 구동 트랜지스터와 전기적으로 연결된 투명한 화소전극을 포함한다.
한편, 상기 화소전극은 상기 데이터 배선의 수를 줄이기 위해, 상기 제2 방향의 길이보다 상기 제1 방향의 길이가 더 긴 형상을 가질 수 있다. 이때, 상기 어레이 기판은 상기 화소전극과 중첩되도록 상기 제2 방향으로 형성된 스토리지 배선을 더 포함한다.
또한, 상기 화소전극은 영상의 시야각을 증가시키기 위해 서로 이격되어, 서로 다른 레벨의 제1 및 제2 전압들이 인가되는 제1 및 제2 화소부들을 포함할 수 있다. 이때, 상기 어레이 기판은 상기 제1 및 제2 전압들 간의 차이를 증가시키기 위한 전압변경 트랜지스터를 더 포함한다. 구체적으로, 상기 제1 및 제2 전압들 간의 차이를 증가시키기 위해서는 상기 전압변경 트랜지스터의 드레인 전극이 상기 스토리지 배선과 중첩되어야 한다.
그러나, 상기 스토리지 배선은 일반적으로 상기 화소전극의 중심을 가로지르도록 형성되기 때문에, 상기 전압변경 트랜지스터의 드레인 전극은 상기 스토리지 배선과 중첩되기가 어려운 문제점이 발생된다.
따라서, 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 스토리지 배선이 아닌 별도의 전극을 형성하여 전압변경 트랜지스터의 드레인 전극과 중첩시켜, 화소전극 내의 전압차를 증가시킨 어레이 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기한 어레이 기판을 갖는 표시패널을 제공하는 것이다.
본 발명의 또 다른 목적은 상기한 어레이 기판을 제조하기 위한 방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 일 실시예에 따른 어레이 기판은 제1 게이트 배선, 제2 게이트 배선, 데이터 배선, 화소전극, 쉴드전극, 제1 구동 트랜지스터, 제2 구동 트랜지스터 및 전압변경 트랜지스터를 포함한다.
상기 제1 및 제2 게이트 배선들은 서로 이웃하게 제1 방향으로 형성된다. 상기 데이터 배선은 상기 제1 방향과 교차하는 제2 방향으로 형성된다. 상기 화소전극은 서로 이격된 제1 및 제2 화소부들을 포함한다. 상기 쉴드전극은 상기 화소전극의 외곽을 감싸도록 형성된다. 상기 제1 구동 트랜지스터는 상기 제1 게이트 배선 및 상기 데이터 배선과 전기적으로 연결되고, 상기 제1 화소부와 전기적으로 연결된다. 상기 제2 구동 트랜지스터는 상기 제1 게이트 배선 및 상기 데이터 배선과 전기적으로 연결되고, 상기 제2 화소부와 전기적으로 연결된다. 상기 전압변경 트랜지스터는 상기 쉴드전극과 중첩되는 쉴드 중첩부를 갖는 전압변경 드레인전극을 포함하고, 상기 제2 게이트 배선 및 상기 제2 화소부와 전기적으로 연결된다.
상기 어레이 기판은 패시베이션막 및 유기 절연막을 더 포함할 수 있다. 상기 패시베이션막은 상기 제1 및 제2 게이트 배선들, 상기 데이터 배선, 상기 제1 및 제2 구동 트랜지스터들, 및 상기 전압변경 트랜지스터를 덮어 보호한다. 상기 유기 절연막은 상기 패시베이션막 상에 형성되고, 상면에 상기 화소전극 및 상기 쉴드전극이 형성된다.
상기 어레이 기판은 상기 화소전극 및 상기 쉴드전극과, 상기 유기 절연막 사이에 형성되어, 상기 유기 절연막을 덮어 보호하는 보호막을 더 포함할 수 있다. 이때, 상기 유기 절연막은 색을 표시하기 위한 컬러필터를 포함하는 것이 바람직하다.
한편, 상기 쉴드 중첩부는 상기 쉴드전극과 중첩되어 전압하강 커패시터를 형성하고, 상기 쉴드 중첩부와 대응되는 위치의 상기 유기 절연막에는 상기 전압하강 커패시터의 값을 증가시키기 위한 쉴드 중첩홀이 형성된 것이 바람직하다.
또한, 상기 전압변경 드레인전극은 상기 제1 화소부와 중첩되어, 상기 제1 화소부와의 사이에서 전압상승 커패시터를 형성하는 중심화소 중첩부를 더 포함할 수 있고, 상기 중심화소 중첩부와 대응되는 위치의 상기 유기 절연막에는 상기 전압상승 커패시터의 값을 증가시키기 위한 중심화소 중첩홀이 더 형성될 수 있다.
상기한 본 발명의 다른 목적을 달성하기 위한 일 실시예에 따른 표시패널은 어레이 기판, 상기 어레이 기판과 대향하는 대향기판, 및 상기 어레이 기판 및 상기 대향기판 사이에 개재된 액정층을 포함한다.
상기 어레이 기판은 서로 이웃하게 제1 방향으로 형성된 제1 및 제2 게이트 배선들, 상기 제1 방향과 교차하는 제2 방향으로 형성된 데이터 배선, 서로 이격된 제1 및 제2 화소부들을 갖는 화소전극, 상기 화소전극의 외곽을 감싸도록 형성된 쉴드전극, 상기 제1 게이트 배선 및 상기 데이터 배선과 전기적으로 연결되고 상기 제1 화소부와 전기적으로 연결된 제1 구동 트랜지스터, 상기 제1 게이트 배선 및 상기 데이터 배선과 전기적으로 연결되고 상기 제2 화소부와 전기적으로 연결된 제2 구동 트랜지스터, 및 상기 쉴드전극과 중첩되는 쉴드 중첩부를 갖는 전압변경 드레인전극을 포함하고, 상기 제2 게이트 배선 및 상기 제2 화소부와 전기적으로 연결된 전압변경 트랜지스터를 포함한다.
상기 대향기판은 기판 전면에 형성되어 공통전압이 인가되고, 투명한 도전성 물질로 이루어진 공통전극을 포함할 수 있고, 상기 쉴드전극은 상기 공통전극과 동일하게 상기 공통전압이 인가되는 것이 바람직하다.
상기한 본 발명의 또 다른 목적을 달성하기 위한 일 실시예에 따른 어레이 기판의 제조방법은 박막 트랜지스터층을 형성하는 단계, 화소전극을 형성하는 단계, 및 쉴드전극을 형성하는 단계를 포함한다. 이때, 상기 쉴드전극을 형성하는 단계는 상기 화소전극을 형성하는 단계와 동시에 이루어지는 것이 바람직하다.
여기서, 상기 박막 트랜지스터층은 서로 이웃하게 제1 방향으로 형성된 제1 및 제2 게이트 배선들, 상기 제1 방향과 교차하는 제2 방향으로 형성된 데이터 배선, 상기 제1 게이트 배선 및 상기 데이터 배선과 전기적으로 연결된 제1 및 제2 구동 트랜지스터들, 및 상기 제2 게이트 배선과 전기적으로 연결된 전압변경 트랜지스터를 포함한다. 상기 화소전극은 상기 제1 구동 트랜지스터와 전기적으로 연결된 제1 화소부, 및 상기 제1 화소부와 이격되고, 상기 제2 구동 트랜지스터 및 상기 전압변경 트랜지스터와 전기적으로 연결된 제2 화소부를 포함한다. 상기 쉴드전 극은 상기 화소전극의 외곽을 감싸며, 상기 전압변경 트랜지스터의 전압변경 드레인전극의 일부와 중첩된다.
이때, 상기 박막 트랜지스터층을 형성하는 단계는 상기 제1 화소부와 중첩되고, 상기 전압변경 드레인전극의 일부와 전기적으로 연결된 중심화소 중첩부를 형성하는 단계를 포함할 수 있다.
한편, 상기 어레이 기판의 제조방법은 상기 박막 트랜지스터층을 덮어 보호하는 패시베이션막을 형성하는 단계, 및 상기 패시베이션막 상에 유기 절연막을 형성하는 단계를 포함할 수 있고, 선택적으로 상기 유기 절연막을 덮어 보호하는 보호막을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 화소전극 및 상기 쉴드전극은 상기 유기 절연막 또는 상기 보호막 상에 형성된다.
상기 유기 절연막을 형성하는 단계는 상기 패시베이션막 상에 상기 유기 절연막을 형성하는 단계, 및 상기 전압변경 드레인전극의 일부와 대응되는 상기 유기 절연막의 일부를 제거하여 쉴드 중첩홀을 형성하는 단계를 포함할 수 있다.
이러한 본 발명에 따르면, 전압변경 트랜지스터의 전압변경 드레인전극이 쉴드전극과 중첩되어 전압하강 커패시터를 형성함에 따라, 화소전극의 제1 및 제2 화소부 간의 전압차를 보다 증가시킬 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시패널을 도시한 사시도이다.
우선, 도 1을 참조하여 본 실시예에 의한 표시패널(400)을 간단하게 설명하 기로 한다. 상기 표시패널(400)은 어레이 기판(100), 대향기판(200) 및 액정층(300)을 포함하고, 광을 이용하여 영상을 외부로 표시한다.
상기 어레이 기판(100)은 매트릭스(matrix) 형태로 배치된 복수의 화소전극(pixel electrode)들, 상기 각 화소전극에 구동전압을 인가하는 박막 트랜지스터(Thin Film Transistor)들, 상기 박막 트랜지스터들을 각각 구동시키기 위한 신호선(signal line)들을 포함한다.
상기 대향기판(200)은 상기 어레이 기판(100)과 마주보도록 배치된다. 상기 대향기판(200)은 기판 전면에 형성되고 투명한 도전성물질로 이루어진 공통전극(common electrode)을 포함한다.
상기 액정층(300)은 상기 어레이 기판(100) 및 상기 대향기판(200)의 사이에 개재되며, 상기 화소전극 및 상기 공통전극의 사이에 형성된 전기장에 의하여 재배열된다. 상기 액정층(300)의 배열이 상기 전기장에 의해 변경될 경우, 상기 액정층(300)을 투과하는 광의 투과율도 변경된다.
도 2는 도 1의 어레이 기판을 개념적으로 도시한 평면도이다.
도 1 및 도 2를 참조하여 상기 어레이 기판(100)의 배치관계를 간단하게 설명하면, 상기 어레이 기판(100)은 게이트 배선(120), 데이터 배선(140) 및 화소전극(180)을 포함한다.
상기 게이트 배선(120)은 복수개가 제1 방향으로 형성되고, 상기 데이터 배선(140)은 복수개가 제1 방향과 교차되는 제2 방향으로 형성된다. 상기 제2 방향은 상기 제1 방향과 수직한 것이 바람직하다.
일례로, 상기 게이트 배선(120)은 제1 내지 제10 게이트 배선들(GL1, GL2, ... , GL10)을 포함하고, 상기 데이터 배선(140)은 제1 내지 제6 데이터 배선들(DL1, DL2, ... , DL6)을 포함한다.
상기 제1 내지 제10 게이트 배선들(GL1, GL2, ... , GL10)은 게이트 구동부(미도시)와 전기적으로 연결되어 게이트 신호들을 인가받고, 상기 제1 내지 제6 데이터 배선들(DL1, DL2, ... , DL6)은 데이터 구동부(미도시)와 전기적으로 연결되어 데이터 신호들을 인가받는다.
여기서, 상기 게이트 구동부는 상기 제1, 제3, 제5, 제7 및 제9 게이트 배선(GL1, GL3, GL5, GL7, GL9)의 좌측단과 전기적으로 연결된 좌측 게이트 구동부(미도시) 및 상기 제2, 제4, 제6, 제8 및 제10 게이트 배선(GL2, GL4, GL6, GL8, GL10)의 우측단과 전기적으로 연결된 우측 게이트 구동부(미도시)를 포함하는 것이 바람직하다. 이와 다르게, 상기 게이트 구동부는 상기 제1 내지 제10 게이트 배선들(GL1, GL2, ... , GL10)의 좌측단 또는 우측단과 전기적으로 연결될 수도 있다.
상기 제1 내지 제10 게이트 배선들(GL1, GL2, ... , GL10) 및 상기 제1 내지 제6 데이터 배선들(DL1, DL2, ... , DL6)은 서로 수직하게 교차됨에 따라 단위영역들을 정의한다. 이때, 상기 각 단위영역 내에는 상기 화소전극(180)이 형성된다. 즉, 상기 화소전극(180)은 매트릭스 형태로 복수개가 배치된다. 한편, 상기 각 단위영역은 상기 제2 방향의 길이보다 상기 제1 방향의 길이가 긴 직사각형 형상을 갖는 것이 바람직하고, 그로 인해 상기 화소전극(180)도 상기 제2 방향의 길이보다 상기 제1 방향의 길이가 긴 형상을 갖는다.
상기 게이트 배선(120), 상기 데이터 배선(140) 및 상기 화소전극(180)들간의 전기적인 연결관계를 상기 제1 내지 제3 게이트 배선들(GL1, GL2, GL3) 및 상기 제3 및 제4 데이터 배선(DL3, DL4) 사이의 전기적인 연결관계를 예를 들어 간단하게 설명하겠다.
우선, 상기 화소전극(180)은 상기 제1 및 제2 게이트 배선(GL1, GL2)과, 상기 제3 및 제4 데이터 배선(DL3, DL4)에 의해 정의된 단위영역 내에 형성된 제1 화소전극(180a) 및 상기 제2 및 제3 게이트 배선(GL2, GL3)과, 상기 제3 및 제4 데이터 배선(DL3, DL4)에 의해 정의된 단위영역 내에 형성된 제2 화소전극(180b)을 포함한다.
상기 제1 게이트 배선(GL1)은 상기 제1 화소전극(180a)과 전기적으로 연결되고, 상기 제2 게이트 배선(GL2)은 상기 제1 및 제2 화소전극(180a, 180b)과 전기적으로 연결되며, 상기 제3 게이트 배선(GL3)은 상기 제2 화소전극(180b)과 전기적으로 연결된다. 상기 제3 데이터 배선(DL3)은 상기 제1 화소전극(180a)과 전기적으로 연결되고, 상기 제4 데이터 배선(DL4)은 상기 제2 화소전극(180b)과 전기적으로 연결된다.
이상에서 설명한 전기적인 연결관계가 상기 제1 및 제2 방향을 따라 반복적으로 형성된다.
한편, 상기 제1 내지 제6 데이터 배선들(DL1, DL2, ... , DL6)의 각각에는 수직반전(vertical inversion)을 위한 데이터 신호들이 인가되는 것이 바람직하다. 그 결과, 매트릭스 형태로 배치된 상기 복수의 화소전극(180)들 각각은 상기 제1 및 제2 방향을 따라 도트반전(dot inversion)되는 극성을 갖는다.
상기 제1 내지 제6 데이터 배선들(DL1, DL2, ... , DL6)로 인가되는 상기 데이터 신호들에 대한 구체적인 설명은 상기 제2, 제3 및 제4 데이터 배선들(DL2, DL3, DL4)을 예를 들어 설명하겠다.
한 프레임 동안에는, 상기 제2 데이터 배선(DL2)으로 음의 극성을 갖는 데이터 신호가 인가되고, 상기 제3 데이터 배선(DL3)으로 양의 극성을 갖는 데이터 신호가 인가되며, 상기 제4 데이터 배선(DL4)으로 음의 극성을 갖는 데이터 신호가 인가된다. 반면, 다음 프레임 동안에는, 상기 제2 데이터 배선(DL2)으로 양의 극성을 갖는 데이터 신호가 인가되고, 상기 제3 데이터 배선(DL3)으로 음의 극성을 갖는 데이터 신호가 인가되며, 상기 제4 데이터 배선(DL4)으로 양의 극성을 갖는 데이터 신호가 인가된다.
상기 제1 내지 제6 데이터 배선들(DL1, DL2, ... , DL6)로 인가되는 상기 데이터 신호들은 이상에서 설명한 것과 같은 방식으로 각 프레임마다 반전된다.
도 3은 도 2의 A부분을 확대해서 도시한 평면도이고, 도 4는 도 3의 I-I'선을 따라 절단한 단면도이며, 도 5는 도 3의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 1, 도 2, 도 3, 도 4 및 도 5를 참조하면, 상기 어레이 기판(100)은 베이스 기판(110), 상기 게이트 배선(120), 게이트 절연막(130), 상기 데이터 배선(140), 스토리지 배선(150), 패시베이션막(160), 유기 절연막(170), 상기 화소전극(180), 쉴드전극(190), 제1 구동 트랜지스터(DTFT1), 제2 구동 트랜지스터(DTFT2) 및 전압변경 트랜지스터(VTFT)를 포함한다.
상기 베이스 기판(110)은 플레이트 형상을 갖고, 투명한 물질, 일례로 유리, 석영 또는 합성수지로 이루어진다.
상기 게이트 배선(120)은 상기 베이스 기판(110) 상에 형성되고, 상기 제1 방향으로 복수개가 형성된다. 일례로, 상기 게이트 배선(120)은 서로 이웃하게 순차적으로 형성된 상기 제1, 제2 및 제3 게이트 배선(GL1, GL2, GL3)을 포함한다.
상기 게이트 절연막(130)은 상기 게이트 배선(120)을 덮도록 상기 베이스 기판(110) 상에 형성된다. 상기 게이트 절연막(130)은 일례로, 산화실리콘(SiOx) 또는 질화실리콘(SiNx)을 포함한다.
상기 데이터 배선(140)은 상기 게이트 절연막(130) 상에 형성되고, 상기 제2 방향으로 복수개가 형성된다. 일례로, 상기 데이터 배선(140)은 서로 이웃하게 형성된 상기 제3 및 제4 데이터 배선(DL3, DL4)을 포함한다.
상기 스토리지 배선(150)은 상기 데이터 배선(140)으로부터 이격되어 상기 게이트 절연막(130) 상에 형성되고, 상기 제2 방향으로 복수개가 형성된다. 상기 스토리지 배선(150)에 대한 자세한 설명은 후술하기로 한다.
상기 패시베이션막(160)은 상기 데이터 배선(140) 및 상기 스토리지 배선(150)을 덮도록 상기 게이트 절연막(130) 상에 형성된다. 상기 패시베이션막(160)은 일례로, 산화실리콘(SiOx) 또는 질화실리콘(SiNx)을 포함한다.
상기 유기 절연막(170)은 상기 패시베이션막(160) 상에 형성된다. 상기 유기 절연막(170)의 두께는 상기 패시베이션막(160)의 두께보다 크고, 약 2um ~ 6um의 범위를 갖는 것이 바람직하다.
상기 화소전극(180)은 상기 유기 절연막(170) 상에 형성되며, 투명한 도전성 물질로 이루어진다. 상기 화소전극(180)은 상기 게이트 배선(120) 및 상기 데이터 배선(140)에 의해 정의된 상기 각 단위영역 내에 형성된다.
상기 화소전극(180)은 서로 이격된 제1 화소부(182) 및 제2 화소부(184)를 포함한다. 상기 제2 화소부(184)는 상기 제1 화소부(182)의 외곽을 감싸는 형상을 갖는 것이 바람직하고, 상기 제1 및 제2 화소부(182, 184)는 상기 각 단위영역의 중심을 상기 제2 방향을 따라 지나는 가상의 중심선을 기준으로 대칭형상을 갖는 것이 바람직하다. 이때, 상기 제1 화소부(182)는 일례로, 평면적으로 보았을 때 V-자 형상을 갖는다.
상기 쉴드전극(190)은 상기 화소전극(180)의 외곽을 감싸도록 상기 유기 절연막(170) 상에 형성된다. 바람직하게, 상기 쉴드전극(190)은 상기 화소전극(180)이 형성되지 않은 상기 유기 절연막 상에 상기 화소전극(180)으로부터 이격되어 일체화된 형상으로 형성된다. 상기 쉴드전극(190)은 상기 화소전극(180)과 동일하게 투명한 도전성물질로 이루어지는 것이 바람직하다.
상기 쉴드전극(190)은 위에서 설명한 것과 같이, 상기 화소전극(180)이 형성되지 않은 상기 유기 절연막 상에 일체화된 형상을 가짐에 따라, 상기 게이트 배선(120) 및 상기 데이터 배선(140)과 중첩될 수 있다. 그로 인해, 상기 쉴드전극(190)과, 상기 게이트 배선(120) 및 상기 데이터 배선(140) 사이에는 불필요한 커패시터가 발생된다. 따라서, 상기 불필요한 커패시터의 값을 최소화하기 위해서는 상기 유기 절연막을 약 2um 이상의 두께로 형성하는 것이 바람직하다.
상기 제1 구동 트랜지스터(DTFT1)는 상기 제1 게이트 배선(GL1) 및 상기 제3 데이터 배선(DL3)과 전기적으로 연결되고, 상기 제1 화소부(182)와 전기적으로 연결된다. 구체적으로, 상기 제1 구동 트랜지스터(DTFT1)는 상기 제1 게이트 배선(GL1)과 전기적으로 연결된 제1 구동 게이트전극(DG1), 상기 제1 구동 게이트전극(DG1)과 중첩되는 제1 구동 액티브패턴(DA1), 상기 제3 데이터 배선(DL3)과 전기적으로 연결된 제1 구동 소스전극(DS1), 및 상기 제1 화소부(182)와 전기적으로 연결된 제1 구동 드레인전극(DD1)을 포함한다. 이때, 상기 제1 구동 소스전극(DS1)은 평면적으로 보았을 때, U-자 형상을 갖는 것이 바람직하다.
상기 제2 구동 트랜지스터(DTFT2)는 상기 제1 게이트 배선(GL1) 및 상기 제3 데이터 배선(DL3)과 전기적으로 연결되고, 상기 제2 화소부(184)와 전기적으로 연결된다. 구체적으로, 상기 제2 구동 트랜지스터(DTFT2)는 상기 제1 게이트 배선(GL1)과 전기적으로 연결된 제2 구동 게이트전극(DG2), 상기 제2 구동 게이트전극(DG2)과 중첩되는 제2 구동 액티브패턴(DA2), 상기 제3 데이터 배선(DL3)과 전기적으로 연결된 제2 구동 소스전극(DS2), 및 상기 제2 화소부(184)와 전기적으로 연결된 제2 구동 드레인전극(DD2)을 포함한다. 이때, 상기 제2 구동 소스전극(DS2)은 평면적으로 보았을 때, U-자 형상을 갖는 것이 바람직하다.
상기 제1 및 제2 구동 트랜지스터(DTFT1, DTFT2)는 상기 제1 및 제2 구동 드레인전극(DD1, DD2)을 제외한 다른 구성요소들이 서로 일체화된 박막 트랜지스터인 것이 바람직하다.
구체적으로 예를 들어 설명하면, 상기 제1 및 제2 구동 게이트전극(DG1, DG2)은 서로 일체화되도록 상기 제1 게이트 배선(GL1)으로부터 상기 제2 방향으로 돌출된다. 상기 제1 및 제2 구동 액티브패턴(DA1, DA2)은 서로 일체화되어 상기 제1 및 제2 구동 게이트전극(DG1, DG2)과 중첩된다. 상기 제1 및 제2 구동 소스전극(DA1, DA2)은 서로 일체화되도록 상기 제3 데이터 배선(DL3)으로부터 상기 제1 방향으로 돌출된다.
반면, 상기 제1 및 제2 구동 드레인전극(DD1, DD2)은 서로 분리되어 형성되고, 상기 패시베이션막(160)에 의해 덮여진다. 구체적으로, 상기 제1 구동 드레인전극(DD1)은 상기 제1 구동 소스전극(DS1)으로부터 이격되어 상기 제1 구동 액티브패턴(DA1)과 중첩되고, 상기 제1 화소부(184)와 전기적으로 연결된다. 또한, 상기 제2 구동 드레인전극(DD2)은 상기 제2 구동 소스전극(DS2)으로부터 이격되어 상기 제2 구동 액티브패턴(DA2)과 중첩되고, 상기 제2 화소부(184)와 전기적으로 연결된다.
상기 제1 구동 드레인전극(DD1)은 상기 제1 화소부(182)와 중첩되도록 상기 게이트 절연막(130) 상에 형성된 제1 구동 중첩부(DO1)를 포함한다. 이때, 상기 제1 구동 중첩부(DO1)와 대응되는 상기 패시베이션막(160) 및 상기 유기 절연막(170)에는 상기 제1 화소부(182)를 상기 제1 구동 중첩부(DO1)와 전기적으로 접촉시키기 위한 제1 구동 콘택홀(DOH1)이 형성된다.
상기 제2 구동 드레인전극(DD2)은 상기 제2 화소부(184)와 중첩되도록 상기 게이트 절연막(130) 상에 형성된 제2 구동 중첩부(DO2)를 포함한다. 이때, 상기 제2 구동 중첩부(DO2)와 대응되는 상기 패시베이션막(160) 및 상기 유기 절연막(170) 에는 상기 제2 화소부(184)를 상기 제2 구동 중첩부(DO2)와 전기적으로 접촉시키기 위한 제2 구동 콘택홀(DOH2)이 형성된다.
상기 전압변경 트랜지스터(VTFT)는 상기 제2 게이트 배선(GL2) 및 상기 제2 화소부(184)와 전기적으로 연결되고, 일부가 상기 쉴드전극(190)과 중첩된다. 구체적으로, 상기 전압변경 트랜지스터(VTFT)는 전압변경 게이트전극(VG), 전압변경 액티브패턴(VA), 전압변경 소스전극(VS) 및 전압변경 드레인전극(VD)을 포함한다.
상기 전압변경 게이트전극(VG)은 상기 제2 게이트 배선(GL2)으로부터 상기 제1 게이트 배선(GL1) 쪽으로 돌출된다. 상기 전압변경 액티브패턴(VA)은 상기 전압변경 게이트전극(VG)과 중첩되도록 상기 게이트 절연막(130) 상에 형성된다. 상기 전압변경 소스전극(VS)은 상기 전압변경 액티브패턴(VA)과 중첩되도록 상기 게이트 절연막(130) 상에 형성되고, 상기 제2 화소부(184)와 전기적으로 연결된다. 상기 전압변경 드레인전극(VD)은 상기 전압변경 액티브패턴(VA)과 중첩되도록 상기 게이트 절연막(130) 상에 상기 전압변경 소스전극(VS)으로부터 이격되어 형성되고, 상기 쉴드전극(190)과 중첩된다.
상기 전압변경 소스전극(VS)은 상기 제2 화소부(184)와 중첩되도록 상기 게이트 절연막(130) 상에 형성된 외곽화소 중첩부(PO)를 포함한다. 이때, 상기 외곽화소 중첩부(PO)와 대응되는 상기 패시베이션막(160) 및 상기 유기 절연막(170)에는 상기 제2 화소부(184)를 상기 외곽화소 중첩부(PO)와 전기적으로 접촉시키기 위한 외곽화소 콘택홀(POH)이 형성된다.
상기 전압변경 드레인전극(VD)은 상기 쉴드전극(190)과 중첩되도록 상기 게 이트 절연막(130) 상에 형성되어, 상기 쉴드전극(190)과의 사이에서 전압하강 커패시터를 형성하는 쉴드 중첩부(SO)를 포함한다. 이때, 상기 쉴드 중첩부(SO)와 대응되는 상기 유기 절연막(170)에는 상기 전압하강 커패시터의 값을 증가시키기 위한 쉴드 중첩홀(SOH)이 형성된다. 즉, 상기 쉴드 중첩홀(SOH)에 의해 상기 쉴드 중첩부(SO) 및 상기 쉴드전극(190) 사이의 간격이 줄어듦에 따라, 기 전압하강 커패시터의 값이 보다 증가될 수 있다.
여기서, 상기 제1 구동 트랜지스터(DTFT1), 상기 제2 구동 트랜지스터(DTFT2) 및 상기 전압변경 트랜지스터(VTFT)는 상기 데이터 배선(140) 중 어느 하나를 기준으로 일측과 타측을 상기 제2 방향을 따라 번갈아 가며 형성되는 것이 바람직하다.
한편, 상기 스토리지 배선(150)에 대하여 보다 자세하게 설명하면, 상기 스토리지 배선(150)은 상기 각 단위영역의 중심을 상기 제2 방향으로 지나는 가상의 상기 중심선을 따라 형성되는 것이 바람직하다. 즉, 상기 스토리지 배선(150)은 상기 화소전극(180)의 중심을 상기 제2 방향으로 가로지르도록 형성되는 것이 바람직하다.
상기 스토리지 배선(150)은 제1 화소 중첩부(152) 및 제2 화소 중첩부(154)를 포함한다. 상기 제1 화소 중첩부(152)는 상기 제1 화소부(182)와 중첩되어, 상기 제1 화소부(182)와의 사이에서 제1 스토리지 커패시터를 형성한다. 상기 제2 화소 중첩부(154)는 상기 제2 화소부(184)와 중첩되어, 상기 제2 화소부(184)와의 사이에서 제2 스토리지 커패시터를 형성한다. 이때, 상기 제1 및 제2 화소 중첩 부(152, 154)는 일체화된 형상을 갖는 것이 바람직하고, 일례로 직사각형 형상을 갖는다.
상기 제1 화소 중첩부(152)와 대응되는 위치의 상기 유기 절연막(170)에는 상기 제1 스토리지 커패시터의 값을 증가시키기 위한 제1 화소 중첩홀(PH1)이 형성되는 것이 바람직하다. 상기 제2 화소 중첩부(154)와 대응되는 위치의 상기 유기 절연막(170)에는 상기 제2 스토리지 커패시터의 값을 증가시키기 위한 제2 화소 중첩홀(PH2)이 형성된 것이 바람직하다.
도 6은 도 4와 다른 실시예를 도시한 단면도이다.
도 1, 도 2, 도 3 및 도 6을 참조하면, 상기 어레이 기판(100)은 상기 유기 절연막(170)을 덮어 보호하기 위한 보호막(175)을 더 포함할 수 있다.
상기 보호막(175)은 상기 유기 절연막(170)을 덮어 보호하며, 일례로 산화실리콘(SiOx) 또는 질화실리콘(SiNx)을 포함한다. 그로 인해, 상기 화소전극(180) 및 상기 쉴드전극(190)은 상기 보호막(175) 상에 형성된다. 상기 보호막(175)은 상기 제1 구동 콘택홀(DOH1), 상기 제2 구동 콘택홀(DOH2) 및 상기 외곽화소 콘택홀(POH)과 대응되도록 개구되어 있다.
한편, 상기 유기 절연막(170)은 색을 표현하기 위한 컬러필터일 수 있다. 상기 컬러필터는 일례로, 적색 컬러필터, 녹색 컬러필터 및 청색 컬러필터를 포함한다.
상기 유기 절연막(170)이 상기 컬러필터일 경우일 때, 상기 화소전극(180) 및 상기 쉴드전극(190)과 직접 접촉하면, 상기 유기 절연막(170)은 일반적으로 상 기 화소전극(180) 및 상기 쉴드전극(190)으로부터 악영향을 받을 수 있다. 따라서, 상기 유기 절연막(170)이 상기 컬러필터일 경우, 상기 보호막(175)에 의해 보호될 필요가 있다.
도 7은 도 3의 구성요소들 간의 전기적인 연결관계를 나타낸 회로도이다.
도 7을 참조하여 도 3에 도시된 구성요소들 간의 전기적인 연결관계를 설명하겠다.
우선, 상기 제1 구동 트랜지스터(DTFT1)에 대해서 설명하면, 상기 제1 구동 트랜지스터(DTFT1)의 게이트 단자는 상기 제1 게이트 배선(GL1)과 전기적으로 연결되고, 상기 제1 구동 트랜지스터(DTFT1)의 소스 단자는 상기 제3 데이터 배선(DL3)과 전기적으로 연결되며, 상기 제1 구동 트랜지스터(DTFT1)의 드레인 단자는 제1 액정 커패시터(Clc1)의 일단 및 제1 스토리지 커패시터(Cst1)의 일단과 전기적으로 연결된다.
여기서, 상기 제1 액정 커패시터(Clc1)는 상기 제1 화소부(182) 및 상기 대향기판의 공통전극에 의해 정의되고, 상기 제1 스토리지 커패시터(Cst1)는 상기 제2 화소부(184) 및 상기 스토리지 배선(150)에 의해 정의된다. 따라서, 상기 제1 액정 커패시터(Clc1)의 타단에는 상기 공통전극의 공통전압(Vcom)이 인가되고, 상기 제1 스토리지 커패시터(Cst1)의 타단에는 상기 스토리지 배선(150)의 기준전압(Vcst)이 인가된다. 이때, 상기 공통전압(Vcom) 및 상기 기준전압(Vcst)은 서로 동일한 전압인 것이 바람직하다.
상기 제2 구동 트랜지스터(DTFT2)에 대해서 설명하면, 상기 제2 구동 트랜지 스터(DTFT2)의 게이트 단자는 상기 제1 게이트 배선(GL1)과 전기적으로 연결되고, 상기 제2 구동 트랜지스터(DTFT2)의 소스 단자는 상기 제3 데이터 배선(DL3)과 전기적으로 연결되며, 상기 제2 구동 트랜지스터(DTFT2)의 드레인 단자는 제2 액정 커패시터(Clc2)의 일단 및 제2 스토리지 커패시터(Cst2)의 일단과 전기적으로 연결된다.
여기서, 상기 제2 액정 커패시터(Clc2)는 상기 제2 화소부(184) 및 상기 공통전극에 의해 정의되고, 상기 제2 스토리지 커패시터(Cst2)는 상기 제2 화소부(184) 및 상기 스토리지 배선(150)에 의해 정의된다. 따라서, 상기 제2 액정 커패시터(Clc2)의 타단에는 상기 공통전압(Vcom)이 인가되고, 상기 제2 스토리지 커패시터(Cst2)의 타단에는 상기 기준전압(Vcst)이 인가된다.
상기 전압변경 트랜지스터(VTFT)에 대해서 설명하면, 상기 전압변경 트랜지스터(VTFT)의 게이트 단자는 상기 제2 게이터 배선(DL2)과 전기적으로 연결되고, 상기 전압변경 트랜지스터(VTFT)의 소스 단자는 상기 제2 액정 커패시터(Clc2)의 일단 및 상기 제2 스토리지 커패시터(Cst2)의 일단과 전기적으로 연결되며, 상기 전압변경 트랜지스터(VTFT)의 드레인 단자는 전압하강 커패시터(Cdown)의 일단과 전기적으로 연결된다.
여기서, 상기 전압하강 커패시터(Cdown)는 상기 쉴드 중첩부(SO) 및 상기 쉴드전극(190)에 의해 정의된다. 따라서, 상기 전압하강 커패시터(Cdown)의 타단에는 상기 쉴드전극(190)의 쉴드전압(Vshd)이 인가된다. 이때, 상기 쉴드전압(Vshd)은 상기 공통전압(Vcom)과 동일한 전압인 것이 바람직하다.
한편, 도 7에 도시된 회로도를 간단하게 회로해석하면 다음과 같다.
우선, 상기 제1 게이트 배선(DL1)으로 게이트 신호가 인가되면, 상기 제1 및 제2 구동 트랜지스터(DTFT1, DTFT2)는 턴-온(turn-on)된다. 그로 인해, 상기 제3 데이터 배선(DL3)으로 인가되는 데이터 신호는 상기 제1 액정 커패시터(Clc1)의 일단 및 상기 제1 스토리지 커패시터(Cst1)의 일단과, 상기 제2 액정 커패시터(Clc2)의 일단 및 상기 제2 스토리지 커패시터(Cst2)의 일단으로 인가된다. 즉, 상기 제3 데이터 배선(DL3)으로 인가되는 데이터 신호는 제1 화소부(182) 및 제2 화소부(184)로 제1 전압을 충전시킨다.
이어서, 상기 제2 게이트 배선(GL2)으로 게이트 신호가 인가되면, 상기 전압변경 트랜지스터(VTFT)가 턴-온(turn-on)된다. 그로 인해, 상기 제2 화소부(184)에 충전된 상기 제1 전압은 상기 전압하강 커패시터(Cdown)의 일단으로 인가된다. 여기서, 상기 전압하강 커패시터(Cdown)의 일단에는 이미 이전 프레임에 인가된 임의의 이전 프레임전압이 인가되어 있고, 상기 이전 프레임전압은 일반적으로 상기 제1 전압의 반대 극성을 갖는다. 따라서, 상기 제1 전압과 상기 이전 프레임전압이 서로 혼합됨에 따라, 상기 제2 화소부(184)에는 상기 제1 전압보다 낮은 레벨의 제2 전압이 발생된다.
결과적으로, 상기 제1 화소부(182)에는 상기 제1 전압이 인가되고, 상기 제2 화소부에는 상기 제1 전압보다 낮은 레벨의 상기 제2 전압이 인가된다. 그로 인해, 상기 표시패널로부터 표시되는 영상의 시야각이 증가될 수 있다.
도 8은 도 3과 다른 실시예를 도시한 평면도이고, 도 9는 도 8의 구성요소들 간의 전기적인 연결관계를 나타낸 회로도이다.
도 1, 도 2, 도 8 및 도 9를 참조하면, 상기 전압변경 드레인전극(VD)은 상기 제1 화소부(182)와 중첩되는 중심화소 중첩부(CO)를 더 포함할 수 있다.
구체적으로 설명하면, 상기 중심화소 중첩부(CO)는 상기 제1 화소부(182)와 중첩되어, 상기 제1 화소부(182)와의 사이에서 전압상승 커패시터(Cup)를 정의한다. 이때, 상기 중심화소 중첩부(CO)는 상기 쉴드 중첩부(SO)와 직접 연결되어 있는 것이 바람직하다.
상기 중심화소 중첩부(CO)와 대응되는 위치의 상기 유기 절연막에는 상기 전압상승 커패시터(Cup)의 값을 증가시키기 위한 중심화소 중첩홀(COH)이 더 형성될 수 있다.
한편, 도 9에 도시된 회로도를 간단히 설명하고자 한다. 이때, 도 7에 도시된 회로도와 다른 점만을 간단하게 설명하겠다.
상기 전압변경 트랜지스터(VTFT)의 드레인 단자는 전압상승 커패시터(Cup)의 일단 및 상기 전압하강 커패시터(Cdown)의 일단과 전기적으로 연결된다. 여기서, 상기 전압상승 커패시터(Cup)는 상기 중심화소 중첩부(CO) 및 상기 제1 화소부(182)에 의해 정의된다. 상기 전압상승 커패시터(Cup)의 타단은 상기 제1 액정 커패시터(Clc1)의 일단 및 상기 제1 스토리지 커패시터(Cst1)의 일단과 전기적으로 연결된다.
따라서, 도 9에 도시된 회로도를 간단하게 회로해석하면 다음과 같다.
우선, 상기 제1 게이트 배선(DL1)의 게이트 신호에 의해 상기 제1 및 제2 구 동 트랜지스터(DTFT1, DTFT2)가 턴-온(turn-on)되면, 상기 제3 데이터 배선(DL3)으로 인가되는 데이터 신호는 상기 제1 액정 커패시터(Clc1)의 일단 및 상기 제1 스토리지 커패시터(Cst1)의 일단과, 상기 제2 액정 커패시터(Clc2)의 일단 및 상기 제2 스토리지 커패시터(Cst2)의 일단으로 인가된다. 즉, 상기 제3 데이터 배선(DL3)으로 인가되는 데이터 신호는 제1 화소부(182) 및 제2 화소부(184)로 제1 전압을 충전시킨다.
이어서, 상기 제2 게이트 배선(GL2)의 게이트 신호에 의해 상기 전압변경 트랜지스터(VTFT)가 턴-온(turn-on)되면, 상기 제2 화소부(184)에 충전된 상기 제1 전압은 상기 전압하강 커패시터(Cdown)의 일단 및 상기 전압상승 커패시터(Cup)의 일단으로 인가된다.
여기서, 상기 전압하강 커패시터(Cdown)의 일단 및 상기 전압상승 커패시터(Cup)의 일단에는 이미 이전 프레임에 인가된 임의의 이전 프레임전압이 인가되어 있고, 상기 이전 프레임전압은 일반적으로 상기 제1 전압의 반대 극성을 갖는다. 따라서, 상기 제1 전압과 상기 이전 프레임전압이 서로 혼합됨에 따라, 상기 제2 화소부(184)에는 상기 제1 전압보다 낮은 레벨의 제2 전압이 발생된다.
반면, 상기 전압상승 커패시터(Cup)의 일단에 형성되는 전압이 상기 이전 프레임전압에서 상기 제2 전압으로 증가됨에 따라, 상기 전압상승 커패시터(Cup)의 타단에 형성되는 전압도 상기 이전 프레임전압 및 상기 제2 전압의 차이만큼 증가한다. 즉, 상기 제1 화소부(182)에 형성되는 전압은 상기 제1 전압에서 상기 이전 프레임전압 및 상기 제2 전압의 차이만큼 증가하여 제3 전압이 된다.
결과적으로, 상기 제1 화소부(182)에는 상기 제1 전압보다 높은 레벨의 상기 제3 전압이 인가되고, 상기 제2 화소부(184)에는 상기 제1 전압보다 낮은 레벨의 상기 제2 전압이 인가된다.
이와 같이 본 실시예에 따르면, 상기 전압변경 드레인전극(VD)이 상기 스토리지 배선(150)과 중첩되는 것이 아니라 상기 화소전극을 감싸는 상기 쉴드전극(190)과 중첩됨에 따라, 상기 전압하강 커패시터(Cdown)가 보다 형성될 수 있다.
한편, 상기 화소전극(180)의 외곽을 감싸는 상기 쉴드전극(190)에 상기 공통전극과 동일하게 상기 공통전압(Vcom)이 인가될 경우, 상기 대향기판(200)에 형성되어 광을 차단하는 광차단막이 생략될 수 있다. 즉, 노말리 블랙모드(Normally)로 동작되는 표시패널에 있어서, 상기 쉴드전극(190)에 상기 공통전압(Vcom)이 인가되면, 상기 쉴드전극(190) 및 상기 공통전극 사이에 전기장이 형성되지 않기 때문에 광이 이동하는 것을 차단할 수 있다.
마지막으로, 도 1 내지 도 6을 참조하여 상기 어레이 기판(100)의 제조하는 방법에 대하여 간단하게 설명하겠다.
우선, 상기 게이트 배선(120), 상기 데이터 배선(140), 상기 스토리지 배선(150), 상기 제1 구동 트랜지스터(DTFT1), 상기 제2 구동 트랜지스터(DTFT2), 및 상기 전압변경 트랜지스터(VTFT)를 갖는 박막 트랜지스터증을 상기 베이스 기판(110) 상에 형성한다. 이때, 상기 제1 구동 트랜지스터(DTFT1), 상기 제2 구동 트랜지스터(DTFT2) 및 상기 전압변경 트랜지스터(VTFT)를 박막 트랜지스터들이라고 정의한다.
상기 박막 트랜지스터층이 형성되는 과정을 구체적으로 예를 들어 설명하면, 상기 게이트 배선(120) 및 상기 박막 트랜지스터들의 게이트 전극을 상기 베이스 기판(110) 상에 형성한다.
이어서, 상기 게이트 절연막(130)을 상기 게이트 배선(120) 및 상기 박막 트랜지스터들의 게이트 전극을 덮도록 상기 베이스 기판(110) 상에 형성하고, 상기 박막 트랜지스터들의 게이트 전극과 중첩되도록 상기 박막 트랜지스터들의 액티브 패턴을 상기 게이트 절연막(130) 상에 형성한다.
이어서, 상기 데이터 배선(140), 상기 스토리지 배선(150) 및 상기 박막 트랜지스터들의 소스 전극과 드레인 전극을 상기 게이트 절연막(130) 상에 형성한다. 이때, 상기 박막 트랜지스터의 소스 전극 및 드레인 전극은 상기 박막 트랜지스터들의 액티브 패턴과 중첩되도록 서로 이격되어 형성된다.
상기 박막 트랜지스터증을 형성한 후, 상기 박막 트랜지스터증을 덮어 보호하는 상기 패시베이션막(160)을 형성하고, 상기 패시베이션막(160) 상에 상기 유기 절연막(170)을 형성한다.
상기 패시베이션막(160) 및 상기 유기 절연막(170)을 형성한 후, 상기 패시베이션막(160)의 일부 및 상기 유기 절연막(170)의 일부를 제거하여, 상기 제1 및 제2 구동 콘택홀(DOH1, DOH2), 상기 외곽화소 콘택홀(POH), 상기 쉴드 중첩홀(SOH) 및 상기 중심화소 중첩홀(COH)을 형성한다.
이때, 상기 제1 및 제2 구동 콘택홀(DOH1, DOH2)과 상기 외곽화소 콘택홀(POH)은 상기 패시베이션막(160)의 일부 및 상기 유기 절연막(170)의 일부가 제 거되어 형성된 것이고, 상기 쉴드 중첩홀(SOH) 및 상기 중심화소 중첩홀(COH)은 상기 유기 절연막(170)의 일부가 제거되어 형성된 것이다.
이어서, 상기 유기 절연막(170) 상에 투명한 도전성물질로 이루어진 투명 전극층을 형성하고, 상기 투명 전극층을 패터닝하여 상기 화소전극(180) 및 상기 쉴드전극(190)을 형성한다. 즉, 상기 화소전극(180) 및 상기 쉴드전극(190)은 서로 다른 공정단계를 통해 형성될 수 있지만, 위에서 설명한 것과 같이 서로 동시에 형성되는 것이 바람직하다.
구체적으로, 상기 화소전극(180)은 서로 이격된 상기 제1 및 제2 화소부(182, 184)를 포함한다. 상기 쉴드전극(190)은 상기 화소전극(180)의 외곽을 감싸도록 형성된다.
한편, 상기 어레이 기판(100)의 제조방법은 상기 유기 절연막(170)을 덮어 보호하는 상기 보호막(175)을 형성하는 단계를 더 포함할 수 있다. 즉, 상기 보호막(175)은 상기 유기 절연막(170)이 형성된 후, 상기 유기 절연막(170) 상에 형성되고, 이어서 상기 투명 전극층이 상기 보호막(175) 상에 형성될 수 있다.
이와 같은 본 발명에 의하면, 전압변경 드레인전극이 종래와 같이 스토리지 배선과 중첩되는 것이 아니라 화소전극을 감싸는 쉴드전극과 중첩됨에 따라, 전압하강 커패시터를 보다 쉽게 형성하여, 제1 및 제2 화소부에 인가되는 제1 및 제2 전압 사이의 차이를 증가시킬 수 있다.
또한, 노말리 블랙모드로 동작되는 표시패널에서 쉴드전극에 공통전극과 동 일하게 공통전압이 인가될 경우, 대향기판에 형성되어질 광차단막을 생략시킬 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (29)

  1. 서로 이웃하게 제1 방향으로 형성된 제1 및 제2 게이트 배선들;
    상기 제1 방향과 교차하는 제2 방향으로 형성된 데이터 배선;
    서로 이격된 제1 및 제2 화소부들을 갖는 화소전극;
    상기 화소전극의 외곽을 감싸도록 형성된 쉴드전극;
    상기 제1 게이트 배선 및 상기 데이터 배선과 전기적으로 연결되고, 상기 제1 화소부와 전기적으로 연결된 제1 구동 트랜지스터;
    상기 제1 게이트 배선 및 상기 데이터 배선과 전기적으로 연결되고, 상기 제2 화소부와 전기적으로 연결된 제2 구동 트랜지스터; 및
    상기 쉴드전극과 중첩되는 쉴드 중첩부를 갖는 전압변경 드레인전극을 포함하고, 상기 제2 게이트 배선 및 상기 제2 화소부와 전기적으로 연결된 전압변경 트랜지스터를 포함하는 어레이 기판.
  2. 제1항에 있어서, 상기 제1 및 제2 게이트 배선들, 상기 데이터 배선, 상기 제1 및 제2 구동 트랜지스터들, 및 상기 전압변경 트랜지스터를 덮어 보호하는 패시베이션막; 및
    상기 패시베이션막과, 상기 화소전극 및 상기 쉴드전극 사이에 형성된 유기 절연막을 더 포함하는 것을 특징으로 하는 어레이 기판.
  3. 제2항에 있어서, 상기 쉴드전극은 상기 제1 게이트 배선, 상기 제2 게이트 배선 및 상기 데이터 배선과 중첩되도록 형성된 것을 특징으로 하는 어레이 기판.
  4. 제2항에 있어서, 상기 유기 절연막은 색을 표시하기 위한 컬러필터를 포함하는 것을 특징으로 하는 어레이 기판.
  5. 제2항에 있어서, 상기 화소전극 및 상기 쉴드전극과, 상기 유기 절연막 사이에 형성된 보호막을 더 포함하는 것을 특징으로 하는 어레이 기판.
  6. 제2항에 있어서, 상기 쉴드 중첩부는 상기 쉴드전극과 중첩되어 전압하강 커패시터를 형성하고,
    상기 쉴드 중첩부와 대응되는 위치의 상기 유기 절연막에는 상기 전압하강 커패시터의 값을 증가시키기 위한 쉴드 중첩홀이 형성된 것을 특징으로 하는 어레이 기판.
  7. 제6항에 있어서, 상기 전압변경 드레인전극은 상기 제1 화소부와 중첩되어, 상기 제1 화소부와의 사이에서 전압상승 커패시터를 형성하는 중심화소 중첩부를 더 포함하고,
    상기 중심화소 중첩부와 대응되는 위치의 상기 유기 절연막에는 상기 전압상강 커패시터의 값을 증가시키기 위한 중심화소 중첩홀이 더 형성된 것을 특징으로 하는 어레이 기판.
  8. 제2항에 있어서, 상기 화소전극과 중첩되도록 상기 제2 방향으로 형성되어 상기 패시베이션막에 의해 덮여지는 스토리지 배선을 더 포함하는 것을 특징으로 하는 어레이 기판.
  9. 제8항에 있어서, 상기 스토리지 배선은
    상기 제1 화소부와 중첩되어, 상기 제1 화소부와의 사이에서 제1 스토리지 커패시터를 형성하는 제1 화소 중첩부; 및
    상기 제2 화소부와 중첩되어, 상기 제2 화소부와의 사이에서 제2 스토리지 커패시터를 형성하는 제2 화소 중첩부를 포함하는 것을 특징으로 하는 어레이 기판.
  10. 제9항에 있어서, 상기 제1 화소 중첩부와 대응되는 위치의 상기 유기 절연막에는 상기 제1 스토리지 커패시터의 값을 증가시키기 위한 제1 화소 중첩홀이 형성되고,
    상기 제2 화소 중첩부와 대응되는 위치의 상기 유기 절연막에는 상기 제2 스토리지 커패시터의 값을 증가시키기 위한 제2 화소 중첩홀이 형성된 것을 특징으로 하는 어레이 기판.
  11. 제8항에 있어서, 상기 스토리지 배선은 상기 화소전극의 중심을 가로지르도록 형성된 것을 특징으로 하는 어레이 기판.
  12. 제1항에 있어서, 상기 쉴드전극은 상기 화소전극과 동일하게 투명한 도전성 물질로 이루어진 것을 특징으로 하는 어레이 기판.
  13. 제1항에 있어서, 상기 유기 절연막의 두께는 2um ~ 6um의 범위를 갖는 것을 특징으로 하는 어레이 기판.
  14. 제1항에 있어서, 상기 화소전극은 상기 제1 방향의 길이가 상기 제2 방향의 길이보다 긴 형상을 갖는 것을 특징으로 하는 어레이 기판.
  15. 제1항에 있어서, 상기 제2 화소부는 상기 제1 화소부를 감싸는 형상을 갖는 것을 특징으로 하는 어레이 기판.
  16. 제15항에 있어서, 상기 제1 및 제2 화소부들은 상기 제2 방향을 따라 지나는 가상의 중심선을 기준으로 대칭 형상을 갖는 것을 특징으로 하는 어레이 기판.
  17. 제15항에 있어서, 상기 제1 화소부에는 제1 전압이 인가되고, 상기 제2 화소부에는 상기 제1 전압보다 낮은 레벨의 제2 전압이 인가되는 것을 특징으로 하는 어레이 기판.
  18. 제1항에 있어서, 상기 전압변경 트랜지스터는
    상기 제2 게이트 배선과 전기적으로 연결된 전압변경 게이트전극;
    상기 전압변경 게이트전극과 중첩되는 전압변경 액티브패턴; 및
    상기 제2 화소부와 전기적으로 연결된 전압변경 소스전극을 포함하는 것을 특징으로 하는 어레이 기판.
  19. 제1항에 있어서, 상기 제1 구동 트랜지스터는
    상기 제1 게이트 배선과 전기적으로 연결된 제1 구동 게이트전극;
    상기 제1 구동 게이트전극과 중첩되는 제1 구동 액티브패턴;
    상기 데이터 배선과 전기적으로 연결된 제1 구동 소스전극; 및
    상기 제1 화소부와 전기적으로 연결된 제1 구동 드레인전극을 포함하고,
    상기 제2 구동 트랜지스터는
    상기 제1 게이트 배선과 전기적으로 연결되고, 상기 제1 구동 게이트전극과 일체화된 제2 구동 게이트전극;
    상기 제2 구동 게이트전극과 중첩되고, 상기 제1 구동 액티브패턴과 일체화된 제2 구동 액티브패턴;
    상기 데이터 배선과 전기적으로 연결되고, 상기 제1 구동 소스전극과 일체화된 제2 구동 소스전극; 및
    상기 제2 화소부와 전기적으로 연결되고, 상기 제2 구동 드레인전극으로부터 이격된 제2 구동 드레인전극을 포함하는 것을 특징으로 하는 어레이 기판.
  20. 제1항에 있어서, 상기 제1 구동 트랜지스터, 상기 제2 구동 트랜지스터 및 상기 전압변경 트랜지스터는 상기 데이터 배선을 기준으로 일측과 타측을 상기 제2 방향을 따라 번갈아 가며 형성된 것을 특징으로 하는 어레이 기판.
  21. 어레이 기판;
    상기 어레이 기판과 대향하는 대향기판; 및
    상기 어레이 기판과 상기 대향기판 사이에 개재된 액정층을 포함하고,
    상기 어레이 기판은
    서로 이웃하게 제1 방향으로 형성된 제1 및 제2 게이트 배선들;
    상기 제1 방향과 교차하는 제2 방향으로 형성된 데이터 배선;
    서로 이격된 제1 및 제2 화소부들을 갖는 화소전극;
    상기 화소전극의 외곽을 감싸도록 형성된 쉴드전극;
    상기 제1 게이트 배선 및 상기 데이터 배선과 전기적으로 연결되고, 상기 제1 화소부와 전기적으로 연결된 제1 구동 트랜지스터;
    상기 제1 게이트 배선 및 상기 데이터 배선과 전기적으로 연결되고, 상기 제2 화소부와 전기적으로 연결된 제2 구동 트랜지스터; 및
    상기 쉴드전극과 중첩되는 쉴드 중첩부를 갖는 전압변경 드레인전극을 포함 하고, 상기 제2 게이트 배선 및 상기 제2 화소부와 전기적으로 연결된 전압변경 트랜지스터를 포함하는 것을 특징으로 하는 표시패널.
  22. 제21항에 있어서, 상기 대향기판은 기판 전면에 형성되어 공통전압이 인가되고, 투명한 도전성 물질로 이루어진 공통전극을 포함하는 것을 특징으로 하는 표시패널.
  23. 제22항에 있어서, 상기 쉴드전극은 상기 공통전극과 동일하게 상기 공통전압이 인가되는 것을 특징으로 하는 표시패널.
  24. 서로 이웃하게 제1 방향으로 형성된 제1 및 제2 게이트 배선들, 상기 제1 방향과 교차하는 제2 방향으로 형성된 데이터 배선, 상기 제1 게이트 배선 및 상기 데이터 배선과 전기적으로 연결된 제1 및 제2 구동 트랜지스터들, 및 상기 제2 게이트 배선과 전기적으로 연결된 전압변경 트랜지스터를 갖는 박막 트랜지스터층을 형성하는 단계;
    상기 제1 구동 트랜지스터와 전기적으로 연결된 제1 화소부, 및 상기 제1 화소부와 이격되고, 상기 제2 구동 트랜지스터 및 상기 전압변경 트랜지스터와 전기적으로 연결된 제2 화소부를 갖는 화소전극을 형성하는 단계; 및
    상기 화소전극의 외곽을 감싸며, 상기 전압변경 트랜지스터의 전압변경 드레인전극의 일부와 중첩되는 쉴드전극을 형성하는 단계를 포함하는 어레이 기판의 제 조방법.
  25. 제24항에 있어서, 상기 쉴드전극을 형성하는 단계는 상기 화소전극을 형성하는 단계와 동시에 이루어지는 것을 특징으로 하는 어레이 기판의 제조방법.
  26. 제24항에 있어서, 상기 박막 트랜지스터증을 형성하는 단계는
    상기 제1 화소부와 중첩되고, 상기 전압변경 드레인전극의 일부와 전기적으로 연결된 중심화소 중첩부를 형성하는 단계를 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
  27. 제24항에 있어서, 상기 박막 트랜지스터층을 덮어 보호하는 패시베이션막을 형성하는 단계; 및
    상기 패시베이션막 상에 유기 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
  28. 제27항에 있어서, 상기 유기 절연막을 덮어 보호하는 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
  29. 제27항에 있어서, 상기 유기 절연막을 형성하는 단계는
    상기 패시베이션막 상에 상기 유기 절연막을 형성하는 단계; 및
    상기 전압변경 드레인전극의 일부와 대응되는 상기 유기 절연막의 일부를 제거하여 쉴드 중첩홀을 형성하는 단계를 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
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