KR20080099689A - 반도체 소자의 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명은 복수의 게이트 전극 사이의 간격을 최대한 확보하면서 게이트 전극을 형성하기 위한 식각공정 후 실시되는 재산화공정에 의해 고융점 금속막이 이상 산화되는 것을 방지할 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 제1 도전막을 형성하는 단계와, 상기 제1 도전막 상에 상기 제1 도전막보다 낮은 비저항을 갖는 제2 도전막을 형성하는 단계와, 상기 제2 도전막을 식각하여 제2 도전막 패턴을 형성하는 단계와, 상기 제2 도전막 패턴의 양측벽에 보호막을 형성하는 단계와, 상기 보호막을 식각 장벽층으로 하여 상기 제1 도전막을 식각하는 단계와, 상기 보호막 하부의 상기 제1 도전막을 식각하여 상기 제2 도전막 패턴과 정렬된 제1 도전막 패턴을 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 형성방법을 제공한다.
게이트 전극, 폴리실리콘, 텅스텐, 이등방성, 등방성, 재산화공정, 보호막
Description
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 기판
101 : 게이트 절연막
102 : 제1 도전막
102C : 제1 도전막 패턴
103 : 제2 도전막
103A : 제2 도전막 패턴
104 : 하드 마스크
104A : 하드 마스크 패턴
105 : 비정질 카본을 함유한 막
106 : 실리콘산화질화막
107 : 반사 방지막
108 : 식각 마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 비저항을 감소시키기 위해 금속막이 적층된 구조로 이루어진 반도체 소자의 게이트 전극 형성방법에 관한 것이다.
반도체 소자에서 스위칭 소자로 널리 사용되는 모스(MOS, Metal Oxide Semiconductor) 트랜지스터의 게이트 전극은 폴리실리콘(polysilicon)을 이용하여 형성하여 왔다. 이러한 폴리실리콘 게이트 전극은 그 형성공정이 안정하다는 장점이 있다.
하지만, 반도체 소자의 고집적화에 따라 선폭이 0.15㎛이하까지 미세화가 진행됨에 따라 폴리실리콘 게이트 전극은 그 자체의 높은 비저항 특성으로 인해 동작 지연 시간이 길어, 고속동작을 요구하는 소자에 적용하기가 어려운 문제점이 있었다. 이러한 문제점은 반도체 소자의 고집적화에 따라 더욱 심각한 문제로 대두되고 있으며, 이를 개선하기 위하여 텅스텐(W)과 같은 고융점 금속을 폴리실리콘 상에 적층시켜 게이트 전극으로 사용하는 기술에 대한 많은 연구 및 개발이 진행되고 있다.
이와 같이, 게이트 전극을 폴리실리콘과 텅스텐의 적층 구조로 형성하는 경 우 소자의 고속 동작을 구현할 수 있는 이점은 있으나, 게이트 전극 식각공정 후 실시되는 재산화공정(re-oxidation) 공정시 텅스텐이 이상 산화되는 문제가 발생된다. 여기서, 재산화공정은 게이트 전극을 형성하기 위한 식각공정시 게이트 전극 측벽에 식각 손상이 유발되는데, 이러한 식각 손상을 보상하기 위해 실시되는 공정을 말한다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 복수의 게이트 전극 사이의 간격을 최대한 확보하면서 게이트 전극을 형성하기 위한 식각공정 후 실시되는 재산화공정에 의해 고융점 금속막이 이상 산화되는 것을 방지할 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는데 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 제1 도전막을 형성하는 단계와, 상기 제1 도전막 상에 상기 제1 도전막보다 낮은 비저항을 갖는 제2 도전막을 형성하는 단계와, 상기 제2 도전막을 식각하여 제2 도전막 패턴을 형성하는 단계와, 상기 제2 도전막 패턴의 양측벽에 보호막을 형성하는 단계와, 상기 보호막을 식각 장벽층으로 하여 상기 제1 도전막을 식각하는 단계와, 상기 보호막 하부의 상 기 제1 도전막을 식각하여 상기 제2 도전막 패턴과 정렬된 제1 도전막 패턴을 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영어 대문자를 포함하는 경우 동일층이 식각공정을 통해 변형된 것을 의미한다.
실시예
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위해 제조 공정 순서대로 도시한 공정 단면도이다. 여기서는 설명의 편의를 위해 기판 상에 평면(planar) 구조로 적층된 게이트 전극을 일례로 설명하기로 한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 게이트 절연막(101)을 형성한다. 이때, 게이트 절연막(101)은 습식 산화공정, 건식 산화공정 또는 라디컬(radical) 산화공정 중 선택된 어느 하나의 공정을 이용하여 산화막으 로 형성한다. 예컨대, 실리콘산화막(SiO2)으로 형성한다. 이 외에도, 게이트 절연막(101)은 누설 전류 특성을 향상시키기 위해 산화막과 질화막의 적층 구조로 형성할 수도 있다.
이어서, 게이트 절연막(101) 상에 게이트 전극용 제1 도전막(102)을 형성한다. 이때, 제1 도전막(102)은 반도체층으로 형성하며, 예컨대 폴리실리콘막으로 형성한다. 예컨대, 폴리실리콘막은 증착공정시 게이트 절연막(101)으로 가해지는 스트레스(stress)를 최소화하기 위해 LPCVD(Low Pressure Chemical Vapor Deposition) 공정을 이용하여 언-도프트(un-doped) 또는 도프트 폴리실리콘막으로 형성한다. 이때, 소스 가스로는 실란(SiH4) 가스를 사용하며, 도핑 가스로는 PH3 가스를 사용한다.
한편, 제1 도전막(102)은 공정의 안정화 측면에서 폴리실리콘막으로 형성하는 것이 바람직하나. 이 외에도, 전도성을 갖는 전이 금속 또는 희토류 금속으로 형성할 수도 있다.
이어서, 제1 도전막(102) 상에 서로 다른 비저항, 바람직하게는 낮은 비저항을 갖는 게이트 전극용 제2 도전막(103)을 형성한다. 이때, 제2 도전막(103)은 물리적, 기계적, 화학적 안정성을 고려하여 고융점 금속으로 형성하는 것이 바람직하며, 단층막 또는 이들의 질화막이 적층된 적층막으로 형성할 수도 있다. 예컨대, 텅스텐 단층막(W) 또는 텅스텐(W)과 텅스텐질화막(WN)이 적층된 적층막(W/WN)으로 형성하거나, 이들 층에 텅스텐실리사이드층(Wsi)이 적층된 구조로 형성할 수도 있 다.
한편, 고융점 금속으로는 텅스텐(W) 이외에, 레늄(Re), 탄탈륨(Ta), 오슈뮴(Os), 몰리브덴(Mo), 니오브(Nb), 이리듐(Ir), 루테늄(Ru), 하프늄(Hf), 티타늄(Ti) 등을 사용한다.
이어서, 제2 도전막(103) 상에 보호막으로 하드 마스크(hard mask)(104)를 형성한다. 이때, 하드 마스크(104)는 제1 및 제2 도전막(102, 103) 식각공정시 식각 장벽층으로 기능하기 위하여 이 들(102, 103)과 높은 식각 선택비를 갖는 물질로 형성하는 것이 바람직하며, 예컨대 질화막, 바람직하게는 실리콘질화막(Si3N4)으로 형성한다.
이어서, 하드 마스크(104) 상에 반사 방지막(107)을 형성할 수 있다. 이때, 반사 방지막(107)은 무기계 반사 방지막 또는 유기계 반사 방지막 모두 사용가능하며, 예컨대 무기계 반사 방지막으로는 비정질 탄소(amorphous carbon)가 함유된 층(105)과 실리콘산화질화막(SiON)(106)이 적층된 적층 구조로 형성하는 것이 바람직하다.
이어서, 반사 방지막(107) 상에 게이트 전극 패턴을 형성하기 위한 식각 마스크(108)를 형성한다.
이어서, 도 1b에 도시된 바와 같이, 식각 마스크(108, 도 1a참조)를 이용하여 반사 방지막(107, 도 1a참조)을 식각한 후 식각 마스크(108)를 스트립(strip) 공정을 통해 제거한다.
이어서, 하드 마스크(104, 도 1a참조)를 식각하여 하드 마스크 패턴(104A)을 형성한다.
이어서, 반사 방지막(107)을 제거한다.
이어서, 도 1c에 도시된 바와 같이, 하드 마스크 패턴(104A)을 식각 장벽층으로 이용한 식각공정(이하, 제1 식각공정이라 함)을 통해 제2 도전막(103, 도 1b참조)을 식각하여 제2 도전막 패턴(103A)을 형성한다. 이때, 제1 식각공정은 제2 도전막 패턴(103A)과 동일 패턴으로 제1 도전막(102A)가 일정 두께 식각되도록 과도 식각한다.
이어서, 도 1d에 도시된 바와 같이, 하드 마스크 패턴(104A)과 제2 도전막 패턴(103A)의 양측벽, 그리고 과도 식각공정에 의해 일부가 식각된 제1 도전막(102A)의 양측벽에 보호막(109)을 형성한다. 이때, 보호막(109)은 후속 재산화공정시 제2 도전막 패턴(103A)이 이상 산화되는 것을 방지하기 위해 질화막, 예컨대 실리콘질화막(Si3N4)으로 형성한다.
이어서, 보호막(109)과 하드 마스크 패턴(103A)을 식각 장벽층으로 이용한 식각공정(이하, 제2 식각공정이라 함)을 실시하여 제1 도전막(102B)을 식각한다. 이때, 제2 식각공정은 ICP(Inductively Coupled Plasma), DPS(Decoupled Plasma Source), ECR(Electron Cyclotron Resonance) 등과 같은 HDP(High Density Plasma) 식각 장치를 사용하며, 단면 모양을 조절하기 위해 이방성(anisotropic) 식각공정으로 실시한다.
예컨대, 제1 도전막(102B)이 폴리실리콘막으로 형성되고, 보호막(109), 하드 마스크 패턴(103A)이 실리콘질화막으로 형성된 경우, 제2 식각공정은 이방성 식각공정을 위해 불소(F)를 함유한 기체, 예컨대 NFx(x는 0을 제외한 자연수)(NF3), SiFx(x는 0을 제외한 자연수)(SiF4) 가스 또는 Cl2 가스를 사용하거나, 이들의 혼합가스를 사용한다. 이때, NFx, SiFx 가스의 유입량은 10~50sccm, Cl2 가스의 유입량은 50~200sccm로 한다. 또한, 소스 파워(source power)는 100~500W로 하고, 바이어스 파워(bias power)는 인가하지 않거나, 수 W 이하, 예컨대 0을 초과하고 9W 미만인 범위로 인가한다. 이러한 제2 식각공정은 종말점 검출(End Point Detection) 방식을 이용하여 게이트 절연막(101)이 노출되는 시점에서 공정이 완료되도록 실시하는 것이 바람직하다. 예컨대, 종말점이 검출되는 즉시 O2 가스를 첨가하고, Cl2의 양을 감소시키며, 소스 파워를 감소시켜 실리콘산화막에 대한 선택비를 향상시키는 조건으로 진행한다.
이어서, 도 1e에 도시된 바와 같이, 도 1d의 제2 식각공정에서 사용된 동일 HDP 식각 장치를 이용한 인-시튜(in-situ) 공정으로 식각공정(이하, 제3 식각공정이라 함)을 통해 보호막(109) 하부에서 제2 도전막 패턴(103A)보다 돌출된 부위의 제1 도전막(102B)을 식각하여 제2 도전막 패턴(103A)과 동일한 수직 패턴을 갖는 제1 도전막 패턴(102C)을 형성한다. 이때, 제3 식각공정은 등방성 식각공정으로 실시하며, 예컨대 제1 도전막(102B)이 폴리실리콘막으로 형성된 경우 Cl2 또는 HBr 단 독 가스를 사용하거나, Cl2, HBr 및 O2가 혼합된 혼합가스(Cl2/HBr/O2)를 사용한다. 여기서, O2 가스는 게이트 절연막(101)을 구성하는 실리콘산화막에 대한 식각 선택비를 높이기 위해 사용된다. 또한, 소스 파워는 100~500W로 하고, 바이어스 파워는 0을 초과하고 20W 이하인 범위로 실시한다. 이러한 제3 식각공정은 종말점 검출 방식을 이용하여 게이트 절연막(101)이 노출되는 시점에서 공정이 완료되도록 실시하는 것이 바람직하다. 예컨대, 종말점이 검출되는 즉시 O2 가스를 첨가하고, Cl2의 양을 감소시키며, 소스 파워를 감소시켜 실리콘산화막에 대한 선택비를 향상시키는 조건으로 진행한다.
이어서, 재산화공정을 실시하여 노출된 제1 도전막 패턴(102C)의 양측벽에 완충막(미도시)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 반도체 소자의 게이트 전극 형성방법을 일례로 설명하였으나, 서로 비저항이 다른 도전층이 적층된 적층 구조를 갖는 도전막 패턴 형성공정에 적용할 수 있다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 서로 다른 비저항을 갖는 제1 및 제2 도전막이 적층된 게이트 전극 형성방법에 있어서, 제2 도전막을 식각하고 그 양측벽에 보호막을 형성한 후, 상기 보호막을 식각 장벽층으로 이등방성 식각공정을 실시하여 제1 도전막을 식각한 다음, 등방성 식각공정을 실시하여 상기 보호막 하부에서 제1 도전막의 돌출부를 식각함으로써 균일한 수직 패턴을 갖는 게이트 전극을 형성할 수 있다.
이를 통해, 게이트 전극 사이의 간격을 최대한 넓게 확보하여 후속 게이트 전극 사이에 매립되는 층간 절연막 증착공정시 이 부위에서의 보이드(void) 발생을 억제하고, 이를 통해 후속 콘택 플러그, 예컨대 랜딩 플러그(landing plug) 형성공정시 게이트 전극 사이의 접합영역이 노출되지 않는 문제를 억제하는 한편, 랜딩 플러그와 게이트 전극 간의 단락이 발생되는 것을 방지하여 소자의 수율을 향상시킬 수 있다.
Claims (18)
- 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 제1 도전막을 형성하는 단계;상기 제1 도전막 상에 상기 제1 도전막보다 낮은 비저항을 갖는 제2 도전막을 형성하는 단계;상기 제2 도전막을 식각하여 제2 도전막 패턴을 형성하는 단계:상기 제2 도전막 패턴의 양측벽에 보호막을 형성하는 단계;상기 보호막을 식각 장벽층으로 하여 상기 제1 도전막을 식각하는 단계; 및상기 보호막 하부의 상기 제1 도전막을 식각하여 상기 제2 도전막 패턴과 정렬된 제1 도전막 패턴을 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서,상기 제2 도전막 패턴을 형성하는 단계는 상기 제1 도전막이 일정 두께로 식각되도록 과도 식각하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서,상기 제1 도전막을 식각하는 단계는 이등방성 식각공정으로 실시하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서,상기 제1 도전막 패턴을 형성하는 단계는 등방성 식각공정으로 실시하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 에 있어서,상기 제1 도전막을 식각하는 단계와 상기 제1 도전막 패턴을 형성하는 단계는 동일 HDP(High Density Plasma) 식각 장치를 이용하여 인-시튜(in-situ) 공정으로 실시하는 반도체 소자의 게이트 전극 형성방법.
- 제 5 항에 있어서,상기 제1 도전막은 폴리실리콘막으로 형성하는 반도체 소자의 게이트 전극 형성방법.
- 제 6 항에 있어서,상기 제2 도전막은 텅스텐(W), 레늄(Re), 탄탈륨(Ta), 오슈뮴(Os), 몰리브덴(Mo), 니오브(Nb), 이리듐(Ir), 루테늄(Ru), 하프늄(Hf) 또는 티타늄(Ti) 중 선택된 어느 하나로 형성하는 반도체 소자의 게이트 전극 형성방법.
- 제 7 에 있어서,상기 제1 도전막을 식각하는 단계는 불소를 함유한 혼합가스, Cl2 가스 또는 이들이 혼합된 혼합가스 중 선택된 어느 하나를 사용하여 실시하는 반도체 소자의 게이트 전극 형성방법.
- 제 8 에 있어서,상기 제1 도전막을 식각하는 단계는 100~1500W의 소스 파워에서 실시하는 반도체 소자의 게이트 전극 형성방법.
- 제 9 에 있어서,상기 제1 도전막을 식각하는 단계는 O을 초과하고 9W 미만의 바이어스 파워 에서 실시하는 반도체 소자의 게이트 전극 형성방법.
- 제 8 에 있어서,상기 불소를 함유한 혼합가스는 NFx(x는 0을 제외한 자연수) 또는 SFx(x는 0을 제외한 자연수) 가스인 반도체 소자의 게이트 전극 형성방법.
- 제 8 에 있어서,상기 불소를 함유한 혼합가스의 유량은 10~50sccm인 반도체 소자의 게이트 전극 형성방법.
- 제 8 에 있어서,상기 Cl2의 유량은 50~200sccm인 반도체 소자의 게이트 전극 형성방법.
- 제 7 에 있어서,상기 제1 도전막 패턴을 형성하는 단계는 Cl2 또는 HBr 단독 가스를 사용하 거나, Cl2, HBr 및 O2가 혼합된 혼합가스(Cl2/HBr/O2)를 사용하여 실시하는 반도체 소자의 게이트 전극 형성방법.
- 제 14 에 있어서,상기 제1 도전막 패턴을 형성하는 단계는 100~1500W의 소스 파워에서 실시하는 반도체 소자의 게이트 전극 형성방법.
- 제 15 항에 있어서,상기 제1 도전막을 식각하는 단계는 O을 초과하고 20W 이하의 바이어스 파워에서 실시하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 에 있어서,상기 하드 마스크는 질화막으로 형성하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서,상기 보호막은 질화막으로 형성하는 반도체 소자의 게이트 전극 형성방법.
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