KR20080096226A - Semiconductor device with recess gate and method for manufacturing the same - Google Patents

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KR20080096226A
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Abstract

A semiconductor device with a recess gate and a method for manufacturing the same are provided to prevent the electric failure by preventing the etching damage of contact surface of a device isolation layer and an active layer. A semiconductor device with a recess gate comprises a semiconductor substrate(100); a device isolating layer(101) formed on the isolation region of the semiconductor substrate; trenches(104,107) formed as a pattern on the active region between the device isolating layers; and a gate pattern formed on the active region. An upper surface of trench formed into the damascene pattern is larger than the lower surface of the trench. The gate pattern is formed by laminating a gate insulating layer(108), a gate conductive film(109), a metal layer(110), and a hard mask film(111).

Description

리세스 게이트를 구비한 반도체 소자 및 그의 제조 방법{Semiconductor device with recess gate and method for manufacturing the same}Semiconductor device with recess gate and method for manufacturing thereof {Semiconductor device with recess gate and method for manufacturing the same}

도 1은 종래 기술에 따른 리세스 게이트를 갖는 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1 is a cross-sectional view of a device for explaining a method of manufacturing a semiconductor device having a recess gate according to the prior art.

도 2 내지 도 8은 본 발명의 일실시 예에 따른 리세스 게이트를 갖는 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.2 to 8 are cross-sectional views of devices for describing a method of manufacturing a semiconductor device having a recess gate according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 101 : 소자 분리막100 semiconductor substrate 101 device isolation film

102 : 제1 하드마스크막 103 : 포토 레지스트 패턴102: first hard mask film 103: photoresist pattern

104 : 제1 트렌치 105 : 제2 하드마스크막104: first trench 105: second hard mask film

106 : 포토 레지스트 패턴 107 : 제2 트렌치106: photoresist pattern 107: second trench

108 : 게이트 절연막 109 : 게이트 도전막108: gate insulating film 109: gate conductive film

110 : 금속층 111 : 게이트 하드마스크110: metal layer 111: gate hard mask

본 발명은 리세스 게이트를 구비한 반도체소자 및 그의 제조 방법에 관한 것으로, 특히 오정렬에 의한 식각 손상을 방지할 수 있는 리세스 게이트를 구비한 반도체소자 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a recess gate and a manufacturing method thereof, and more particularly, to a semiconductor device having a recess gate capable of preventing etching damage due to misalignment and a method of manufacturing the same.

현재 집적회로 반도체소자의 집적도가 증가하고 디자인 룰(design rule)이 급격히 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증가되고 있다. 예를 들어, 집적회로소자의 디자인 룰이 축소됨에 따라 게이트의 폭이 감소되고 있어 트랜지스터의 채널길이가 급격하게 감소하고 있으며, 이에 따라 단채널효과(short channel effect)가 빈번하게 발생하고 있다.As the degree of integration of integrated circuit semiconductor devices increases and design rules rapidly decrease, the difficulty in securing stable operation of transistors is increasing. For example, as the design rule of the integrated circuit device is reduced, the width of the gate decreases, and thus the channel length of the transistor decreases rapidly. Accordingly, a short channel effect frequently occurs.

이러한 단채널효과로 인하여 트랜지스터의 소스(source)와 드레인(drain) 간에 펀치쓰루(punch-through)가 심각하게 발생되고 있으며, 이러한 펀치쓰루는 트랜지스터 소자의 오동작의 주요 원인으로 인식되고 있다. 이러한 단채널효과의 극복을 위해서 결국 디자인 룰의 축소에도 불구하고 채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히제한된 게이트 선폭을 유지하면서 채널의 길이를 보다 확장시켜 주는 구조로서, 반도체기판을 리세스하고 이러한 리세스영역을 게이트 구조로 채택하여 유효채널길이(effective channel length)를 보다 연장시키는 억제하는 리세스 게이트를 갖는 반도체 소자가 제안되어 있다.Due to this short channel effect, punch-through occurs seriously between the source and the drain of the transistor, which is recognized as a major cause of malfunction of the transistor device. In order to overcome this short channel effect, various methods have been studied to secure the channel length even though the design rule is reduced. In particular, the structure extends the channel length while maintaining the limited gate line width. The recess recesses the semiconductor substrate and the recess region is adopted as the gate structure to further extend the effective channel length. A semiconductor device having a gate has been proposed.

도 1은 종래 기술에 따른 리세스 게이트를 갖는 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1 is a cross-sectional view of a device for explaining a method of manufacturing a semiconductor device having a recess gate according to the prior art.

도 1을 참조하면, 트렌치 소자분리막(11)에 의해 한정되는 활성영역을 갖는 반도체기판(10)의 활성영역에 리세스된 채널을 구현하기 위하여, 반도체(10) 기판을 일정깊이로 식각하여 트렌치(12)를 형성한다. 다음에 전면에 게이트절연막(13)을 형성하고, 트렌치(12)가 매립되도록 게이트도전막(14)을 전면에 형성한다. 다음에 게이트도전막(14) 위에 금속실리사이드막(15) 및 절연성 하드마스크막(16)을 순차적으로 형성하고, 통상의 게이트패터닝을 수행하여 리세스 구조의 게이트를 형성한다.Referring to FIG. 1, in order to implement a channel recessed in an active region of the semiconductor substrate 10 having an active region defined by the trench isolation layer 11, the semiconductor 10 substrate is etched to a predetermined depth. (12) is formed. Next, a gate insulating film 13 is formed on the entire surface, and a gate conductive film 14 is formed on the entire surface so that the trench 12 is buried. Next, the metal silicide film 15 and the insulating hard mask film 16 are sequentially formed on the gate conductive film 14, and the gate of the recess structure is formed by performing normal gate patterning.

종래 기술에 따르면, 트렌치(12)를 형성할 때 오정렬에 의하여 활성영역의 측벽부를 노출시키게 되어 후속 리세스 게이트를 형성하기 위한 식각 공정시 활성영역 측벽부가 식각되게 된다.According to the related art, when the trench 12 is formed, the sidewall portion of the active region is exposed by misalignment so that the active region sidewall portion is etched during an etching process for forming a subsequent recess gate.

이러한 불량은 후속 랜딩 플러그 콘택 물질인 폴리실리콘 도포시 활성영역 측벽부의 식각된 지역으로도 증착이 되어, 인근 게이트 도전막과 전기적으로 접하게 되는 불량을 유발하게 되는 치명적인 결함을 갖게 된다.Such defects are also deposited into the etched regions of the sidewalls of the active region during the application of polysilicon, which is a subsequent landing plug contact material, and has a fatal defect that causes defects in electrical contact with a neighboring gate conductive layer.

본 발명이 이루고자 하는 기술적 과제는 반도체 기판의 활성 영역 상에 리세스 구조를 형성하기 위하여 소자 분리막과 활성 영역의 계면 식각을 방지하기 위한 제1 하드마스크막 패턴을 형성하고, 후속으로 활성 영역을 식각하여 리세스 구조를 형성하기 위한 제2 하드마스크막을 형성함으로써, 리세스 구조의 채널 형성을 위한 식각 공정시 소자 분리막과 활성 영역의 계면의 식각 손상을 방지하여 전기적 불량을 방지할 수 있는 리세스 게이트를 구비한 반도체소자 및 그의 제조 방법을 제공 하는 데 있다.The technical problem to be achieved by the present invention is to form a first hard mask layer pattern for preventing the interfacial etching of the device isolation layer and the active region in order to form a recess structure on the active region of the semiconductor substrate, and subsequently etching the active region By forming a second hard mask film for forming a recess structure, the recess gate to prevent the electrical failure by preventing the etching damage of the interface between the device isolation layer and the active region during the etching process for forming the channel of the recess structure It is to provide a semiconductor device having a and a method of manufacturing the same.

본 발명의 일실시 예에 따른 리세스 게이트를 구비한 반도체 소자는 반도체 기판의 소자 분리 영역에 형성된 소자 분리막들과, 상기 소자 분리막들 사이의 활성 영역에 형성된 이중 트렌치, 및 상기 이중 트렌치를 포함한 상기 활성 영역 상에 형성된 게이트 패턴을 포함한다.In an embodiment, a semiconductor device having a recess gate may include device isolation layers formed in an isolation region of a semiconductor substrate, a double trench formed in an active region between the device isolation layers, and the double trench. It includes a gate pattern formed on the active region.

상기 이중 트렌치는 상기 활성 영역 내에 형성된 제1 트렌치, 및 상기 제1 트렌치 저면에 형성된 제2 트렌치를 포함한다.The double trench includes a first trench formed in the active region, and a second trench formed in a bottom of the first trench.

상기 게이트 패턴은 상기 이중 트렌치 상에 순차적으로 적층된 게이트 절연막, 게이트 도전막, 금속층, 및 하드 마스크막을 포함한다.The gate pattern includes a gate insulating layer, a gate conductive layer, a metal layer, and a hard mask layer sequentially stacked on the double trench.

본 발명의 일실시 예에 따른 리세스 게이트를 구비한 반도체 소자의 제조 방법은 반도체 기판의 소자 분리 영역에 소자 분리막들을 형성하는 단계와, 상기 소자 분리막들 사이의 활성 영역 양단부 상에 제1 하드마스크 패턴을 형성하는 단계와, 상기 제1 하드마스크 패턴을 이용한 식각 공정을 실시하여 상기 활성 영역 내에 제 1 트렌치를 형성하는 단계와, 상기 제 1 트렌치를 포함한 전체 구조 상에 제2 하드마스크막 패턴을 형성하는 단계와, 상기 제2 하드마스크막 패턴을 이용한 식각 공정을 실시하여 상기 제 1 트렌치 내에 제2 트렌치를 형성하는 단계와, 상기 제1 및 제2 트렌치를 포함한 전체 구조 상에 게이트 절연막, 게이트 도전막, 금속 층, 및 게이트 하드마스크막을 순차적으로 적층하는 단계, 및 상기 게이트 하드마스크막을 이용한 식각 공정으로 상기 금속층, 및 상기 게이트 도전막을 식각하여 게이트 패턴을 형성하는 단계를 포함한다.According to an embodiment of the present disclosure, a method of manufacturing a semiconductor device having a recess gate may include forming device isolation layers in a device isolation region of a semiconductor substrate, and forming a first hard mask on both ends of an active region between the device isolation layers. Forming a pattern, forming an first trench in the active region by performing an etching process using the first hard mask pattern, and forming a second hard mask layer pattern on the entire structure including the first trench. Forming a second trench in the first trench by forming an etching process using the second hard mask layer pattern, forming a second trench in the first trench, and forming a gate insulating film and a gate on the entire structure including the first and second trenches. Sequentially stacking a conductive film, a metal layer, and a gate hard mask film; and an etching process using the gate hard mask film. Etching the metal layer and the gate conductive layer to form a gate pattern.

상기 제1 하드마스크 패턴은 상기 제2 트렌치 형성을 위한 식각 공정시 상기 활성 영역과 상기 소자 분리막의 계면의 식각 손상을 방지하기 위하여 상기 활성 영역과 상기 소자 분리막의 계면 상에 형성한다.The first hard mask pattern may be formed on an interface between the active region and the device isolation layer in order to prevent etch damage of an interface between the active region and the device isolation layer during an etching process for forming the second trench.

상기 제2 하드 마스크 패턴은 상기 제1 트렌치와 상기 제1 하드마스크 패턴 상에 형성되며, 상기 제1 하드마스크 패턴은 상기 제2 하드 마스크 패턴보다 폭이 넓게 형성한다.The second hard mask pattern is formed on the first trench and the first hard mask pattern, and the first hard mask pattern is wider than the second hard mask pattern.

상기 게이트 절연막은 산화막으로 형성하며, 상기 게이트 도전막은 폴리 실리콘막으로 형성한다.The gate insulating film is formed of an oxide film, and the gate conductive film is formed of a polysilicon film.

상기 제1 하드 마스크 패턴과 상기 제2 하드 마스크 패턴의 식각 선택비는 1:10 내지 1:20 이며, 상기 제1 하드 마스크 패턴은 질화막으로 형성하며, 상기 제2 하드 마스크 패턴은 비정질 카본막으로 형성한다.An etch selectivity ratio of the first hard mask pattern and the second hard mask pattern is 1:10 to 1:20, the first hard mask pattern is formed of a nitride film, and the second hard mask pattern is an amorphous carbon film. Form.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 2 내지 도 8은 본 발명의 일실시 예에 따른 반도체소자의 제조 방법을 설명하기 위한 소자의 단면도이다.2 to 8 are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2를 참조하면, 반도체 기판(100) 상의 소자 분리 영역을 식각한 후, 절연물질로 매립하여 소자 분리막(101)을 형성하여 소자 분리 영역과 활성 영역을 한정한다. 경우에 따라서, 트렌치 소자분리막(101) 대신에 로코스(LOCOS)와 같은 다른 형태의 소자분리막이 사용될 수도 있다.Referring to FIG. 2, after the device isolation region on the semiconductor substrate 100 is etched, the device isolation layer 101 is formed by filling with an insulating material to define the device isolation region and the active region. In some cases, another type of device isolation film such as LOCOS may be used instead of the trench device isolation film 101.

도 3을 참조하면, 소자 분리막(101)을 포함한 전체 구조 상에 제1 하드마스크막(102)을 형성한다. 제1 하드마스크막(102)은 질화막으로 형성하는 것이 바람직하다. 이 후, 제1 하드마스크막(102) 상에 포토 레지스트 패턴(103)을 형성한다. 포토 레지스트 패턴(103)은 활성 영역의 양단부에 형성되며, 바람직하게는 소자 분리막(101)의 일부분을 포함한 영역 상에 형성되는 것이 바람직하다.Referring to FIG. 3, the first hard mask layer 102 is formed on the entire structure including the device isolation layer 101. It is preferable that the first hard mask film 102 be formed of a nitride film. Thereafter, the photoresist pattern 103 is formed on the first hard mask film 102. The photoresist pattern 103 is formed at both ends of the active region, and is preferably formed on the region including a part of the device isolation film 101.

도 4를 참조하면, 포토 레지스트 패턴을 이용한 식각 공정으로 제1 하드마스크막(102)을 패터닝한 후, 패터닝된 제1 하드마스크막(102)을 이용하여 활성 영역을 소정 깊이 식각하에 제1 트렌치(104)를 형성한다.Referring to FIG. 4, after the first hard mask layer 102 is patterned by an etching process using a photoresist pattern, the first trenches are etched using the patterned first hard mask layer 102 under a predetermined depth. Form 104.

도 5를 참조하면, 패터닝된 제1 하드마스크막(102)을 포함한 전체 구조 상에 제2 하드마스크막(105)을 형성한다. 제2 하드마스크막(105)은 비정질 카본막으로 형성하는 것이 바람직하다. 이 후, 제2 하드마스크막(105)을 포함한 전체 구조 상에 포토 레지스트 패턴(106)을 형성한다.Referring to FIG. 5, a second hard mask layer 105 is formed on the entire structure including the patterned first hard mask layer 102. It is preferable that the second hard mask film 105 be formed of an amorphous carbon film. Thereafter, the photoresist pattern 106 is formed over the entire structure including the second hard mask film 105.

도 6을 참조하면, 포토 레지스트 패턴을 이용한 식각 공정을 실시하여 제2 하드마스크막(105)을 패터닝한다. 이때, 소자 분리막(101)과 반도체 기판(100)의 활성 영역 계면은 제1 하드마스크막(102)에 의해 보호된다. 제2 하드마스크막(105)과 제1 하드마스크막(102)의 식각비는 10 : 1 내지 20 : 1로 제2 하드 마스크막(105) 패터닝 공정시 제1 하드마스크막(102)은 후속 식각 공정시 반도체 기판(100)의 활성 영역 계면을 보호한다.Referring to FIG. 6, an etching process using a photoresist pattern is performed to pattern the second hard mask layer 105. At this time, the active region interface between the device isolation film 101 and the semiconductor substrate 100 is protected by the first hard mask film 102. The etching ratio of the second hard mask film 105 and the first hard mask film 102 is 10: 1 to 20: 1, so that the first hard mask film 102 is subsequently formed during the patterning process of the second hard mask film 105. The interface of the active region of the semiconductor substrate 100 is protected during the etching process.

도 7을 참조하면, 제2 하드마스크막 및 제1 하드마스크막을 이용한 식각 공정을 실시하여 노출된 반도체 기판(100)의 활성 영역을 식각하여 제2 트렌치(107)를 형성한다. 이 후, 잔류하는 제2 하드마스크막 및 제1 하드마스크막을 제거한다. 반도체 기판(100)의 활성 영역의 제1 트렌치(104) 내에 제2 트렌치(107)가 형성되어 전체 트렌치(104, 107)의 표면적은 증가하게 된다. 또한, 소자 분리막(101)과 반도체 기판(100)의 활성 영역 계면은 제1 하드마스크막에 의해 보호되어 식각 손상이 방지된다.Referring to FIG. 7, the second trench 107 is formed by etching the active region of the exposed semiconductor substrate 100 by performing an etching process using the second hard mask layer and the first hard mask layer. Thereafter, the remaining second hard mask film and the first hard mask film are removed. The second trenches 107 are formed in the first trenches 104 in the active region of the semiconductor substrate 100 such that the surface areas of the entire trenches 104 and 107 are increased. In addition, the interface between the device isolation layer 101 and the active region of the semiconductor substrate 100 is protected by the first hard mask layer to prevent etching damage.

도 8을 참조하면, 트렌치(104, 107)를 포함한 전체 구조 상에 게이트 절연막(108)을 형성한다. 게이트 절연막(108)은 산화막으로 형성하는 것이 바람직하다. 이 후, 게이트 절연막(108)을 포함하는 전체 구조 상에 제2 트렌치(107)이 매립되도록 게이트 도전막(109)을 형성한다. 게이트 도전막(109)은 폴리 실리콘막으로 형성하는 것이 바람직하다. 게이트 도전막(109)을 포함한 전체 구조 상에 금속층(110), 및 게이트 하드마스크막(111)을 형성한다. 이 후, 게이트 하드마스크막(111)을 패터닝한 후 패터닝된 게이트 하드마스크막(111)을 이용한 식각 공정으로 금속층(110), 및 게이트 도전막(109)을 패터닝하여 리세스 구조를 갖는 게이트 패턴을 형성한다.Referring to FIG. 8, the gate insulating layer 108 is formed on the entire structure including the trenches 104 and 107. The gate insulating film 108 is preferably formed of an oxide film. Thereafter, the gate conductive film 109 is formed such that the second trench 107 is embedded in the entire structure including the gate insulating film 108. The gate conductive film 109 is preferably formed of a polysilicon film. The metal layer 110 and the gate hard mask film 111 are formed on the entire structure including the gate conductive film 109. Thereafter, the gate hard mask layer 111 is patterned, and the metal layer 110 and the gate conductive layer 109 are patterned by an etching process using the patterned gate hard mask layer 111 to form a gate pattern having a recess structure. To form.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention described above has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명의 일실시 예에 따르면, 반도체 기판의 활성 영역 상에 리세스 구조를 형성하기 위하여 소자 분리막과 활성 영역의 계면 식각을 방지하기 위한 제1 하드마스크막 패턴을 형성하고, 후속으로 활성 영역을 식각하여 리세스 구조를 형성하기 위한 제2 하드마스크막을 형성함으로써, 리세스 구조의 채널 형성을 위한 식각 공정시 소자 분리막과 활성 영역의 계면의 식각 손상을 방지하여 전기적 불량을 방지할 수 있다.According to an embodiment of the present invention, in order to form a recess structure on the active region of the semiconductor substrate, a first hard mask layer pattern for preventing the interfacial etching between the device isolation layer and the active region is formed, and the active region is subsequently formed. By forming a second hard mask layer for etching to form a recess structure, an electrical defect may be prevented by preventing etching damage between an interface between the device isolation layer and the active region during an etching process for forming a channel of the recess structure.

또한, 제1 하드마스크막 패턴을 이용하여 활성 영역을 식각하여 제1 트렌치를 형성하고, 제2 하드마스크막 패턴을 이용하여 제1 트렌치 내에 리세스 구조를 위한 제2 트렌치를 형성함으로써, 채널이 형성되는 트렌치의 표면적을 증가시켜 소자의 문턱 전압(Vt)을 증가시키고 소자의 리프레쉬 특성도 향상시킬 수 있다.In addition, the first trench is formed by etching the active region using the first hard mask layer pattern, and the second trench for the recess structure is formed in the first trench using the second hard mask layer pattern. By increasing the surface area of the formed trench, the threshold voltage Vt of the device may be increased, and the refresh characteristic of the device may be improved.

Claims (9)

반도체 기판의 소자 분리 영역에 형성된 소자 분리막들;Device isolation layers formed in the device isolation region of the semiconductor substrate; 상기 소자 분리막들 사이의 활성 영역에 다마신 패턴 형태로 형성된 트렌치; 및A trench formed in a damascene pattern in an active region between the device isolation layers; And 상기 트렌치를 포함한 상기 활성 영역 상에 형성된 게이트 패턴을 포함하는 리세스 게이트를 구비한 반도체 소자.And a recess gate including a gate pattern formed on the active region including the trench. 제 1 항에 있어서,The method of claim 1, 상기 다마신 패턴 형태로 형성된 트렌치는 상부 표면이 하부 표면보다 넓게 형성되는 리세스 게이트를 구비한 반도체 소자.The trench formed in the damascene pattern has a recess gate having an upper surface wider than a lower surface. 제 1 항에 있어서,The method of claim 1, 상기 게이트 패턴은 게이트 절연막, 게이트 도전막, 금속층, 및 하드 마스크막이 적층되어 형성된 리세스 게이트를 구비한 반도체 소자The gate pattern may include a semiconductor device including a gate insulating layer, a gate conductive layer, a metal layer, and a recess gate formed by stacking a hard mask layer. 소자 분리영역 및 활성 영역이 정의된 반도체 기판을 제공하는 단계;Providing a semiconductor substrate defining device isolation regions and active regions; 상기 활성 영역 양단부 상에 제1 하드마스크 패턴을 형성하는 단계;Forming a first hard mask pattern on both ends of the active region; 상기 제1 하드마스크 패턴을 이용한 식각 공정을 실시하여 상기 활성 영역 내에 제 1 트렌치를 형성하는 단계;Forming a first trench in the active region by performing an etching process using the first hard mask pattern; 상기 제 1 트렌치를 포함한 전체 구조 상에 제2 하드마스크막 패턴을 형성하는 단계;Forming a second hard mask layer pattern on the entire structure including the first trenches; 상기 제2 하드마스크막 패턴을 이용한 식각 공정을 실시하여 상기 제 1 트렌치 내에 제2 트렌치를 형성하는 단계; 및Forming a second trench in the first trench by performing an etching process using the second hard mask layer pattern; And 상기 제1 및 제2 트렌치를 포함한 전체 구조 상에 게이트 패턴을 형성하는 단계를 포함하는 리세스 게이트를 구비한 반도체 소자의 제조 방법.And forming a gate pattern on the entire structure including the first and second trenches. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 하드마스크 패턴은 상기 제2 트렌치 형성을 위한 식각 공정시 상기 활성 영역과 상기 소자 분리막의 계면의 식각 손상을 방지하기 위하여 상기 활성 영역과 상기 소자 분리막의 계면 상에 형성하는 리세스 게이트를 구비한 반도체 소자의 제조 방법.The first hard mask pattern may include a recess gate formed on an interface between the active region and the device isolation layer in order to prevent etching damage between an interface between the active region and the device isolation layer during an etching process for forming the second trench. The manufacturing method of the provided semiconductor element. 제 4 항에 있어서,The method of claim 4, wherein 상기 제2 하드 마스크 패턴은 상기 제1 트렌치와 상기 제1 하드마스크 패턴 상에 형성되며, 상기 제1 하드마스크 패턴은 상기 제2 하드 마스크 패턴보다 폭이 넓게 형성되는 리세스 게이트를 구비한 반도체 소자의 제조 방법.The second hard mask pattern may be formed on the first trench and the first hard mask pattern, and the first hard mask pattern may have a recess gate that is wider than the second hard mask pattern. Method of preparation. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 트렌치의 표면이 상기 제2 트렌치의 표면보다 넓게 형성되며, 상기 제2 트렌치는 상기 제1 트렌치보다 깊게 형성되는 리세스 게이트를 구비한 반도체 소자의 제조방법.The surface of the first trench is formed wider than the surface of the second trench, the second trench is a manufacturing method of a semiconductor device having a recess gate is formed deeper than the first trench. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 하드 마스크 패턴과 상기 제2 하드 마스크 패턴의 식각 선택비는 1:10 내지 1:20인 리세스 게이트를 구비한 반도체 소자의 제조 방법.The method of claim 1, wherein an etching selectivity ratio between the first hard mask pattern and the second hard mask pattern is 1:10 to 1:20. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 하드 마스크 패턴은 질화막으로 형성하며, 상기 제2 하드 마스크 패턴은 비정질 카본막으로 형성하는 리세스 게이트를 구비한 반도체 소자의 제조 방법.The first hard mask pattern is formed of a nitride film, and the second hard mask pattern is a semiconductor device manufacturing method having a recess gate formed of an amorphous carbon film.
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