KR20080088314A - 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지를 개시한다. 개시된 본 발명에 따른 반도체 패키지는, 복수개의 전극 단자들을 갖는 기판, 상기 기판상에 배치되며 상기 전극 단자들과 전기적으로 접속되는 본딩 패드들을 갖는 반도체 칩, 상기 각 본딩 패드 및 상기 본딩 패드와 대응하는 전극 단자를 전기적으로 연결하는 도전성 와이어, 상기 도전성 와이어 및 상기 반도체 칩이 덮이도록 상기 기판을 덮는 몰딩 부재 및 상기 반도체 칩 상에 배치되며 상기 각 도전성 와이어들을 가로질러 배치되며 상기 도전성 와이어들의 처짐을 방지하는 와이어 처짐 방지 부재를 포함하며, 상기 와이어 처짐 방지 부재는 상기 몰딩 부재 및 상기 와이어 처짐 방지 부재의 열팽창 계수의 차이를 감소시키기 위해 상기 반도체 칩의 에지로부터 이격되어 상기 본딩 패드에 근접하여 배치된다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
도 1은 본 발명의 일실시예에 의한 반도체 패키지의 평면도이다.
도 2는 도 1에 도시된 반도체 패키지의 단면을 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 4는 도 3의 'A' 부분 확대도이다.
본 발명은 반도체 패키지에 관한 것이다. 보다 구체적으로 본 발명은 반도체 칩의 본딩 패드 및 기판의 전극 단자를 연결하는 도전성 와이어의 처짐을 방지한 반도체 패키지에 관한 것이다.
일반적인 반도체 소자는 순도 높은 실리콘으로 이루어진 실리콘 웨이퍼에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 선별하여 패키징하는 반도체 패키징 공정 등을 통해 제조된다.
반도체 패키징 공정은 일반적으로 반도체 소자 제조 공정을 통해 제조된 반도체 칩을 기판(또는 리드 프레임)상에 다이 어탯치하는 공정, 반도체 칩의 범프 및 기판에 형성된 본딩 패드를 도전성 와이어로 본딩하는 와이어 본딩 공정,반도체 칩 및 도전성 와이어를 에폭시 수지 등으로 밀봉하는 봉지 공정을 포함한다.
최근 들어, 반도체 패키지 공정의 기술 개발에 따라 적어도 2 개 이상의 반도체 칩을 적층 배치하는 적층 반도체 패키지의 제조 기술이 개발되고 있다.
그러나, 종래 적층 반도체 패키지는 상부 반도체 칩의 본딩 패드 및 기판의 전극 단자를 도전성 와이어로 와이어 본딩할 경우 도전성 와이어의 길이가 지나치게 길어져 봉지 공정 중 몰딩 수지의 압력에 의해 도전성 와이어들의 쏠림(sweep)이 발생 되고 이로 인해 도전성 와이어들 끼리 전기적으로 쇼트 되는 등 다양한 문제점이 발생 되고 있다.
본 발명의 목적은 반도체 칩의 본딩 패드 및 기판의 전극 단자를 전기적으로 연결하는 도전성 와이어의 쏠림을 방지하는 반도체 패키지를 제공함에 있다.
본 발명의 목적을 구현하기 위한 반도체 패키지는, 복수개의 전극 단자들을 갖는 기판, 상기 기판상에 배치되며 상기 전극 단자들과 전기적으로 접속되는 본딩 패드들을 갖는 반도체 칩, 상기 각 본딩 패드 및 상기 본딩 패드와 대응하는 전극 단자를 전기적으로 연결하는 도전성 와이어, 상기 도전성 와이어 및 상기 반도체 칩이 덮이도록 상기 기판을 덮는 몰딩 부재 및 상기 반도체 칩 상에 배치되며 상기 각 도전성 와이어들을 가로질러 배치되며 상기 도전성 와이어들의 처짐을 방지하는 와이어 처짐 방지 부재를 포함하며, 상기 와이어 처짐 방지 부재는 상기 몰딩 부재 및 상기 와이어 처짐 방지 부재의 열팽창 계수의 차이를 감소시키기 위해 상기 반도체 칩의 에지로부터 이격되어 상기 본딩 패드에 근접하여 배치된 것을 특징으로 한다.
여기서, 상기 도전성 와이어는 상기 와이어 처짐 방지 부재의 상면에 형성된 수납홈에 수납된다.
상기 수납홈에는 상기 도전성 와이어의 일부분이 수납된다.
상기 와이어 처짐 방지 부재의 상면 및 상기 상면과 대응하는 상기 몰딩 부재의 상면 사이의 두께는 200㎛ 이상이다.
(실시예)
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지의 평면도이다. 도 2는 도 1에 도시된 반도체 패키지의 단면을 도시한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(100)는 기판(10), 반도체 칩(20), 도전성 와이어(30), 몰딩 부재(40), 와이어 처짐방지 부재(50)를 포함한다.
기판(10)은, 예를 들어, 플레이트 형상을 갖는 인쇄회로기판일 수 있다. 기판(10)의 상면 에지 부분에는 복수개의 전극 단자(12)들이 배치된다. 전극 단자(12)들은 기판(10)의 상면 양쪽 에지 부분에 각각 일렬로 배치될 수 있다.
반도체 칩(20)은 바텀 반도체 칩(22) 및 탑 반도체 칩(24)으로 이루어진다.
바텀 반도체 칩(22)은 기판(10)의 상면 중앙 부분에 배치되며, 바텀 반도체 칩(22)의 바닥면 및 기판(10)의 상면 사이에는 접착 부재(미도시)가 개재되어 바텀 반도체 칩(22)은 기판(10) 상에 고정된다. 바텀 반도체 칩(22)은 제1 평면적을 갖고, 바텀 반도체 칩(22)의 상면 에지에는 복수개의 제1 본딩 패드(23)들이 배치된다.
탑 반도체 칩(24)은 바텀 반도체 칩(22)의 상면에 배치된다. 탑 반도체 칩(24)의 바닥면 및 바텀 반도체 칩(22)의 사이에는 접착 부재(미도시)가 개재되어 탑 반도체 칩(24)은 바텀 반도체 칩(22) 상에 고정된다. 탑 반도체 칩(24)은 제1 평면적 보다 작은 제2 평면적을 갖는다. 탑 반도체 칩(24)의 상면 중앙에는 복수개의 제2 본딩 패드(25)들이 배치된다.
도전성 와이어(30)들은 제1 도전성 와이어(32) 및 제2 도전성 와이어(34)를 포함한다.
제1 도전성 와이어(32)는 바텀 반도체 칩(22)의 제1 본딩 패드(23) 및 기판(10)의 전극 단자(12)들을 전기적으로 연결한다. 제1 도전성 와이어(32)는 제1 길이를 갖는다.
제2 도전성 와이어(34)는 탑 반도체 칩(24)의 제2 본딩 패드(25) 및 기판(10)의 전극 단자(12)들을 전기적으로 연결한다. 제2 도전성 와이어(32)는 제1 길이보다 긴 제2 길이를 갖는다.
제1 도전성 와이어(32)는 제2 도전성 와이어(34)에 비하여 상대적으로 짧은 길이를 갖기 때문에 처짐 또는 형상 변형이 거의 발생 되지 않는다. 반면, 제2 도전성 와이어(34)는 제1 도전성 와이어(32)에 비하여 상대적으로 긴 길이를 갖기 때 문에 미세한 외력에 의하여 쉽게 처짐이 발생 되거나 형상이 변경된다.
도전성 와이어(30)들 중 상대적으로 긴 길이를 갖는 제2 도전성 와이어(34)들의 처짐 또는 형상 변형을 방지하기 위해서 탑 반도체 칩(24) 또는 바텀 반도체 칩(22) 또는 탑 반도체 칩(24)의 일부 또는 바텀 반도체 칩(24)의 사이에는 와이어 처짐 방지 부재(50)가 배치된다.
와이어 처짐 방지 부재(50)는 제2 도전성 와이어(34)들로 탑 반도체 칩(24)상에 형성된 본딩 패드(25) 및 기판(10) 상에 형성된 전극 단자(12)들을 연결할 때에는 유동성을 갖고, 제2 도전성 와이어(34)들로 탑 반도체 칩(24)상에 형성된 본딩 패드(25) 및 기판(10) 상에 형성된 전극 단자(12)들을 연결한 후에는 경화되어 제2 도전성 와이어(34)의 처짐 및 형상 변경을 방지한다.
구체적으로, 와이어 처짐 방지 부재(50)는 제2 도전성 와이어(34)들로 탑 반도체 칩(24)상에 형성된 본딩 패드(25) 및 기판(10) 상에 형성된 전극 단자(12)들을 연결될 때에는 반경화 상태이고, 제2 도전성 와이어(34)들로 탑 반도체 칩(24)상에 형성된 본딩 패드(25) 및 기판(10) 상에 형성된 전극 단자(12)들을 연결한 후에는 열에 의하여 딱딱하게 경화되도록 열 경화성 물질을 포함한다. 이와 다르게, 와이어 처짐 방지 부재(50)는 광에 의하여 경화되는 광 경화성 물질을 포함할 수 있다.
본 실시예에서, 와이어 처짐 방지 부재(50)는 제1 열팽창 계수를 갖는다.
도 2에 도시된 몰딩 부재(40)는 기판(10), 반도체 칩(20), 도전성 와이어(30) 및 와이어 고정 부재(50)를 덮어 외부의 충격으로부터 앞서 나열된 구성 요 소들을 보호한다. 몰딩 부재(40)로 사용될 수 있는 물질의 예로서는 에폭시 수지 등을 들 수 있다. 몰딩 부재(40)는 제1 열팽창 계수와 다른 제2 열팽창 계수를 갖는다.
한편, 와이어 처짐 방지 부재(50)를 덮어 보호하는 몰딩 부재(40)는 제2 열팽창 계수를 갖고, 와이어 처짐 방지 부재(50)는 제1 열팽창 계수를 갖기 때문에, 몰딩부재(40) 및 와이어 처짐 방지 부재(50)가 가열되거나 냉각될 경우, 와이어 처짐 방지 부재(50) 및 몰딩 부재(40)의 사이에는 열팽창 계수의 편차에 따른 응력(stress)이 가해진다.
와이어 처짐 방지 부재(50) 및 몰딩 부재(40)에 반복적으로 상기 응력이 가해질 경우, 몰딩 부재(40) 또는 와이어 처짐 방지 부재(50)의 손상 또는 파손이 발생될 수 있다. 본 실시에에서, 몰딩 부재(40) 또는 와이어 처짐 방지 부재(50)의 손상을 방지하기 위해서 와이어 처짐 방지 부재(40)의 상면 및 와이어 처짐 방지 부재(40)의 상면과 대응하는 몰딩 부재(40)의 상면 사이의 두께는 최소 약 200㎛ 인 것이 바람직하다. 와이어 처짐 방지 부재(40)의 상면 및 와이어 처짐 방지 부재(40)의 상면과 대응하는 몰딩 부재(40)의 상면 사이의 두께가 약 200㎛ 이하일 경우 몰딩 부재(40)는 열팽창 계수의 편차에 따라 발생된 응력에 의하여 크랙이 발생될 수 있고, 크랙을 통해 수분 또는 산소가 침투하여 반도체 패키지의 성능이 크게 저하될 수 있다.
한편, 본 실시예에서, 몰딩 부재(40) 또는 와이어 처짐 방지 부재(50)의 열팽창 계수의 편차에 따른 몰딩 부재(40) 또는 와이어 처짐 방지 부재(50)의 손상을 방지하기 위해서, 와이어 처짐 방지 부재(50)의 폭(W) 또는 몰딩 부재(40)의 두께를 후박하게 형성할 수 있다. 그러나, 몰딩 부재(40)의 두께를 후박하게 할 경우 반도체 패키지의 전체적인 부피가 크게 증가 되기 때문에 바람직하지 않으며, 따라서 와이어 처짐 방지 부재(50)의 폭(W)을 감소시키는 것이 바람직하다. 본 실시예에서, 와이어 처짐 방지 부재(50)의 폭(W)은 바텀 반도체 칩(22)의 에지 및 탑 반도체 칩(24)의 에지 사이의 거리보다 작게 형성되는 것이 바람직하다.
또한, 와이어 처짐 방지 부재(50)는 바텀 반도체 칩(22)의 에지로부터 이격 되어 탑 반도체 칩(24)의 제2 본딩 패드(25)에 근접하게 배치되는 것이 바람직하다.
도 3은 본 발명의 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다. 도 4는 도 3의 'A' 부분 확대도이다. 본 발명의 다른 실시예에 의한 반도체 패키지는 와이어 처짐 방지 부재를 제외하면 앞서 도 1 및 도 2를 참조하여 설명한 본 발명의 일실시예에 의한 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 부분에 대해서는 동일한 참조부호 및 동일한 명칭을 부여하기로 한다.
도 3 및 도 4를 참조하면, 몰딩 부재(40) 또는 와이어 처짐 방지 부재(50)의 열팽창 계수의 편차에 따른 몰딩 부재(40) 또는 와이어 처짐 방지 부재(50)의 손상을 방지하기 위해서, 와이어 처짐 방지 부재(50)의 두께를 감소시킴으로써 몰딩 부재(40)의 두께 증가 없이 몰딩 부재(40)의 상면 및 와이어 처짐 방지 부재(50) 사이의 높이를 증가시켜 몰딩 부재(40)의 손상을 방지할 수 있다.
한편, 와이어 처짐 방지 부재(50)의 두께를 감소시킬 경우, 와이어 처짐 방지 부재(50)가 도전성 와이어(30)의 처짐을 방지할 수 없게 된다. 본 실시예에서는 와이어 처짐 방지 부재(50)의 두께를 감소 및 도전성 와이어(30)의 처짐을 방지하기 위해서, 도전성 와이어(30)는 도전성 와이어(30)의 직경(D1)의 약 절반 정도의 깊이(D2)로 와이어 처짐 방지 부재(50)에 묻히도록 한다. 이로써, 와이어 처짐 방지 부재(50)에는 도전성 와이어(30)를 약 절반 정도 수납하는 수납홈이 형성된다.
이와 다른 실시예로 바텀 반도체 칩(22) 및/또는 탑 반도체 칩(24)의 후면을 그라인딩하여 반도체 패키지(100)의 전체 두께 증가 없이 몰딩 부재(40)의 두께를 보다 후박하게 형성하여, 몰딩 부재(40)의 파손을 방지할 수 있다.
이상, 앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
이상에서 상세하게 설명한 바에 의하면, 본 발명은 서로 다른 열팽창 계수를 갖는 몰딩 부재 및 와이어 처짐 방지 부재 사이에서 발생된 응력에 의한 몰딩 부재의 손상을 방지하기 위해 와이어 처짐 방지 부재의 폭 또는 두께를 조절하거나, 몰딩 부재의 두께를 증가시키거나 반도체 칩의 두께를 감소시킴으로써 도전성 와이어의 처짐을 방지할 뿐만 아니라 반도체 패키지의 손상을 방지할 수 있다.

Claims (4)

  1. 복수개의 전극 단자들을 갖는 기판;
    상기 기판상에 배치되며 상기 전극 단자들과 전기적으로 접속되는 본딩 패드들을 갖는 반도체 칩;
    상기 각 본딩 패드 및 상기 본딩 패드와 대응하는 전극 단자를 전기적으로 연결하는 도전성 와이어;
    상기 도전성 와이어 및 상기 반도체 칩이 덮이도록 상기 기판을 덮는 몰딩 부재; 및
    상기 반도체 칩 상에 배치되며 상기 각 도전성 와이어들을 가로질러 배치되며 상기 도전성 와이어들의 처짐을 방지하는 와이어 처짐 방지 부재를 포함하며,
    상기 와이어 처짐 방지 부재는 상기 몰딩 부재 및 상기 와이어 처짐 방지 부재의 열팽창 계수의 차이를 감소시키기 위해 상기 반도체 칩의 에지로부터 이격되어 상기 본딩 패드에 근접하여 배치된 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 도전성 와이어는 상기 와이어 처짐 방지 부재의 상면에 형성된 수납홈에 수납되는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 수납홈에는 상기 도전성 와이어의 일부분이 수납되는 것을 특징으로 하는 반도체 패키지.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 와이어 처짐 방지 부재의 상면 및 상기 상면과 대응하는 상기 몰딩 부재의 상면 사이의 두께는 200㎛ 이상인 것을 특징으로 하는 반도체 패키지.
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