KR20080087885A - 멀티-모드 이동 통신 장치용 구성가능 멀티-모듈러스 주파수 체감기 - Google Patents

멀티-모드 이동 통신 장치용 구성가능 멀티-모듈러스 주파수 체감기 Download PDF

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Abstract

이동 통신 장치(예를 들어, 셀룰러 전화) 내부에, 국부 발진기가 존재한다. 상기 국부 발진기는 신규한 구성가능 멀티-모듈러스 나눗셈기(CMMD)를 포함하는 신규한 주파수 체감기를 포함한다. 상기 주파수 체감기는 동기 및 비동기 회로의 상이한 혼합들을 수반하는 다수의 구성들 중 선택가능한 하나로 구성가능하다. 각 구성에서, 상기 주파수 체감기는 소정의 잡음을 생성하고 소정의 전력을 소모한다. 전력 소모는 최고 전력 소모를 갖는 모드들이 최소 잡음을 생성하고, 그 반대도 성립한다는 점에서 생성되는 잡음과 약하게 역으로 관련된다. 상기 이동 통신 장치는 다수의 상이한 통신 표준들(예를 들어, GSM, CDMA1X 및 WCDMA) 중 하나로 동작가능하다. 상기 상이한 통신 표준들은 상기 주파수 체감기에 상이한 잡음 요구조건들을 부과한다. 이용되는 표준의 잡음 요구조건들을 충족하는 최저 전력 구성을 이용함으로써, 셀룰러 전화의 전력 소모가 감소된다.

Description

멀티-모드 이동 통신 장치용 구성가능 멀티-모듈러스 주파수 체감기{CONFIGURABLE MULTI-MODULUS FREQUENCY DIVIDER FOR MULTI-MODE MOBILE COMMUNICATION DEVICES}
여기 개시되는 실시예들은 멀티-모드 이동 통신 장치들에서의 이용을 위한 국부 발진기들에 관한 것이다.
셀룰러 전화기 내부의 수신기 및 송신기 회로는 일반적으로 하나 이상의 국부 발진기(local oscillator)들을 포함한다. 국부 발진기의 기능은 선택된 주파수의 신호를 출력하는 것이다. 셀룰러 전화기 내의 그러한 국부 발진기는, 예를 들어, 안정적(stable)이지만 상대적으로 낮은 주파수 신호(예를 들어, 20 MHz)를 수정 발진기(crystal oscillator)로부터 수신하여 선택되는 상대적으로 높은 주파수(예를 들어, 900 MHz)의 신호를 생성하는 위상-동기 루프(phase-locked loop, PLL)를 포함할 수 있다. 상기 PLL의 피드백 루프는 고 주파 신호를 수신하여 이를 체감(divide)시켜 수정 발진기로부터의 신호와 동일한 위상 및 주파수의 저 주파 신호를 획득하는 주파수 체감기(frequency divider)를 포함한다. 여기서 "멀티-모듈러스 나눗셈기(multi-modulus divider)"로 지칭되는 종류의 나눗셈기는 종종 주파수 체감기를 구현하는데 이용된다. 주파수 체감기의 고 주파 동작 때문에, 상기 주파수 체감기는 달갑지 않게 많은 양의 전력을 소모할 수 있다. 국부 발진기들 내의 주파수 체감기들에 의해 소모되는 전력량을 감소시키기 위한 기술들과 방법들이 요망된다.
이동 통신 장치(예를 들어, 셀룰러 전화) 내에, 국부 발진기가 존재한다. 상기 국부 발진기는 신규한 구성가능 멀티-모듈러스 기(configurable multi-modulus divider, CMMD)를 포함하는 신규한 주파수 체감기를 포함한다. 상기 주파수 체감기는 다수의 구성들 중 선택가능한 것으로 구성가능하다. 각각의 구성은 동기 및 비동기 회로의 상이한 혼합을 수반한다. 각 구성에서, 주파수 체감기는 소정의 잡음을 생성하고 소정의 전력을 소모한다. 상기 신규한 주파수 체감기가 상기 구성으로 동작 중일 때 상기 신규한 주파수 체감기의 주파수 체감기 구성의 전력 소모와, 상기 신규판 주파수 체감기에 의해 생성되는 잡음 간에는 약한 역관계(inverse relationship)가 있다. 따라서, 어떠한 구성의 전력 소모가 더 많아질수록, 상기 구성에 의해 생성되는 잡음은 줄어든다.
이동 통신 장치는 다수의 상이한 통신 표준들(예를 들어, GSM, CDMA1X 및 WCDMA) 중 선택가능한 하나를 이용하여 통신하도록 동작할 수 있다. 상기 상이한 통신 표준들은 상기 이동 통신 장치의 국부 발진기의 주파수 체감기에 상이한 잡음 요구조건들을 부과한다. 주파수 체감기를 이용되는 표준의 잡음 요구조건들을 여전히 만족시키는 최저 전력 구성으로 구성함으로써, 셀룰러 전화의 전력 소모는 감소된다.
일 실시예로, 주파수 체감기는 고정 프리스케일러(prescaler) 및 복수의 모듈러스 나눗셈기 스테이지(modulus divider stage, MDS stage)들을 포함한다. 제 1 의 고-전력이지만 저-잡음의 동작 모드에서, 상기 프리스케일러 및 MDS 스테이지들은 N-스테이지 멀티-모듈러스 나눗셈기를 형성하도록 구성된다. 상기 N-스테이지 멀티-모듈러스 나눗셈기는 주파수 체감기 입력 신호(SIN)를 수신하여 이를 제수(divisor) 값(DV)으로 나누어 주파수 체감기 출력 신호(SOUT)를 생성한다. 시그마-델타 변조기(종종 델타-시그마 변조기로 호칭됨)는 동적으로 상기 DV 값을 변경하여 다수의 계수 사이클들에 걸치는 시간 주기에 걸쳐, 상기 주파수 체감기가 전체의 요구되는 제수 D로써 체감시키도록 한다. 상기 고정 프리스케일러는 디스에이블(disable)되고, 이용되지 않으며 그다지 전력을 소모하지 않는다.
제 2 의 저-전력이지만 고-잡음 동작 모드에서, 프리스케일러 및 MDS 스테이지들은 그 신호 출력이 N-X MDS 스테이지들의 멀티-모듈러스 나눗셈기에 의해 체감되는 고정 2X-로-나눔(divide-by-2X) 프리스케일러를 형성하도록 구성된다. 상기 제 1 동작 모드에서 N-스테이지 멀티-모듈러스 나눗셈기의 일부로서 이용되었던 다수(X)의 MDS 스테이지들은 상기 제 2 동작 모드에서 N-X 스테이지 멀티-모듈러스 나눗셈기에서 이용되지 않는다. 이용되지 않는 MDS는 디스에이블되거나, 언파워(unpower)되거나, 또는 그렇지 않으면 전력을 거의 소모하지 않거나 전혀 소모하지 않게 된다. 상기 제 2 동작 모드에서의 고정 프리스케일러와 N-X 스테이지 멀티-모듈러스 나눗셈기의 조합은 주파수 체감기 입력 신호(SIN)를 상기 제수 값(DV)로 나누어 주파수 체감기 출력 신호(SOUT)를 생성하도록 동작한다. 시그마-델타 변조기는 DV값을 동적으로 변경하여 다수의 계수 사이클들에 걸치는 시간 주기에 걸쳐, 주파수 체감기가 전체 요구되는 제수 D로 체감시키도록 한다.
주파수 체감기가 제 1 모드에서 또는 제 2 모드에서 동작하도록 구성되는지를 불문하고, 주파수 체감기는 입력 리드(lead)(또는 리드들) 상에서 주파수 F1의 주파수 체감기 입력 신호(SIN)를 수신하고, 상기 입력 신호를 제수 D로 주파수 분할하여, 주파수 F2의 주파수 체감기 출력 신호(SOUT)를 출력 리드(또는 리드들) 상으로 출력할 수 있으며, 여기서 F1/D는 다수의 멀티-모듈러스 나눗셈기 계수 사이클들에 걸치는 시간 주기 동안의 F2와 같다. 상기 제수 D는 정수 부분과 분수 부분을 갖는다. 분수 부분은 영이-아닌(non-zero) 값일 수 있다.
하나의 신규한 특징으로, 방법은 다음의 단계들 (a)-(c)을 수반한다: (a) 구성가능 주파수 체감기의 제 1 동작 모드 또는 상기 구성가능 주파수 체감기의 제 2 동작 모드를 선택하는 단계로서, 여기서 상기 구성가능 주파수 체감기는 프리스케일러 및 복수의 모듈러스 나눗셈기 스테이지들을 포함한다. (b) 상기 제 1 동작 모드가 단계(a)에서 선택되었다면 N-스테이지 멀티-모듈러스 나눗셈기를 이용하여 입력 신호를 주파수 체감시키는 단계. 상기 N-스테이지 멀티-모듈러스 나눗셈기는 개수(N)의 복수의 모듈러스 나눗셈기 스테이지들을 포함한다; 및 (c) 상기 제 2 동작 모드가 단계(a)에서 선택되었다면 상기 프리스케일러 및 M-스테이지 멀티-모듈러스 나눗셈기를 이용하여 상기 입력 신호를 주파수 체감시키는 단계. 상기 제 2 동작 모드에서, 프리스케일러는 상기 프리스케일러 출력 신호가 상기 M-스테이지 멀티-모듈러스 나눗셈기에 의해 나누어지도록 프리스케일러 출력 신호를 출력하며, 상기 M-스테이지 멀티-모듈러스 나눗셈기는 M 개의 모듈러스 나눗셈기 스테이지들을 포함하고, 상기 M개의 모듈러스 나눗셈기 스테이지들은 상기 N개의 모듈러스 나눗셈기 스테이지들의 서브셋이다.
이상은 발명의 상세한 설명이며 따라서, 필연적으로, 세부사항의 간소화, 일반화 및 생략을 포함한다; 따라서, 당해 기술분야에서 통상의 지식을 가진 자는 본 발명의 상세한 설명이 단지 설명목적이며 결코 한정 목적이 아님을 알 것이다. 여기 기재되는 장치들 및/또는 프로세스들의 다른 특징들, 진보적 특징들, 및 이점들은, 청구의 범위들에 의해서만 한정되는 것으로서, 여기에 제시되는 비-한정적인 실시예에서 명백해질 것이다.
도 1은 하나의 신규한 특징에 따른 이동 통신 장치(본 예시에서, 셀룰러 전화)의 간소화된 다이어그램이다.
도 2는 도 1의 이동 통신 장치 내부의 RF 송수신기 집적 회로의 다이어그램이다.
도 3은 도 2의 RF 송수신기 집적 회로 내의 국부 발진기의 다이어그램이다. 상기 국부 발진기는 GSM 모드에서 동작하는 주파수 체감기를 포함한다.
도 4는 도 3의 주파수 체감기의 구성가능 멀티-모듈러스 나눗셈기(CMMD)의 다이어그램이다.
도 5는 도 4의 CMMD 내의 입력 버퍼의 다이어그램이다.
도 6은 도 4의 CMMD의 2-로-나눔(divde-by-two) 프리스케일러의 다이어그램이다.
도 7은 도 4의 CMMD의 4-로-나눔(divide-by-four) 프리스케일러의 다이어그램이다.
도 8은 도 4의 CMMD의 동기화 출력 스테이지의 다이어그램이다. 상기 동기화 출력 스테이지는 출력 신호(SOUT)에서의 지터(jitter)를 감소시킨다.
도 9는 도 3의 주파수 체감기 내의 제어 로직 회로의 동작을 제시하는 표이다.
도 10은 도 3의 주파수 체감기 내의 우측 시프트 정수(shift right integer, SRI) 회로의 동작을 제시하는 표이다.
도 11은 도 3의 주파수 체감기 내의 우측 시프트 분수(shift right fractional, SRF) 회로의 동작을 제시하는 표이다.
도 12는 도 4의 CMMD의 MDS 스테이지들 중 하나의 상세 다이어그램이다.
도 13은 요구되는 제수(divisor number)로 나눌 7-스테이지 멀티-모듈러스 나눗셈기에 대하여 S[6:0]의 어느 값이 정렬될 것인지를 지시하는 등식을 나타낸다.
도 14 및 15는 값 F[21:0](우측 시프트 분수(SRF)회로에 공급되는)이 어떻게 결정되어 도 3의 주파수 체감기의 시그마-델타 변조기가 주파수 체감기로 하여금 특정한 분수 부분을 갖는 제수(D)로 나누도록 할 값들 DSM[3:0]의 스트림을 출력할 것인지를 나타낸다.
도 16은 도 1의 이동 통신 장치가 GSM 모드에서 동작 중일 때 도 3의 주파수 체감기의 CMMD 내의 신호들을 도시하는 파형도이다.
도 17 및 18은 이동 통신 장치가 CDMA1X 모드에서 동작 중일 때 도 1의 이동 통신 장치의 국부 발진기의 동작을 도시한다.
도 19는 CDMA1X 모드에서 요구되는 제수로 나눌 6-스테이지 멀티-모듈러스 나눗셈기에 대해 어느 S[5:0] 값이 정렬되어야 하는지를 나타내는 등식을 제시한다.
도 20은 도 1의 이동 통신 장치가 CDMA1X 모드로 동작 중일 때 도 17의 주파수 체감기의 CMMD 내부의 신호들을 도시하는 파형도이다.
도 21은 도 1의 이동 통신 장치가 WCDMA 모드로 동작 중일 때 도 1의 이동 통신 장치의 국부 발진기(112)의 주파수 체감기의 CMMD 내의 신호들을 도시하는 파형도이다.
도 22는 신규한 일 특징에 따른 방법의 순서도이다.
도 23은 다양한 동작 모드들에서 종래의 멀티-모듈러스 나눗셈기의 성능(전력 소모 및 생성 잡음)을 도 3의 신규한 구성가능 멀티-모듈러스 나눗셈기(CMMD)의 성능과 비교하는 표이다.
도 24는 신규한 구성가능 멀티-모듈러스 나눗셈기(CMMD) 내부의 MDS 스테이지들의 전력 소모를 감소시키기 위한 방법 및 회로를 나타내는 개념도이다.
도 1은 신규한 일 특징에 따른 이동 통신 장치(100)의 간소화된 다이어그램 이다. 이 경우 이동 통신 장치(100)는 셀룰러 전화이다. 상기 셀룰러 전화기는 다수의 상이한 셀룰러 전화 표준들 중 선택가능한 하나를 이용하여 통신할 수 있다. 상기 셀룰러 전화는 하나의 표준을 이용하여 통신할 수 있으며, 그리고 이후에 전환하여 다른 표준을 이용하여 통신을 시작할 수 있다. 상기 표준들 각각은 상이한 스퓨리어스(spurious) 잡음, 위상 잡음 및 주파수 분해능(resolution) 요구사항들을 수신기 및 송신기의 국부 발진기(LO)들에 부과한다. 도 1의 예시에서, 셀룰러 전화(100)는 3개의 셀룰러 전화 표준들 중 선택가능한 하나로 통신할 수 있다: GSM(Global System for Mobile Communications standard), CDMA1X(Code-Division Multiple Access 1X) 및 WCDMA(Wide-Band Code-Division Multiple Access). 셀룰러 전화(100)는 안테나(101) 및 신규한 무선 주파수(RF) 송수신기 집적 회로(102)와 디지털 기저대역 집적 회로(103)를 포함하는 수 개의 집적 회로들을 포함한다. 디지털 기저대역 집적 회로(103)는 주로 디지털 회로를 포함하며 디지털 프로세서를 포함한다. 디지털 기저대역 집적 회로(103)의 예는 퀄컴 인크(Qualcomm Inc)로부터 이용가능한 MSM6280 이다. 신규한 RF 송수신기 집적 회로(102)는 아날로그 신호들을 처리하기 위한 회로들을 포함한다.
도 2는 신규한 RF 송수신기 집적 회로(102)의 더 상세한 다이어그램이다. 수신기 "신호 체인"(104)은 저 잡음 증폭기(LNA) 모듈(105), 믹서(106), 및 기저대역 필터(107)를 포함한다. GSM 모드로 수신할 때, 안테나(101) 상의 신호는 스위치플렉서(108)를 통해 그리고 경로(109)를 통해, 그리고 SAW를 통해 LNA(105)로 들어간다. CDMA1X 및 WCDMA 모드들에서 수신할 때, 안테나(101) 상의 신호는 스위치 플렉서(108), 듀플렉서(110), 및 경로(111)을 통해 LNA(105)로 들어간다. 모든 모드들에서, LNA(105)는 고 주파 신호를 증폭한다. 국부 발진기(LO)(112)는 적절한 주파수의 국부 발진기 신호를 믹서(106)에 제공하여 수신기가 적절한 주파수의 신호들을 수신하도록 동조되게 한다. 믹서(106)는 상기 고 주파 신호를 저 주파 신호로 하향으로 복조시킨다. 원치않는 고 주파 잡음은 기저대역 필터(107)에 의해 필터링 아웃된다. 기저대역 필터(107)의 아날로그 출력이 디지털 기저대역 집적 회로(103)의 아날로그-디지털 변환기(ADC)(113)에 제공된다. ADC(113)는 상기 아날로그 신호를 디지털 기저대역 집적 회로(103)의 디지털 프로세서에 의해 추후 처리되는 디지털 정보로 디지털화한다.
송신기 "신호 체인"(114)은 기저대역 필터(115), 믹서(116) 및 전력 증폭기 모듈(117)을 포함한다. 전송될 디지털 정보는 디지털 기저대역 집적 회로(103) 내부의 디지털-아날로그 변환기(DAC)(118)에 의해 아날로그 신호로 변환된다. 그 결과적인 아날로그 신호는 RF 송수신기 집적 회로(102) 내부의 기저대역 필터(115)에 제공된다. 기저대역 필터(115)는 원치않는 고 주파 잡음을 필터링아웃 한다. 믹서(116)는 기저대역 필터(115)의 출력을 고 주파 반송파로 변조한다. 국부 발진기(LO)(119)는 국부 발진기 신호를 믹서(116)에 제공하여 고 주파 반송파가 이용되는 채널에 대해 정확한 주파수를 갖게 한다. 그리고 나서 믹서(116)의 고 주파 출력이 전력 증폭기 모듈(117)에 의해 증폭된다. GSM 모드에서 송신할 때, 전력 증폭기 모듈(117)은 상기 신호를 경로(120), 스위치플렉서(108)를 통해, 안테나(101)로 출력한다. CDMA1X 및 WCDMA 모드들에서 송신시, 전력 증폭기 모듈(117)은 상기 신호를 경로(121)를 통해 듀플렉서(110)로 출력한다. 상기 신호는 듀플렉서(110), 스위치 플렉서(108)를 통해, 안테나(101)로 전달된다. 비-이중(non-duplex)(예를 들어, GSM) 및 이중(duplex) 모두를 허용하는 듀플렉서(110)와 스위치플렉서(108)의 이용은 종래의 것이다. 도 2의 특정 회로는 설명 목적들을 위해 여기에 제시되는 단지 하나의 가능한 구현이다.
국부 발진기들(112 및 119)의 동작이 수신기의 국부 발진기(LO)(112)의 동작과 관련하여 이하에 설명된다. 도 3은 국부 발진기(112)의 더 상세한 다이어그램이다. 국부 발진기(112)는 수정 발진기 신호원(122) 및 부분(fractional)-N 위상-동기 루프(PLL)(123)를 포함한다. 본 예시에서, 수정 발진기 신호원(122)은 외부 수정 발진기 모듈로의 접속이다. 대안적으로, 상기 수정 발진기 신호원은 RF 송수신기 집적 회로(102) 상에 배치되는 발진기이며, 여기서 상기 수정은 집적 회로(102)의 외부에 있지만 집적 회로(102)의 단말들을 통해 발진기에 부착된다.
PLL(123)은 위상-검출기(phase-detector, PD)(124), 전하 펌프(125), 루프 필터(126), 전압 제어 발진기(VCO)(127), 신호 조정 출력 체감기(128), 및 신규한 주파수 체감기(129)(종종 "루프 체감기(loop divider)"로 칭함)를 포함한다. 주파수 체감기(129)는 제 1 고 주파수(F1)의 주파수 체감기 입력 신호(SIN)를 수신하고, 상기 신호를 제수 D로 주파수 체감시키고, 그리고 제 2 저 주파수(F2)의 주파수 체감기 출력 신호(SOUT)를 출력한다. 주파수 체감기(129)의 복수의 계수 사이클(count cycle)들에 걸쳐, PLL이 동기(lock)될 때 F2=F1/D이다. 동기될 때, SOUT 신호의 주파수 F2 및 위상은 수정 발진기 신호원(122)로부터 공급되는 기준 클록 신호의 주파수 및 위상과 정합된다.
주파수 체감기(129)는 신규한 "구성가능 멀티-모듈러스 나눗셈기 구조"(CMMDS) 부분(130), 시그마-델타 변조기 부분(131), 우측 시프트 정수(SRI) 회로(132) 및 우측 시프트 분수(SRF) 회로(133)를 포함한다. CMMDS 부분(130)은 신규한 구성가능 멀티-모듈러스 나눗셈기(CMMD)(134), 가산기(135), 및 제어 로직(CL) 회로(136)를 포함한다. CMMDS(130)는 계수 사이클에서 입력 노드(들)(137) 상의 주파수 체감기 입력 신호(SIN)를 값(DV)으로 나눈다. 노드(137)가 단일한 선으로 도시될 지라도, 본 실시예의 노드는 두 개의 도체(conductor)들을 포함하며 상이한 신호를 반송한다. 또한 CMMDS(130)는 제 1 디지털 입력 포트(139) 및 제 2 디지털 입력 포트(140)를 구비한다. 값(DV)은 제 1 디지털 입력 포트(139) 상의 제 1 디지털 값과 제 2 디지털 입력 포트(140) 상의 제 2 디지털 값의 합이다.
도 4는 도 3의 CMMD(134)의 더 상세한 다이어그램이다. CMMD(134)는 입력 버퍼(141), 고정 2-로-나눔 프리스케일러(142), 고정 4-로-나눔 프리스케일러(143), 및 7개의 2/3-로-나눔(divide-by-2/3) 모듈러스 나눗셈기 스테이지(MDS)(144-150)들을 포함한다. CMMD(134)는 상이한 입력 리드들(141A) 상의 주파수 체감기 입력 신호(SIN)를 수신하여 상이한 출력 리드들(150A) 상으로 주파수 체감기 출력 신호(SOUT)를 출력한다. 도 4의 상이한 입력 리드들(141A)은 도 3의 노드(137)에 대응한다. 동기화(synchronizing) 출력 스테이지(도 8 참조)는 도 4의 최종 MDS 스테이지(150)와 차분(differential) 출력 리드들(150A)의 O 및 OB 출력 리드들 사이에 배치된다. 도 4의 각 MDS 스테이지는 모듈러스 제어 신호들 S 및 MC의 값들에 따라 2 또는 3으로 나눌 수 있다. 전체 CMMD(134)가 나누는 제수 값(DV)은 CMMD가 어떻게 구성되는지와 7 ST 모듈러스 제어 신호들 ST[6:0]의 값들에 의해 결정된다. CMMD(134)가 어떻게 구성되는지 여부는 이하에 기재되는 구성 신호들(C0, C1 및 C2)의 값들에 의해 결정된다.
도 5는 도 4의 버퍼(141)의 더 상세한 다이어그램이다.
도 6은 2-로-나눔 프리스케일러(142)의 더 상세한 다이어그램이다. 2-로-나눔 프리스케일러(142)는 다수의 제수들 중 선택가능한 하나로 나누도록 프로그램가능하지 않다는 점에서 고정적이다. 프리스케일러(142)는 그 QB 출력 리드로부터 D 입력 리드들까지의 피드백 루프에서 전력-소모 회로를 갖지 않는 단일한 토글(toggle) 플립-플롭이다.
도 7은 4-로-나눔 프리스케일러(143)의 더 상세한 다이어그램이다. 4-로-나눔 프리스케일로(143)는 다수의 제수들 중 선택가능한 하나로써 나누도록 프로그램가능하지 않다는 점에서 고정적이다. 프리스케일러(143)는 두 개의 토글 플립-플롭을 포함하는 비동기 체감기이다. 어느 토글 플립-플롭도 그 QB 출력 리드로부터 D 입력 리드까지의 피드백 루프에서 전력-소모 회로를 갖지 않는다.
도 8은 CMMD(134)의 동기화 출력 스테이지(151)의 다이어그램이다. 출력 스테이지(151)는 지면 상의 공간 제한들 때문에 도 4에 도시되지 않는다. 그러나, 출력 스테이지(151)는 최종 MDS 스테이지(150)의 출력을 입력 신호(SIN)과 동기화 시킴으로써(MC0 또는 MC1 또는 MC2를 이용하여) 출력 신호(SOUT)의 지터(jitter)를 감소시킨다. 최종 MDS 스테이지(150)의 O 출력 리드는 출력 스테이지(151)의 RESET 입력에 접속된다. 출력 스테이지(151)는 도 4의 차분 출력 리드들(150A) 상의 CMMD(134)로부터 출력되는 출력 신호(SOUT)를 출력한다. 도 5-8의 회로들은 신호들이 차분 신호들이 아닌 종래의 디지털 논리 심볼들을 이용하여 도시된다. 그러나, 도 5-8의 실제 회로들은 차분 신호들을 채택하는 회로를 이용하여 구현된다. 출력 스테이지(151)의 출력만이 단일-종단(single-ended) 출력 신호이다. 본 단일-종단 출력 신호(SOUT)는 도 3의 출력 리드(138)에 공급된다.
도 9는 도 3의 제어 논리 회로(136)의 동작을 제시하는 표이다. 제어 논리 회로(136)는 도 3의 가산기(135)로부터 출력되는 S[7:0] 값들을 모듈러스 제어 값들 ST[6:0]에 매핑한다. 도 4에 도시된 바와 같이, ST[6:0] 비트 값들은 CMMD(134)의 MDS 스테이지들 중 대응하는 하나에 제공된다. 도 9에 제시된 바와 같이, 제어 논리 회로(136)는 구성 신호들 C1, C2 및 C3도 생성한다. 제어 논리 회로(136)가 어떻게 ST[6:0], C1, C2 및 C3 값들을 생성하는지는 모드 선택 값 SEL[1:0]에 의존한다. 상기 모드 선택 값 SEL[1:0]은 국부 발진기(112)에 대한 2-비트 입력이며 다른 회로에 의해 공급되어 상기 국부 발진기를 GSM 모드, CDMA1X 모드, 또는 WCDMA 모드 중 하나에 놓이게 한다.
도 10은 도 3의 우측 시프트 정수(SRI) 회로(132)의 동작을 제시하는 표이다. 도 3에 제시된 바와 같이, SRI 회로(132)의 8개의 출력 리드들이 가산기(135)의 제 1 디지털 입력 포트(139)의 8개의 대응하는 입력 리드들에 접속된다. GSM 모드에서, SRI 회로(132)는 시프팅(shifting)을 수행하지 않는다. CDMA1X 모드에서, SRI 회로(132)는 우측으로 1 비트 위치를 시프트한다. WCDMA 모드에서, SRI 회로(132)는 우측으로 2 비트 위치를 시프트한다.
도 11은 도 3의 우측 시프트 분수(SRF) 회로(133)의 동작을 나타내는 표이다. 도 3에 제시된 바와 같이, SRF 회로(133)의 22개의 출력 리드들이 시그마-델타 변조기(131)에 공급된다. GSM 모드에서, SRF 회로(133)는 시프팅을 수행하지 않는다. CDMA1X 모드에서, SRF 회로(133)는 우측으로 1 비트 위치를 시프트한다. SRF 회로(132)로부터 시프트되는 최하위 비트(least significant bit)는 최상위 비트(most significant bit) FT[21]로서 SRF 회로(133)로 시프트된다. WCDMA 모드에서, SRF 회로(132)는 우측으로 2 비트 위치를 시프트한다. SRI 회로(132)로부터 시프트되는 두 개의 최하위 비트들은 두 개의 최상위 비트들 FT[21] 및 FT[20]로서 SRF 회로(133)로 시프트된다.
도 12는 도 4의 CMMD(134)의 MDS 스테이지들(144-150) 중 하나의 더 상세한 다이어그램이다. 상기 MDS 스테이지는 입력 제어 신호들(S 및 MCIN)의 값에 따라, 3으로 나누거나 또는 2로 나눌 수 있다. 도 12의 회로가 그 신호들이 차분 신호들이 아닌 종래의 디지털 논리 심볼들을 이용하여 도시될지라도, 본 MDS 스테이지는 차분 논리(예를 들어, 전류 모드 논리((current mode logic))를 이용하여 또는 차분 신호들을 이용하여 구현될 수 있다.
GSM 모드 동작:
셀룰러 전화(100)가 GSM 모드로 동작중일 때, 모드 선택 입력 값들 SEL[1] 및 SEL[0]은 각각, 0과 0이다. 도 9에 제시되는 바와 같이, SEL[1] 및 SEL[0]이 모두 영일 때, GSM 모드가 선택되며 제어 로직(136)은 C0=0, C1=0 그리고 C2=0이 되게 한다. 도 4에 제시되는 바와 같이, 구성 신호 C0가 MDS 스테이지(144)의 C 입력 리드에 제공되고, 구성 신호 C1는 MDS 스테이지(145)의 C 입력 리드에 제공되며, 구성 신호 C2는 MDS 스테이지(146)의 C 입력 리드에 제공된다. 도 12에 제시되는 바와 같이, MDS 스테이지의 상기 C 입력 리드 상의 신호가 디지털 하이(high)이면, AUX 입력 리드 상의 신호는 I 입력 리드 상의 신호보다는 MDS 스테이지에 대한 입력 신호에서 이용된다. MDS 스테이지의 상기 C 입력 리드 상의 신호가 디지털 로우(low)이면, I 입력 리드 상의 신호는 MDS 스테이지에 대한 입력 신호로서 이용된다. 도 4로 돌아가서, C0, C1 및 C2가 모두 영이라면, CMMD(134)를 통한 신호 경로는 입력 리드들(1410A)로부터, 버퍼(141)를 통해, MDS 스테이지(144)의 I 입력 리드들로, 제 1 MDS 스테이지(144)를 통해, 제 2 MDS 스테이지(145)의 I 입력 리드들로, 제 2 MDS 스테이지(145)를 통해, 그리고 전방의 MDS 스테이지들(146, 147, 148, 149 및 150)을 통해, 출력 스테이지(151)로 향한다(도 8 참조). 출력 스테이지(151)는 상기 출력 신호를 MC0 또는 MC1 또는 MC2와 동기화시켜 출력 신호(SOUT)을 도 3의 출력 리드(138)로 몰아간다. 그러므로 CMMD(134)는 7-스테이지 멀티-모듈러스 나눗셈기로서 구성된다. 7-스테이지 멀티-모듈러스 나눗셈기가 나누는 제수(divisor number)는 등식으로써 주어진다.
도 13은 요구되는 제수로써 나눌 7-스테이지 멀티-모듈러스 나눗셈기에 대해 S[6:0]의 어느 값이 정렬되어야 하는지를 지시하는 등식을 제시한다.
도 3의 GSM 동작 예시에서, 901 MHz의 주파수의 출력 신호가 도 2의 믹 서(106)로 출력된다. 출력 체감기(128)를 조정(condition)하는 것은 4로 나누기 때문에, CMMD(134)로의 신호 입력인 신호(SIN)의 주파수는 3.604 GHz이다. 수장 발진기 신호원(122)이 20 MHz 기준 클록 신호를 출력하기 때문에, CMMD(134)로부터 출력되는 신호(SOUT)의 주파수는 20 MHz이다. 그러므로 주파수 체감기(129)는 180.2의 제수(D)로써 체감시켜야 한다.
십진 수 180의 디지털 동치는 [10110100]이다. 이 수 [10110100]가 도 3에 제시되는 바와 같이 우측 시프트 정수(SRI) 회로(132)에 제공된다. SEL[1]이 영이며 SEL[0]이 영이기 때문에, SRI 회로(132)는 도 10에 지시되는 바와 같이 시프팅을 수행하지 않는다. SRI 회로(132)의 입력들 상의 N[7:0] 값들은 시프트되지 않고 SRI 회로(132)를 통과하여 값 NT[7:0]으로서 가산기(135)의 제 1 입력 포트(139) 상에 제공된다.
도 14 및 15는 우측 시프트 분수(SRF) 회로(133)에 제공되는 값 F[21:0]이 어떻게 결정되는지를 제시한다. 제수 D의 분수 부분은 2N으로 나누어진 X로 세팅되며, 여기서 N은 시그마-델타 변조기에서의 비트들의 개수이다. 본 예시에서, 상기 시그마-델타 변조기는 22개의 비트들을 갖는다. 도 15는 X를 푼 결과를 나타낸다. X의 정수 부분은 F[21:0]의 값이다. 본 정수 부분은 838,860이다. 838,860의 22 비트 이진 동치는 [00,11001100110011001100] 이며 여기서 최좌측 비트가 최상위 비트이다. 도 3에 지시되는 바와 같이, 이 값은 값 F[21:0]으로서 SRF 회로(133)에 제공된다.
SEL[1] 및 SEL[0] 모두가 영들이기 때문에, SRF 회로(133)는 도 11의 표에 의해 지시되는 바와 같이 시프팅을 수행하지 않는다. 그러므로 F[21:0]의 값은 시프트되지 않고 SRF 회로(133)를 통해 전달되어 22 비트 값 FT[21:0]으로서 시그마-델타 변조기(131)에 제공된다. 시그마-델타 변조기(131)는 이 값을 이용하여 가산기(135)의 제 2 디지털 입력 포트(140)에 제공되는 시그마-델타 변조기 출력 값 SDM[3:0]을 변동시킨다.
우선 SDM[3:0]이 [0000]이라고 가정한다. 그러므로 가산기(135)로부터 출력되는 S[7:0]은 [10110100] 즉 이진 180이다. 도 13의 등식으로 돌아가서, CMMD(134) 내부의 7-스테이지 멀티-모듈러스 나눗셈기가 130으로 나눈다면, 도 13의 등식은 상기 멀티-모듈러스 나눗셈기의 MDS 스테이지들에 제공되는 S[6:0]의 값들이 [0110100]이어야 함을 나타낸다. 도 9의 표가 지시하는 바와 같이, 제어 논리 회로(136)는 10110100의 S[7:0] 값을 0110100의 ST[6:0]으로 변환한다. 그러므로 CMMD(134)는 신호(SIN)를 제수 DV(180)로 나누어 출력 신호(SOUT)를 생성한다.
그러나, 시그마-델타 변조기(131)는 제수(DV)가 변경되도록 시간에 따라 값 SDM[3:0]을 변동시켜 주파수 체감기(129)의 전체 제수(D)가 요구되는 바와 같이 180.2가 되게 한다.
도 16은 도 4의 CMMD(134) 내부의 신호들을 도시하는 파형도이다. 신호 VCO_BUF는 버퍼(141)를 통해 전달된 후의 SIN 입력 신호이다. 파형 SOUT은 출력 스테이지(151)로부터 출력되는 신호이다. 상기 파형에서, 입력 신호의 주파수 F1은 3.604 GHz이고, 주파수 체감기(129)는 180.2로 체감시키도록 세팅된다. 출력 신호(SOUT)의 상승 에지 A와 상승 에지 B 사이의 기간은 49.9445 나노초이다. 본 기간은 "계수 사이클(count cycle)"로 불린다. 도 16에 도시되지 않지만, 주파수 체감기(129)는 잇따라 하나의 계수 사이클을 통과한다. 도 16의 예시에서, FT[21:0]는 영이다. 그러므로 상기 파형은 제수(D)가 180이고 180.2가 아닌 상황을 나타낸다. F[21:0]의 값이 도 3에 지시되는 바와 같이 세팅되는 경우, 다음의 다가오는 계수 사이클에서 이용될 SDM[3:0]의 값은 SOUT의 하강 에지에서 변경된다. 이는 다음 계수 사이클의 시작 전에 가산기(135) 및 제어 로직(136)을 통한 전파에 충분한 시간을 허용한다. DSM[3:0]의 값이 SOUT의 하강 에지 상에서 [0001]로 변경되는데 있어서, 다음 계수 사이클에서 주파수 체감기(129)는 181의 제수(DV)로 나눌 것이다. 본 제수(DV)는 시그마-델타 변조기(131)의 제어하에 시간에 따라 변경되어 상기 주파수 변조기의 동작이 CMMD(134)의 다수의 계수 사이클들에 걸치는 시간 주기 동안 고려될 때 주파수 체감기(129)의 전체 제수(D)가 요구되는 180.2가 된다.
본 GSM 모드에서, 버퍼(141) 및 모든 5개의 MDS 스테이지들(144-150)이 이용됨에 유의하라. C1=0 그리고 C2=0이기 때문에, 2-로-나눔 프리스케일러(142) 및 4-로-나눔 프리스케일러(143)는 디스에이블되며 전력을 소모하지 않는다.
CDMA1X 모드 동작:
CDMA1X 모드에서의 동작이 도 17 및 18에 제시된다. 제시되는 예시는 주파수 체감기(129)가 상기 GSM 예시에서 180.2로 체감시키는 예시이다. 셀룰러 전 화(100)가 CDMA1X 모드에서 동작할 때, 모드 선택 입력 값들 SEL[0] 및 SEL[1]은, 각각 0와 1이다. 도 9에 지시되는 바와 같이, SEL[1]과 SEL[0]이 0과 1일 때, CDMA1X 모드가 선택되며 C0=1, C1=1 그리고 C2=0이다. 도 18에 지시되는 바와 같이, 구성 신호 C0는 MDS 스테이지(144)의 C 입력 리드에 제공되고, 구성 신호 C1는 MDS 스테이지(145)의 C 입력 리드에 제공되며, 구성 신호 C2는 MDS 스테이지(146)의 C 입력 리드에 제공된다. C0=1이기 때문에, 제 1 MDS 스테이지(144)의 AUX 입력 리드 상의 신호는 제 1 MDS 스테이지(144)에 대한 입력으로서 이용된다. 상기 AUX 입력 리드들은 도 18의 AUX 입력 리드들 상의 "GND"로 지시되는 바와 같이 접지(ground)된다. 이는 제 1 MDS 스테이지(144)를 스위칭 및 전력 소모로부터 디스에이블시킨다.
도 18에 의해 지시되는 바와 같이, 구성 신호 C1이 제 2 MDS 스테이지(145)의 C 입력 리드에 또한 2-로-나눔 프리스케일러(142)의 이네이블 입력 리드에도 제공된다. 디지털 하이(high)인 구성 신호 C1은 2-로-나눔 프리스케일러(142)가 이네이블되게 하며, 제 2 MDS 스테이지(145)로 하여금 2-로-나눔 프리스케일러(142)로부터 그 AUX 입력 리드들로 출력되는 신호를 수신하게 한다. 로우(low)인 구성 신호 C2는 4-로-나눔 프리스케일러(143)가 디스에이블되게 하며, 그리고 제 3 MDS 스테이지(146)로 하여금 제 2 MDS 스테이지(145)의 출력으로부터의 그 입력 신호를 수신하게 한다. 따라서, CMMD(134)를 통한 신호 경로는 입력 리드들(149)로부터, 버퍼(141)를 통해, 2-로-나눔 프리스케일러(142)를 통해, 제 2 MDS 스테이지(145)의 AUX 입력 리드들로, 제 2 MDS 스테이지(145)를 통해, 제 3 MDS 스테이지(146)의 I 입력 리드들로, 제 3 MDS 스테이지(146)를 통해, 나아가 MDS 스테이지들(147-150)을 통해, 그리고 동기화 출력 스테이지(151)를 통과한다(도 8 참조). 그러므로 CMMD(134)는 2-로-나눔 프리스케일러로서 구성되며, 이에 6-스테이지 멀티-모듈러스 나눗셈기가 이어진다. 6-스테이지 멀티-모듈러스 나눗셈기가 체감시키는 제수는 도 19의 등식에 의해 주어진다.
도 17에 지시되는 바와 같이, 180.2의 요구되는 제수 D 값의 정수 부분은 SRI 회로(132)에 제공된다. 상기 정수 부분은 180이다. 십진수 180의 이진 동치는 [10110100]이다. 180.2의 요구되는 제수 D 값의 분수 부분은 0.2이다. GSM 예와 관련하여 전술한 바와 같이, 도 14 및 15의 등식들이 채택되어 SRF 회로(133)에 제공될 FT[21:0] 값을 결정한다. 상기 GSM 예시에서처럼, 분수 부분은 0.2 이다. 동일한 이진 [0011001100110011001100]이 값 F[21:0]으로서 SRF 회로(133)에 제공된다.
CDMA1X 모드에서의 SRI 회로(132)와 SRF 회로(133)의 동작들은 도 10 및 11에 제시된다. 두 회로들 모두가 이들의 입력들을 우측으로 1 비트 위치 시프트시킴에 유의하라. SRI 회로(132)로부터 시프트되는 최하위 비트(LSB)는 라인(152)을 통해 SRF 회로(133)를 시프트하는 시프트 입력 비트로서 제공되어 FT[21]이 된다. 상기 복합(composite) 제수 값(SRI 회로(132)에 제공되는 정수 부분 및 SRF 부분(133)에 제공되는 분수 부분)을 우측 시프팅하는 프로세스가 효과적으로 상기 제수를 2로 나눌 수 있다. 가산기(135)는 우측 시프트된 정수 부분과 시그마-델타 변조기(131)로부터 출력되는 SDM[3:0]을 합산한다. 결과적인 합 S[7:0]은 도 19의 등식에 따라 제어 논리 회로(136)에 의해 마치 6-스테이지 멀티-모듈러스 나눗셈기(CDMA1X 모드에서 CMMD(134)의 MDS 스테이지들이 6-스테이지 멀티-모듈러스 나눗셈기로 구성됨)가 요구되는 제수값 DV의 절반으로 나누는데 이용되는 것처럼 모듈러스 제어 신호들 ST[6:0]로 변환된다. 그러나, CMMD(134)의 전체 제수 값 DV는, 되어야 할 값의 절반크기이다. CMMD(134)의 전체 제수 값 DV는 2-로-나눔 프리스케일러(142)의 동작 때문에 정확하다. 그러므로 CMMD(134)는 요구되는대로 180.2로 나눈다.
GSM 모드에서 7-스테이지 멀티-모듈러스 나눗셈기가 임의의 프리스케일러 없이 이용된 반면, CDMA1X 모드에서 6-스테이지 멀티-모듈러스 나눗셈기가 추가적인 2-로-나눔 프리스케일러와 함께 이용된다. GSM 모드 및 CDMA1X 모드들 모두에서, 주파수 체감기(129)는 180.2의 제수 D 값으로 체감시킨다.
도 20은 CDMA1X 모드에서의 동작을 나타내는 파형도이다. 본 예시에서, 제수 D는 180이다. 제수 D의 분수 부분은 영이다. FT[21:0]은 그러므로 영이다. 신호(SOUT)는 주파수 체감기(129)의 출력 신호이다. 출력 신호(SOUT)의 상승 에지 A와 상승 에지 B 사이의 기간은 49.9445 나노초이다. 본 기간은 "계수 사이클"로 불린다. 입력 신호(SIN)의 주파수 F1은 출력 신호(SOUT)의 주파수(F2)의 180배이다. 그러므로 주파수 체감기(129(는 입력 신호(SIN)를 요구되는 바대로 180으로 나눈다. 주파수 체감기(129)가 180.2의 제수(D)로 나누는데 있어, 시그마-델타 변조기(131)는 계수 사이클 간에 SDM[3:0]을 변경하여 CMMD(134)가 나누는 제수 DV가 계수 사이클 간에 변경되게 된다. 복수의 그러한 계수 사이 사이클들 동안, 제수 값들 DV의 평균은 제수 값 180.2 이다. 도 16에 관련하여 전술한 바와 같이, 다음의 다가오는 계수 사이클에서 이용될 DSM 값은 SOUT의 하강 에지에서 변경된다. 이는 다음 계수 사이클의 시작 전에 가산기(135) 및 제어 논리(136)를 통한 전파에 충분한 시간을 허용한다.
WCDMA 모드 동작:
셀룰러 전화(100)가 WCDMA 모드에서 동작하여야 할 때, 모드 선택 입력 값들 SEL[1] 및 SEL[0]은 각각, 1과 0이다. 도 9에 의해 지시되는 바대로, SEL[1]과 SEL[0]이 1과 0일 때, WCDMA 모드가 선택되며 C0=1, C1=0 그리고 C2=1이다. 제 1 MDS 스테이지(144)가 디스에이블되는데 이는 C0가 디지털 하이(high)여서, 제 1 MDS 스테이지(144)로 하여금 접지된 상위 AUX 입력 리드들로부터 그 입력 신호를 수신하게 하기 때문이다. 디지털 로우(low)인 C1은 2-로-나눔 프리스케일러(142)를 불능화시킨다. 제 2 MDS 스테이지(145)도 불능화돼는데 이는 C1이 디지털 로우이기 때문이다. 제 2 MDS 스테이지(145)의 C 입력 상에서 디지털 로우이기 때문에, 제 2 MDS 스테이지(145)는 그 하위(lower) I 입력 리드들을 입력 신호의 소스로서 선택한다. 제 2 MDS 스테이지(145)의 I 입력 리드 상의 신호는 스위칭하지 않는데 이는 상기 제 1 MDS 스테이지(144)의 출력 O가 C0가 디지털 하이이기 때문에 스위칭하지 않기 때문이다. 그러므로 제 2 MDS 스테이지(145)로부터의 O 출력은 스위칭하지 않는다. C2=1이기 때문에, 4-로-나눔 프리스케일러(143)는 이네이블된다. C2=1이기 때문에, 제 3 MDS 스테이지(145)는 AUX 입력 리드들을 그 입력 신호원으로서 선택한다. 그러므로 CMMD(134)를 통한 경로는 SIN 입력 리드들(141A)로부터, 버퍼(141)를 통해, 4-로-나눔 프리스케일러(143)를 통해, 제 3 MDS 스테이지(146)의 AUX 입력 리드들로 들어가고, 제 3 MDS 스테이지(146)를 통해 그리고 제 4, 5, 6, 7 MDS 스테이지들(147 내지 150)을 통해, 그리고 동기화기(synchronizer)(151)를 통해 나와 출력(150A)로 들어간다. 그러므로 CMMD(134)는 5-스테이지 멀티-모듈러스 나눗셈기가 이어지는 4-로-나눔 프리스케일러로서 구성된다. 상기 첫 두 개의 MDS 스테이지들과 2-로-나눔 프리스케일러는 스위칭하지 않으며 따라서 저-전력 동작 상태에 있다.
CDMA1X 모드에서 SRI 및 SRF 회로들(132 및 133)이 제수 값(D)을 우측으로 1 비트 우측 시프트시킨 반면, WCDMA 모드에서 SRI와 SRF 회로들(132 및 133)은 제수 값 D를 우측으로 2 비트 위치들 우측 시프트한다. 이는 효율적으로 제수값 D를 4로 나눈다. 제어 로직(136)은 가산기(135)의 출력 S[7:0]을 5-스테이지 멀티-모듈러스 나눗셈기에 대한 등식에 따라 값 ST[6:0]으로 변환하여 CMMD의 5-스테이지 멀티-모듈러스 나눗셈기가 4로 나누어지는 제수 값으로 나누게 된다. 그러나, CMMD(134)의 전체 제수 값(DV)는 선행하는 4-로-나눔 프리스케일러(143) 때문에 정확한 제수 값(D)이다. 시그마-델타 변조기(131)는 CMMD(134)가 나누는 제수 값(DV)이 계수 사이클 간에 변경되도록 가산기(135)의 제 2 디지털 입력 포트(140) 상의 값을 변동시킨다. 제 2 디지털 입력 포트(140) 상의 값은 주파수 체감기 동작이 다수의 계수 사이클들에 걸치는 시간 기간 동안 고려될 때 시간에 따라 주파수 체감기(129)의 평균 전체 제수 값(D)이 요구되는 180.2가 되도록 변동된다.
도 21은 WCDMA 모드에서 주파수 체감기(129)의 동작을 도시하는 파형도이다. 주파수 체감기(129)는 180의 제수로 3.605 GHz 입력 신호를 나누는 중이다. 파형 VCO_BUF는 버퍼(141)를 통과한 후의 주파수 체감기 입력 신호(SIN)의 파형이다. SOUT으로 라벨링되는 파형은 주파수 체감기 출력 신호의 파형이다.
순서도:
도 22는 도 3의 신규한 주파수 체감기(129)의 동작 방법을 도시하는 순서도이다. 주파수 체감기는 (주파수 F1의) 주파수 체감기 입력 신호(SIN)를 제수 D로 나누어 (주파수 F2)의 주파수 체감기 출력 신호(SOUT)을 생성하며, 여기서 제수 D는 정수 부분 I와 분수 부분 FR을 포함한다. F2=F1/D. 상기 제시된 도 3, 4, 17 및 18의 예시들에서, 정수 부분 I는 180이며 분수 부분 FR은 0.2이다. 제수 D는 180.2 이다.
도 22에서, 결정 블록(200)은 제 1 동작 모드(예를 들어, GSM 동작 모드) 또는 제 2 동작 모드(예를 들어, CDMA1X 동작 모드)를 선택하는 단계를 나타낸다. 주파수 체감기(129)가 상기 제 1 동작 모드에서 동작할 것이라면, 블록들(201-202)의 단계들이 수행된다. 주파수 체감기(129)가 제 2 모드에서 동작한다면, 블록들(203-204)의 단계들이 수행된다.
상기 제 1 동작 모드가 선택되면, 도 4의 구성가능 멀티-모듈러스 나눗셈기(CMMD) 구조(134)가 N-스테이지 멀티-모듈러스 나눗셈기로서 구성된다. 상기 주파수 체감기(129)는 N-스테이지 멀티 모듈러스 나눗셈기를 이용하여 상기 입력 신 호(SIN)를 주파수 체감(frequency divide)시킨다(단계(201)). 이 경우 N은 7이다. CMMD를 통한 경로는 버퍼(141)를 통해, MDS(144)를 통해, 그리고 MDS(145)를 통해 그리고 계속하여 MDS 스테이지들(146-150)을 통해, 출력 동기화기(151)를 통하여, 주파수 체감기의 출력 리드로 향한다. 계수 사이클 동안, 상기 7-스테이지 MMD는 제 1 수로 나눈다. CMMD의 신호 경로에 프리스케일러가 없으며, 따라서 상기 제 1 수는 CMMD 구조(134)가 나누는 제수 DV이다. 상기 제 1 수는 정수 부분(I)을 가산기(135)의 제 1 포트(139)에 제공하고 그리고 시그마-델타 출력(SDM[3:0])을 가산기(135)의 제 2 포트에 제공함으로써 결정된다. 이 예시에서 정수 값(I)은 SRI 회로(132)를 통해 가산기에 제공된다. 시그마-델타 변조기9131)는 다수의 계수 사이클들에 걸치는 시간 주기 동안, 주파수 체감기 출력 신호(SOUT)의 주파수(F2)가 F1/D이 되도록 시그마-델타 출력 SDM[3:0]을 제어한다(단계(202)).
N이 7인 구성의 예에 있어서, 전술한 도 3과 4 및 GSM 모드에서의 동작의 대응 설명을 참조하라.
제 2 동작 모드가 선택되면, 도 4의 CMMD 구조(134)는 M-스테이지 멀티-모듈러스 나눗셈기가 이어지는 고정 프리스케일러로서 구성된다. 주파수 체감기(129)는 상기 프리스케일러 및 상기 M-스테이지 멀티-모듈러스 나눗셈기를 이용하여 상기 입력 신호(SIN)를 주파수 체감시킨다(단계(203)). 도 4의 예시에서, 상기 고정 프리스케일러는 2-로-나눔 프리스케일러이며 M은 6이다. 도 4의 CMMD를 통한 신호 경로는 버퍼(141)를 통해, 2-로-나눔 프리스케일러(142)를 통해, MDS 스테이지(145)를 통해, 그리고 계속하여 나머지 MDS 스테이지들(146-150)을 통한다. 6- 스테이지 멀티-모듈러스 나눗셈기는 제 2 수로 나눈다. 상기 제 2 수는 상기 정수 부분(I)을 우측으로 1 비트 시프트하여 시프트된 값을 생성함으로써 결정된다. 도 17의 예시에서, 이 시프팅은 SRI 회로(132)에 의해 수행된다. 상기 시프트된 값 NT[7:0]이 가산기(135)의 제 1 입력 포트(139)에 제공되는 반면, 시그마-델타 변조기의 출력(SDM[3:0])은 가산기(135)의 제 2 입력 포트(140)에 제공된다. 가산기(135)는 상기 M-스테이지 멀티-모듈러스 나눗셈기를 상기 제 2 수로 나누도록 제어하는 제어 로직(136)에 의해 모듈러스 제어 신호들 ST[6:0]로 변환되는 제 2 수 s[7:0]를 생성한다. 상기 시그마-델타 변조기(131)는 다수의 계수 사이클들에 걸치는 시간 기간 동안, 주파수 체감기 출력 신호(SOUT)의 주파수(F2)가 F1/D가 되도록 시그마-델타 출력 SDM[3:0]을 제어한다(단계(204)).
프리스케일러가 고정 2-로-나눔 프리스케일러이고 M은 6인 구성의 예시에 대해, 도 17 및 18과 CDMA1X 모드에서의 동작의 대응 실시예를 참조하라. 프리스케일러가 고정 4-로-나눔 프리스케일러이고 M은 5인 구성의 예시에 대해서는, 상기 WCDMA 모드에서의 동작의 실시예를 참조하라.
도 22의 방법의 블록들이 순서로 도시될지라도, 블록들(201 및 202)에 제시되는 동작들이 시간 상 서로 중첩되는 점과 블록들(203 및 204)에 제시되는 동작들이 시간상 서로 중첩되는 점을 알 것이다. 상기 동작들은 다양한 동작들을 명료하게 하고 전체 방법의 설명을 간소화하기 위해 서로 분리되며 상이한 블록들로 제시된다.
지터 및 전력 소모:
GSM 모드에서, CMMD(134)의 MDS 스테이지들 및 프리스케일러들은 7-스테이지 멀티-모듈러스 나눗셈기를 형성하도록 구성된다. CDMA1X 모드에서, CMMD(134)의 MDS 스테이지들 및 프리스케일러들은 6-스테이지 멀티-모듈러스 나눗셈기가 이어지는 2-로-나눔 프리스케일러를 형성하도록 구성된다. 상기 두 개의 구성들은 상기 나눗셈기의 제 1 스테이지가 도 6의 구조의 고정 프리스케일러인지, 또는 상기 나눗셈기의 제 1 스테이지가 도 12의 구조의 MDS 스테이지인지에 대해 다르다. 고정 프리스케일러 구조가 MDS 스테이지 구조보다 더 비동기 구조이다. 도 12의 MDS 스테이지에서, 공통 신호에 의해 클로킹(clock)되는 2개의 플립-플롭들(153 및 154)이 존재함에 유의하라. MDS 스테이지가 나눗셈기의 제 1 스테이지라면, 플립-플롭들 모두가 체감되는 입력 신호의 고 주파수로 클록킹될 것이다. 이에 비하여, 도 6의 비동기 구조가 나눗셈기의 제 1 스테이지에서 이용된다면, 제 1 비동기 스케일러의 제 1 플립-플롭만이 체감되는 입력 신호의 고 주파수로 클록킹될 것이다. 또한, 게이트들(155-158)의 형태인 도 12의 MDS 스테이지 구조의 피드백 로직이 있다. 이러한 게이트들이 스위칭할 때, 전력이 소모된다. 도 6의 비동기 구조에는 그러한 게이트들이 없다. 이러한 이유들에 대해, 나눗셈기의 제 1 스테이지에 대해 도 6의 비동기 구조를 이용하는 것은 제 1 스테이지로서 도 12의 MDS 스테이지 구조를 이용하는 것에 비하여 더 적은 전력 소모를 가져온다.
도 6의 비동기 고정 프리스케일러 구조가 도 12의 더 동기적인 MDS 스테이지 구조보다 저 전력 구조일지라도, 상기 비동기 구조를 나눗셈기의 제 1 스테이지로 서 이용하는 것은 일반적으로 출력 신호(SOUT)에 더 많은 지터(jitter)를 유발한다. 이 지터는 입력 신호(SIN)의 기준 에지(reference edge)에 관련하여 계수 사이클 간에 출력 신호(SOUT)의 에지에서 변하기 쉽다. 6-스테이지 멀티-모듈러스 나눗셈기가 이어지는 고정 프리스케일러를 이용하는 것은 7-스테이지 멀티-모듈러스 나눗셈기 구조를 이용하는 것보다 출력 신호(SOUT)에 더 많은 지터를 유발한다. 그러므로 저 전력 비동기 구조는 출력 신호에 더 많은 지터를 유발시키는 결점을 갖는다.
신규한 일 특징에 따르면, 상이한 셀루러 전화 표준들이 상이한 스퓨리어스 잡음 및 주파수 분해능(위상 잡음에 관련됨) 요구조건들을 가짐을 알 것이다. 이러한 요구조건들은 집합적으로 여기서 "잡음 요구조건"들로 지칭된다. 예를 들어, GSM 표준은 가장 엄격한 잡음 요구조건들을 가지며, 그 다음은 CDMA1X 표준이고, 그 다음은 WCDMA 표준이다. 상기 논의되는 지터는 국부 발진기에 의해 야기되는 잡음이다. 따라서, 상이한 셀룰러 전화 표준들은 수신 및 송신 신호 체인들에서 국부 발진기들에 상이한 최대 허용가능 지터 요구조건들을 부과한다. WCDMA 표준은 국부 발진기 출력에 최대의 지터를 허용한다. CDMA1X 표준은 다음으로 높은 정도의 지터를 국부 발진기 출력에서 허용한다. GSM 표준은 국부 발진기 출력에서 최소의 지터를 허용한다. CMMD(134)를 5-스테이지 멀티-모듈러스 나눗셈기가 이어지는 4-로-나눔 고정 프리스케일러가 되도록 구성하는 것은(전술한 WCDMA 모드에서와 같이) WCDMA 표준에 대한 국부 발진기들(112 및 119)에 부과되는 잡음 요구조건들을 충족하지만, WCDMA1X 표준에 대한 국부 발진기들(112 및 119)에 부과되는 잡 음 요구조건들을 충족하지 못한다. 그러나, CMMD(134)를 6-스테이지 멀티-모듈러스 나눗셈기가 이어지는 2-로-나눔 고정 프리스케일러가 되도록 구성하는 것은, CDMA1X 표준에 대한 국부 발진기들(112 및 119)에 부과되는 잡음 요구조건들을 충족하지 못한다. 따라서, 셀룰러 전화(100)가 WCDMA 모드에서 동작 중일 때, SEL[1:0]이, 각각 디지털 값들 1 과 0으로써 드라이빙된다. 다른 한편, 셀룰러 전화(100)가 상기 CDMA1X 모드로 동작중일 때, SEL[1:0] 신호들은, 각각 디지털 값들 0과 1로써 드라이빙된다. 유사한 방식으로, CMMD(134)를 6-스테이지 멀티-모듈러스 나눗셈기가 이어지는 2-로-나눔 프리스케일러가 되도록 구성하는 것은 GSM 표준에 의한 국부 발진기들(112 및 119)에 부과되는 잡음 요구조건들을 충족하지 못하지만, CMMD(134)를 7-스테이지 멀티-모듈러스 나눗셈기가 되도록 구성하는 것은 GSM 잡음 요구조건들을 충족한다. 따라서, 셀룰러 전화(100)가 GSM 모드로 동작 중일 때, SEL[1:0] 신호들은 각각, 디짙러 값들 0과 0을 갖도록 구동된다. 이용되는 표준의 잡음 요구조건들을 충족하는 최저 전력 구성을 이용함으로써, 셀룰러 전화의 전력 소모가 감소된다.
도 23은 국부 발진기 내부의 종래의 멀티-모듈러스 나눗셈기의 성능을 국부 발진기 내부의 도 3의 신규한 구성가능 멀티-모듈러스 나눗셈기(CMMD)의 성능과 비교하는 표이다. GSM, CDMA1X 및 WCDMA 모드들 각각에서 나눗셈기 성능(잡음도 및 전력 소모)이 상기 표에 제시된다.
도 24는 전력 소모를 추가로 감소시키기 위한 방법 및 회로를 도시하는 개념도이다. 도 12에 관련하여 전술한 바와 같이, 모듈러스 나눗셈기 스테이지(MDS)는 입력 신호를 2로 또는 3으로 나눌 수 있다. S=1이라면, MDS 스테이지는 3으로 나누도록 세팅되며 플립-플롭들(153 및 154) 모두가 이용된다. 그러나, S=0이라면, MDS 스테이지는 2로 나누도록 세팅된다. 제 1 플립-플롭(153)은 이용되지 않으며, 오히려 제 2 플립-플롭(154)의 QB 출력이 OR 게이트(155)를 통해 플립-플롭(154)의 D 입력으로 역으로 접속되어 제 2 플립-플롭(154)이 토글 플립-플롭으로서 동작하게 된다. MDS 스테이지가 2로 나누도록 동작할 때, 도 12의 제 1 플립-플롭(153)은 전력을 소모한다. 이는 공급 전력을 공급받으며(접속들은 미도시) 그 클록 입력 리드는 입력 클록 신호를 수신한다. 하나의 신규한 특징으로, MDS 스테이지(도 24 참조)가 2로 나누도록 세팅될 때, 제 1 플립-플롭(153)으로의 전력은 단절된다. 제 1 플립-플롭(153)이 언파워(unpower)될 때 OR 게이트의 탑(top) 입력 리드 상에서 전압의 부동(floating)을 방지하기 위해, 상기 OR 게이트(155)의 탑 입력 리드에 접속되는 노드는 접지 전위(ground potential)에 접속된다. 설명적인 일 예시로, 인버터(300) 및 N-채널 풀다운 트랜지스터(301)가 제시된다. S=0(MDS가 2-로-나눔으로 세팅)일 때, 인버터(300)는 트랜지스터(301)를 턴 온(turn on)시키는 디지털 하이(high)를 출력하여, OR 게이트(155)의 탑 입력 리드를 접지에 접속시킨다. 또한 인버터(300)에 의해 출력되는 신호는 제 1 플립-플롭(153)이 VDD 공급 컨덕터에 접속되는 P-채널 트랜지스터(302)를 제어한다. 인버터(300)는 디지털 하이 신호를 출력하고, 트랜지스터(302)는 비-전도성(non-conductive)이 되며, 이에 따라 제 1 플립-플롭(153)으로의 전력을 차단하고 제 1 플립-플롭(153)이 전력을 소모하는 것을 방지한다. 한 편, MDS 스테이지가 3-으로-나눔으로 세팅될 때, 트 랜지스터(302)는 전도성이 되며 트랜지스터(301)는 비-전도성이다. 플립-플롭(153)이 전력공급(power)되고 사용가능하게 되며, 그 Q 출력은 OR 게이트(155)의 탑 입력 리드를 구동한다. 도 24의 MDS 스테이지가 신규한 주파수 체감기(129)의 MDS 스테이지들에 채택되는 경우, ST[6:0]의 영(디지털 로우) 모듈러스 제어 신호는 CMMD(134)의 대응하는 MDS 스테이지 내의 제 1 플립-플롭이 언파워(unpower)되게 하여, 전력 소모를 감소시킨다. 추가로 전력 소모를 감소시키기 위해, 제 1 플립-플롭은 MDS 스테이지가 3으로 나눌 때 상기 제 1 플립-플롭이 변경되지 않는 상태인 시간의 일부 동안 언파워될 수도 있다. 도 24의 MDS 스테이지가 그 동작의 설명을 간소화하기 위해 통상의 논리 심볼들로써 게이트 레벨에서 설명되지만, MDS 스테이지의 로직은 다양한 다른 방식들로 트랜지스터 레벨에서 구현될 수 있다. 플립-플롭(153)을 VDD 공급 컨덕터와 접속 및 단절시키기 위해 P-채널 트랜지스터를 이용하는 것 외의 기술들이 채택될 수 있다. 본 MDS 스테이지는 전류 모드 논리(CML)로 구현될 수 있다.
소정의 특정한 실시예들을 설명을 위해 전술하였을지라도, 본 특허 명세서의 제시사항들은 일반적인 적용성을 가지며 전술한 특정 실시예들로 제한되는 것은 아니다. 상기 신규한 주파수 체감기가 이동 통신 장치 내부의 집적 회로로 구현되는 경우에, 다수의 동작 모드들 중 선택가능한 하나로 구성되는 주파수 체감기는 실제로 상기 동작 모드들 중 하나에서 동작하지 않을 수 있다. 예를 들어, 제 1 집적 회로는 단지 CDMA 표준에 따라 통신하는 셀룰러 전화에서 이용될 수 있는 한편, 상기 제 1 집적 회로와 동일한 제 2 집적 회로는 단지 GSM 표준에 따라 통신하는 다 른 셀룰러 전화기에서 이용될 수 있고 다른 한 편으로, 상기 제 1 집적 회로와 동일한 제 3 집적 회로는 CDMA 또는 GSM 통신이 가능한 다른 제 3 셀룰러 전화에서 이용될 수 있다. 동일한 세트의 프리스케일러들 및 모듈러스 나눗셈기가 상이한 동작 모드들에서 상이한 방식들로 구성되는 주파수 체감기를 전술하였을지라도, 제 1 및 제 2 회로들에서 공통 프리스케일러들 또는 모듈러스 나눗셈기 스테이지들이 없도록 제 1 프리스케일러 및 멀티-모듈러스 나눗셈기 회로가 제 1 동작 모드에서 이용될 수 있으며 제 2 프리스케일러 및 멀티-모듈러스 체감기 회로가 제 2 동작 회로에서 이용될 수 있다. 고 주파수로 동작하는 주파수 체감기의 일부분들은 전류 모드 논리를 이용하여 구현될 수 있는 한편 저 주파수들에서 동작하는 상기 주파수 체감기의 다른 부분들은 CMOS 논리를 이용하여 구현될 수 있다. 따라서, 상기 기재된 특정 실시예들의 다양한 특징들의 다양한 수정들, 적응들, 및 조합들이 이하에 제시되는 청구의 범위를 벗어나지 않고 실시될 수 있다.

Claims (22)

  1. (a) 구성가능(configurable) 주파수 체감기(frequency divider)의 제 1 동작 모드와 상기 구성가능 주파수 체감기의 제 2 동작 모드 중 하나를 선택하는 단계로서, 상기 구성가능 주파수 체감기는 프리스케일러(prescaler) 및 복수의 모듈러스 나눗셈기(modulus divider) 스테이지들을 포함하는, 동작 모드 선택 단계;
    (b) 상기 제 1 동작 모드가 (a) 에서 선택되었다면 N-스테이지 멀티-모듈러스 나눗셈기를 이용하여 입력 신호를 주파수 체감(frequency divide)시키는 단계로서, 상기 N-스테이지 멀티-모듈러스 나눗셈기는 N개의 상기 복수의 모듈러스 나눗셈기 스테이지들을 포함하는, 주파수 체감단계; 및
    (c) 상기 제 2 동작 모드가 (a)에서 선택되었다면 상기 프리스케일러 및 M-스테이지 멀티-모듈러스 나눗셈기를 이용하여 상기 입력 신호를 주파수 체감시키는 단계를 포함하며, 상기 제 2 동작 모드에서 상기 프리스케일러는 프리스케일러 출력 신호가 상기 M-스테이지 멀티-모듈러스 나눗셈기에 의해 나누어(divide)지도록 상기 프리스케일러 출력 신호를 출력하고, 상기 M-스테이지 멀티-모듈러스 나눗셈기는 M개의 모듈러스 나눗셈기 스테이지들을 포함하며, 상기 M개의 모듈러스 나눗셈기 스테이지들은 상기 N개의 모듈러스 나눗셈기 스테이지들의 서브셋인, 방법.
  2. 제 1 항에 있어서,
    상기 제 1 동작 모드가 (a)에서 선택되었다면 (b)의 상기 N-스테이지 멀티- 모듈러스 나눗셈기는 상기 N-스테이지 멀티-모듈러스 나눗셈기가 상기 N-스테이지 멀티-모듈러스 나눗셈기의 계수 사이클(count cycle)에서 나누는 제수(divisor) DV를 결정하는 제어 신호들을 수신하고, (b)의 상기 주파수 체감 단계는 상기 N-스테이지 멀티-모듈러스 나눗셈기가 다수의 계수 사이클들에 걸치는 기간(period) 동안 제수 D로 나누도록 계수 사이클 간에 상기 제어 신호들을 변경하기 위해 시그마-델타 변조기를 이용하는 단계를 포함하며, 상기 제수 D는 정수 부분 및 분수 부분을 포함하는, 방법.
  3. 제 1 항에 있어서,
    상기 프리스케일러는 단일 고정(single fixed) 제수로 나눌 수 있고 다수의 제수들 중 선택가능한 하나로 나눌 수 없으며, 상기 제 1 동작 모드에서 상기 프리스케일러는 불능화(disable)되고 나눔 기능(dividing function)을 수행하지 않는, 방법.
  4. 제 1 항에 있어서,
    상기 N-스테이지 멀티-모듈러스 나눗셈기의 상기 모듈러스 나눗셈기 스테이지들 중 하나는 상기 입력 신호를 수신하는 제 1 스테이지이며, 제 2 동작 모드가 (a)에서 선택되었다면 상기 제 1 스테이지는 불능화되고 나눔 기능을 수행하지 않는, 방법.
  5. 제 1 항에 있어서,
    상기 구성가능 주파수 체감기는 상기 제 1 동작 모드 또는 상기 제 2 동작 모드가 (a)에서 선택되는지를 불문하고 주파수 체감기 출력 신호를 생성하기 위해 프로그램가능한 제수 D로 상기 입력 신호를 주파수 체감시키도록 동작가능하고, 상기 제 1 동작 모드가 (a)에서 선택되면 상기 N-스테이지 멀티-모듈러스 나눗셈기는 상기 프로그램가능한 제수 D로 (b)에서 주파수 체감시키고, 상기 제 2 동작 모드가 (a)에서 선택되면, 상기 프리스케일러 및 상기 M-스테이지 멀티-모듈러스 나눗셈기는 상기 프로그램가능한 제수 D로 (c)에서 주파수 체감시키도록 함께 동작하며, 상기 프로그램가능한 제수 D는 영이-아닌(non-zero) 분수 부분을 가질 수 있는, 방법.
  6. 프리스케일러; 및
    복수의 모듈러스 나눗셈기 스테이지들을 포함하며, 상기 프리스케일러 및 상기 복수의 모듈러스 나눗셈기 스테이지들은 제 1 동작 모드에서 입력 신호를 나누고(divide) 주파수 체감기 출력 신호를 생성하는 N-스테이지 멀티-모듈러스 나눗셈기로서 구성가능하고, 상기 프리스케일러 및 상기 복수의 모듈러스 나눗셈기 스테이지들은 제 2 동작 모드에서 프리스케일러 출력 신호를 생성하기 위해 상기 입력 신호를 나누는 프리스케일러와 상기 주파수 체감기 출력 신호를 생성하기 위해 프리스케일러 출력 신호를 나누는 M-스테이지 멀티-모듈러스 나눗셈기로서 구성가능하며, M은 N보다 작은, 주파수 체감기.
  7. 제 6 항에 있어서,
    상기 주파수 체감기는 차분 입력 리드(differential input lead)들의 쌍(pair)을 포함하고, 상기 제 1 동작 모드에서 상기 입력 신호는 상기 차분 입력 리드들의 쌍에 존재하며, 상기 제 2 동작 모드에서 상기 입력 신호는 상기 차분 입력 리드들의 쌍에 존재하는, 주파수 체감기.
  8. 제 6 항에 있어서,
    상기 프리스케일러는 단일 고정 제수로 나눌 수 있고 다수의 제수들 중 선택가능한 하나로 나눌 수 없으며, 상기 제 1 동작 모드에서 상기 프리스케일러는 불능화되고 나눔 기능을 수행하지 않는, 주파수 체감기.
  9. 제 6 항에 있어서,
    상기 프리스케일러는: 2로 나눌 수 있는 단일 토글 플립-플롭(toggle flip-flop), 4로 나눌 수 있는 토글 플립-플롭들의 쌍으로 구성되는 그룹으로부터 선택되는, 주파수 체감기.
  10. 제 6 항에 있어서,
    상기 N-스테이지 멀티-모듈러스 나눗셈기의 모든 스테이지들은 상기 복수의 모듈러스 나눗셈기 스테이지들의 스테이지들이며, 상기 M-스테이지 멀티-모듈러스 나눗셈기의 모든 스테이지들은 상기 복수의 모듈러스 나눗셈기 스테이지들의 스테이지들인, 주파수 체감기.
  11. 제 9 항에 있어서,
    상기 제 2 동작 모드에서 상기 M-스테이지 멀티-모듈러스 나눗셈기의 스테이지가 아닌 상기 N-스테이지 멀티-모듈러스 나눗셈기의 스테이지가 존재하며, 상기 스테이지는 플립-플롭을 포함하고, 상기 플립-플롭은 상기 제 2 동작 모드에서 클록킹(clock)되지 않는, 주파수 체감기.
  12. 제 6 항에 있어서,
    상기 제 1 동작 모드에서 상기 프리스케일러는 불능화되며 나누지 않는, 주파수 체감기.
  13. 제 6 항에 있어서,
    상기 N-스테이지 멀티-모듈러스 나눗셈기는 복수의 제어 신호들을 수신하고, 상기 제어 신호들은 상기 주파수 체감기 출력 신호를 생성하기 위해 상기 제 1 동작 모드에서 상기 N-스테이지 멀티-모듈러스 나눗셈기가 계수 사이클에서 상기 입력 신호를 나누는 제수 DV를 결정하며, 상기 주파수 체감기는:
    상기 제수 DV가 계수 사이클 간에 변경되도록 상기 제어 신호들을 변경하는 회로를 더 포함하고, 상기 제수 DV는 상기 N-스테이지 멀티-모듈러스 나눗셈기가 다수의 계수 사이클들 동안 제수 D로 나누도록 계수 사이클 간에 변경되며, 상기 제수 D는 정수 부분과 분수 부분을 포함하는, 주파수 체감기.
  14. 제 13 항에 있어서,
    상기 제어 신호들을 변경하는 상기 회로는 시그마-델타 변조기를 포함하는, 주파수 체감기.
  15. 제 6 항에 있어서,
    상기 주파수 체감기 출력 신호를 출력하는 동기화(synchronizing) 출력 스테이지를 더 포함하며, 상기 동기화 출력 스테이지는 상기 제 1 동작 모드에서 상기 N-스테이지 멀티-모듈러스 나눗셈기의 일부이고, 상기 동기화 출력 스테이지는 상기 제 2 동작 모드에서 상기 M-스테이지 멀티-모듈러스 나눗셈기의 일부인, 주파수 체감기.
  16. 제 6 항에 있어서,
    상기 주파수 체감기는 이동 통신 장치의 일부이고, 상기 제 1 동작 모드는 상기 이동 통신 장치가 제 1 셀룰러 전화 통신 표준에 따라 통신하도록 적응되는 모드이며, 상기 제 2 모드는 상기 이동 통신 장치가 제 2 셀룰러 전화 통신 표준에 따라 통신하도록 적응되는 모드인, 주파수 체감기.
  17. 제 6 항에 있어서,
    상기 주파수 체감기는 상기 제 1 동작 모드와 상기 제 2 동작 모드 중 선택가능한 하나에서 상기 주파수 체감기 출력 신호를 생성하기 위해 제수 D로 상기 입력 신호를 나누도록 동작가능하며, 상기 제수 D는 정수 부분과 분수 부분을 포함하는, 주파수 체감기.
  18. 제 1 동작 모드에서 제 1 방식으로 구성가능하며 제 2 동작 모드에서 제 2 방식으로 구성가능한 주파수 체감기를 제공하는 단계; 및
    상기 제 1 동작 모드 또는 상기 제 2 동작 모드 중 선택가능한 하나에서 동작하도록 상기 주파수 체감기를 구성하는 단계를 포함하며,
    상기 주파수 체감기는 프리스케일러 및 복수의 모듈러스 나눗셈기 스테이지들을 포함하고, 상기 주파수 체감기가 상기 제 1 방식으로 구성된다면 상기 프리스케일러 및 상기 복수의 모듈러스 나눗셈기 스테이지들은 주파수 체감기 입력 리드 상의 입력 신호를 나누고 주파수 체감기 출력 신호를 생성하는 N-스테이지 멀티-모듈러스 나눗셈기를 형성하도록 구성되고, 상기 주파수 체감기가 상기 제 1 방식으로 구성된다면 상기 프리스케일러는 나눔 기능(dividing function)을 수행하지 않고, 상기 주파수 체감기가 상기 제 2 방식으로 구성된다면 상기 프리스케일러는 상기 주파수 체감기 입력 리드 상의 입력 신호를 나누고 프리스케일러 출력 신호를 생성하며, 상기 주파수 체감기가 상기 제 2 방식으로 구성된다면 상기 복수의 모듈러스 나눗셈기 스테이지들은 상기 프리스케일러 출력 신호를 나누고 상기 주파수 체감기 출력 신호를 생성하는 M-스테이지 멀티-모듈러스 나눗셈기를 형성하도록 구성되고, M은 N보다 작은, 방법.
  19. 프리스케일러;
    복수의 모듈러스 나눗셈기 스테이지들; 및
    제 1 동작 모드에서 상기 프리스케일러가 불능화되고 그리고 주파수 체감기 출력 신호를 생성하기 위해 N개의 상기 복수의 모듈러스 나눗셈기 스테이지들이 제수 D로 주파수 체감기 입력 신호를 주파수 체감시키는 N-스테이지 멀티-모듈러스 나눗셈기를 형성하도록 상기 프리스케일러 및 상기 복수의 모듈러스 나눗셈기 스테이지들을 구성 및 제어하는 수단을 포함하며, 또한 상기 수단은 제 2 동작 모드에서 상기 프리스케일러가 상기 주파수 체감기 입력 신호를 나누고 프리스케일러 출력 신호를 출력하고 그리고 M 개의 상기 복수의 모듈러스 나눗셈기 스테이지들이 상기 주파수 체감기 출력 신호를 생성하기 위해 상기 프리스케일러 출력 신호를 주파수 체감시키는 M-스테이지 멀티-모듈러스 나눗셈기를 형성하도록 상기 프리스케일러 및 상기 복수의 모듈러스 나눗셈기 스테이지들을 구성 및 제어하기 위한 것이고, 상기 제 2 동작 모드에서 상기 프리스케일러 및 상기 M-스테이지 멀티-모듈러스 나눗셈기는 상기 주파수 체감기 출력 신호를 생성하기 위해 상기 제수 D로 상기 주파수 체감기 입력 신호를 주파수 체감시키도록 함께 동작하며, 상기 M 개의 모듈러스 나눗셈기 스테이지들은 상기 N개의 모듈러스 나눗셈기 스테이지들의 서브셋인, 주파수 체감기.
  20. 제 19 항에 있어서,
    상기 수단은 시그마-델타 변조기를 포함하며, 상기 제수 D는 영이-아닌 분수 부분을 포함할 수 있는, 주파수 체감기.
  21. 제 19 항에 있어서,
    상기 주파수 체감기는 상기 제 1 동작 모드에서 동작가능하지만 상기 제 1 동작 모드에서 실제로 동작되지 않으며, 오히려 상기 제 2 동작 모드에서만 동작되는, 주파수 체감기.
  22. 제 19 항에 있어서,
    상기 주파수 체감기는 상기 제 2 동작 모드에서 동작가능하지만 상기 제 2 동작 모드에서 실제로 동작되지 않으며, 오히려 상기 제 1 동작 모드에서만 동작되는, 주파수 체감기.
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