KR20080087518A - 반도체소자의 리세스 게이트 형성방법 - Google Patents
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Abstract
반도체기판 상에 식각정지 패턴을 형성하고, 식각정지 패턴이 형성된 반도체기판 상에 패드기판을 형성한 후 ,패드기판을 선택적으로 식각하여 식각정지 패턴을 노출시킨다. 식각정지 패턴을 제거하여 트렌치를 형성한 후, 렌치에 의해 노출된 반도체기판 및 패드기판을 선택적으로 산화시켜 트렌치 내벽에 희생라이너막을 형성한 다음 희생라이너막을 선택적으로 제거한다. 트렌치 내에 리세스된 게이트를 형성하는 반도체소자의 리세스 게이트 형성방법을 제시한다.
리세스게이트, 식각프로파일, 게이트절연막, 항복전압, 전계 집중
Description
도 1 내지 도 8은 본 발명에 따른 반도체소자의 리세스 게이트 형성방법을 설명하기 위해 나타내보인 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 구체적으로 반도체소자의 리세스 게이트 형성방법에 관한 것이다.
반도체소자의 고집적화로 인하여 소자의 디자인 룰(design rule)이 작아짐에 따라, 셀 트랜지스터의 크기가 감소하고, 또한 트랜지스터의 채널길이가 짧아지고 있다. 트랜지스터의 채널길이가 짧아지면서 문턱전압의 감소, 누설전류의 증가 등을 유발하는 단채널효과(short channel effect)가 발생하여 소자의 특성이 저하될 수 있다. 따라서, 제한된 면적 내에서 채널의 길이를 보다 더 증가시키기 위해 반도체기판에 트렌치를 형성한 다음, 트렌치 내에 게이트를 형성하는 방법이 제시되고 있다.
그런데, 게이트 형성을 위한 트렌치 식각공정 시, 식각조건등을 컨트롤하기 어려워 트렌치의 깊이가 불균일할 수 있다. 트렌치의 깊이 균일도는 문턱전압 산포에 영향을 미치므로, 트렌치의 깊이가 균일하지 못할 경우, 문턱전압 산포가 증가할 수 있다. 또한, 트렌치를 형성하기 위한 식각과정에서 트렌치가 국부적으로 날카로운 프로파일을 갖게 형성될 수 있다. 트렌치가 날카로운 프로파일을 갖게 되면, 후속 게이트절연막 증착 시 게이트절연막이 얇게(thinning) 형성되는 취약지점이 발생되어 반도체소자의 신뢰성이 저하될 수 있다. 예컨대, 게이트전극 형성 후 전압을 인가하게 되면 취약지점으로 전계가 집중되어 누설전류가 발생되거나, 게이트절연막의 항복 전압이(BV;Breakdowm Voltage)이 감소 될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 트렌치 의 깊이를 균일하게 형성하면서, 반도체소자의 신뢰성을 확보하는 반도체소자의 리세스게이트 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위해, 본 발명에 따른 반도체소자의 리세스 게이트 형성방법은, 반도체기판 상에 식각정지 패턴을 형성하는 단계;상기 식각정지 패턴이 형성된 반도체기판 상에 패드기판을 형성하는 단계; 상기 패드기판을 선택적으로 식각하여 상기 식각정지 패턴을 노출시키는 단계; 상기 식각정지 패턴을 제거하여 트렌치를 형성하는 단계; 상기 트렌치에 의해 노출된 반도체기판 및 패드기판을 선택적으로 산화시켜 상기 트렌치 내벽에 희생라이너막을 형성하는 단계; 상기 희생라이너막을 선택적으로 제거하는 단계; 및 상기 트렌치 내에 리세스된 게이 트를 형성하는 단계를 포함한다.
상기 식각정지 패턴은 질화막으로 형성하는 것이 바람직하다.
상기 질화막은 30~300Å의 두께로 형성하는 것이 바람직하다.
상기 패드기판은 폴리실리콘막으로 형성하는 것이 바람직하다.
상기 폴리실리콘막은 저압화학기상증착 또는 에피텍셜 성장을 이용하여 형성하는 것이 바람직하다.
상기 패드기판은 형성하고자 하는 리세스게이트 트렌치의 깊이와 같은 두께로 형성하는 것이 바람직하다.
상기 패드기판은 대략 1000~1500Å의 두께로 형성하는 것이 바람직하다.
상기 패드기판을 형성하는 단계 이후에, 상기 패드기판 또는 상기 패드기판과 반도체기판을 선택적으로 식각하여 활성영역을 설정하는 소자분리막을 형성하는 단계를 더 포함할 수 있다.
상기 희생라이너막은 20~200Å의 두께로 형성하는 것이 바람직하다.
도 1 내지 도 8은 본 발명에 따른 반도체소자의 리세스 게이트 형성방법을 설명하기 위해 나타내 보인 단면도들이다.
도 1을 참조하면, 반도체기판(100) 상에 식각정지 패턴(111) 및 제1 마크스 패턴(121)을 형성한다. 구체적으로, 반도체기판(100) 상에 식각정지 패턴막 및 감광막을 형성한 다음 포토리소그라피(photolithography)공정을 이용하여 리세스트렌치가 형성될 영역이 가려지게 제1 마스크패턴(121)을 형성한다. 다음에, 제1 마스 크패턴(121)을 식각마스크로 식각정지 패턴막을 식각하여 식각정지 패턴(111)를 형성한다. 그러면, 식각정지 패턴(111)는 후속 리세스트렌치가 형성될 영역에 잔류하게 된다.
여기서, 반도체기판(100)은 실리콘(Si) 기판일 수 있다. 식각정지 패턴(111)는 실리콘(Si)을 포함한 물질막보다 식각선택비가 높은 물질 예를 들어, 질화막으로 30~300Å 정도의 두께로 형성할 수 있다. 식각정지 패턴(111)는 리세스트렌치를 형성하기 위한 식각공정 시, 식각종료점으로 이용될 수 있다.
도 2을 참조하면, 제1 마스크패턴을 제거한 후, 식각정지 패턴(111)가 형성된 반도체기판(100) 상에 패드기판(130)을 형성한다. 패드기판(130)은 형성하고자 하는 리세스 트렌치의 깊이 예컨대, 대략 1000~1500Å 정도의 두께의 폴리실리콘막으로 형성할 수 있다. 폴리실리콘막(130)은 반도체기판(100)을 에피택셜 성장(epitaxial growth)시켜 형성하거나, 실리콘소스가스를 이용한 저압화학기상증착(LPCVD;Low Pressure Chemical Vapor Deposition)으로 형성할 수 있다.
다음에, STI(Shallow Trench Isolation) 공정을 이용하여 활성영역을 설정하는 소자분리막(140)을 형성한다. 구체적으로, 패드기판(130) 상에 소자분리막을 형성하고자 하는 영역의 패드기판(130)을 선택적으로 식각하여 소자분리트렌치를 형성한 후, 소자분리트렌치 내부를 절연막으로 채우고 평탄화하여 소자분리막(140)을 형성한다. 소자분리트렌치 형성 시, 소자분리트렌치 형성 깊이에 따라, 패드기판(130)의 하부층인 반도체기판(100)이 함께 식각 될 수 있다.
도 3을 참조하면, 소자분리막(140)에 의해 활성영역이 설정된 패드기판(130) 상에 제2 마스크패턴(150)을 형성한다. 제2 마스크패턴(150)은 후속 리세스트렌치가 형성될 영역이 노출되게 대략 500~1500Å 정도의 두께로 형성할 수 있다. 이때, 제2 마스크패턴(150)은 식각정지 패턴(111)와 리세스트렌치와의 미스 얼라인(mis-align)을 최소화하기 위해 제1 마스크패턴(도 2의 121)에 얼라인(align) 작업을 수행하여 형성할 수 있다.
다음에 제2 마스크패턴(150)을 식각마스크로 노출된 패드기판(130)을 선택적으로 식각한다. 그러면, 패드기판(130)이 리세스되면서 반도체기판(100) 상에 형성되어 있던 식각정지 패턴(111)가 노출된다.
그런데, 제2 마스크패턴을 형성할 때 얼라인작업을 수행하였더라도, 식각정지 패턴(111)가 형성된 위치에 리세스트렌치를 정확하게 형성하기 어려워 미스 얼라인이 발생될 수 있다. 즉, 패드기판(130)을 식각한 후 도시된 바와 같이 식각정지 패턴(111)의 상부 표면이 완전히 노출되지 않을 수 있다.
도 4를 참조하면, 노출된 식각정지 패턴(도 3의 111)를 제거하여 제1 리세스트렌치(131)를 형성한다. 식각정지 패턴은 인산(H3PO4)을 포함한 식각용액을 이용하여 제거할 수 있다. 제1 리세스트렌치(131)는 패드기판(130)이 형성된 두께, 즉 1000~1500Å 두께의 깊이로 형성되며, 이에 따라 리세스트렌치(131) 바닥면의 깊이는 균일하게 형성된다.
그런데, 식각정지 패턴이 제거된 제1 리세스트렌치(131)의 식각프로파일은 버티컬(vertical)하지 못할 수 있다. 예컨대, 식각정지 패턴와 제1 리세스트렌 치(131)의 미스얼라인이 발생됨에 따라, 제1 리세스트렌치(131)가 비정상적으로 튀어나오거나 날카로운 식각프로파일을 갖게 형성된다. 그러면, 후속 게이트절연막 증착 시, 게이트절연막이 얇게(thinning) 형성되는 취약지점이 발생되며, 이러한 취약지점으로 전계가 집중되어 누설전류가 발생되거나, 게이트절연막의 항복 전압이(BV;Breakdowm Voltage)이 감소 될 수 있다.
도 5를 참조하면, 제1 리세스트렌치(131)에 의해 노출된 반도체기판(100) 및 패드기판(130)을 선택적으로 산화시켜 희생라이너막(160)을 형성한다. 상세하게는, 습식산화 또는 건식산화를 이용해 노출된 반도체기판 및 패드기판의 실리콘(si)과 반응시켜 실리콘산화(SiOx)막이 대략 20~200Å 두께 정도로 형성되게 한다. 그러면, 날카로운 식각프로파일을 가진 제1 리세스트렌치(131)에 실리콘산화막이 형성되면서 완만한 굴곡의 식각프로파일이 만들어진다.
도 6을 참조하면, 희생라이너막(도 5의 160)을 제거하여, 완만한 식각프로파일을 갖는 제2 리세스트렌치(132)를 형성한다. 또한, 희생라이너막이 제거됨에 따라, 소모된 실리콘의 두께만큼 제2 리세스트렌치(132)의 선폭이 넓어질 수 있다. 이에 따라, 채널길이를 보다 더 증가시켜 제한된 면적 내에서 단채널 효과를 효과적으로 억제시킬 수 있다.
제2 리세스트렌치가 형성된 패드기판(130) 및 반도체기판(100)에 웰 영역 또는 불순물 영역 형성을 위한 이온 주입 공정을 수행한다.
도 7을 참조하면, 완만한 프로파일을 갖는 제2 리세스트렌치(132) 상에 게 이트절연막(170), 게이트도전막(180), 및 하드마스크막(190)을 순차적으로 형성한다. 제2 리세스트렌치(132)가 완만한 프로파일을 갖게 됨에 따라, 게이트절연막(170)은 취약지점 없이 균일하게 증착된다. 따라서, 취약지점으로 전계가 집중되는 것을 방지하고 소자의 안정성을 개선할 수 있다.
도 8을 참조하면, 사진식각공정으로 상기 하드마스크막(190), 게이트도전막 (180) 및 게이트절연막(170)을 패터닝하여 리세스 게이트전극을 형성한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
상술한 바와 같이 본 발명에 따른 반도체소자의 리세스 게이트 형성방법에 따르면, 반도체기판 상에 식각정지 패턴을 형성한 후, 트렌치의 형성 깊이만큼 패드기판을 형성한 다음 식각정지 패턴이 형성된 위치에 리세스트렌치를 형성한다. 이때, 식각정지 패턴이 식각종료점으로 작용하여 리세스트렌치의 깊이를 균일하게 형성할 수 있다.
또한, 리세스트렌치 형성 시 미스얼라인으로 인해, 트렌치가 날카로운 식각프로파일을 갖는 경우, 선택적산화공정에 의해 트렌치 내벽에 희생라이너막을 형성한 후, 제거함으로써, 완만한 식각프로파일을 갖는 리세스트렌치를 형성할 수 있다.
이에 따라, 취약지점 없이 게이트절연막을 균일하게 형성하여 취약지점으로 전계가 집중되는 것을 방지할 수 있으며, 소자의 신뢰성을 개선할 수 있다.
Claims (9)
- 반도체기판 상에 식각정지 패턴을 형성하는 단계;상기 식각정지 패턴이 형성된 반도체기판 상에 패드기판을 형성하는 단계;상기 패드기판을 선택적으로 식각하여 상기 식각정지 패턴을 노출시키는 단계;상기 식각정지 패턴을 제거하여 트렌치를 형성하는 단계;상기 트렌치에 의해 노출된 반도체기판 및 패드기판을 선택적으로 산화시켜 상기 트렌치 내벽에 희생라이너막을 형성하는 단계;상기 희생라이너막을 선택적으로 제거하는 단계; 및상기 트렌치 내에 리세스된 게이트를 형성하는 단계를 포함하는 반도체소자의 리세스 게이트 형성방법.
- 제1항에 있어서,상기 식각정지 패턴은 질화막으로 형성하는 반도체소자의 리세스 게이트 형성방법.
- 제2항에 있어서,상기 질화막은 30~300Å의 두께로 형성하는 반도체소자의 리세스 게이트 형성방법..
- 제1항에 있어서,상기 패드기판은 폴리실리콘막으로 형성하는 반도체소자의 리세스 게이트 형성방법
- 제4항에 있어서,상기 폴리실리콘막은 저압화학기상증착으로 또는 에피텍셜 성장을 이용하여 형성하는 반도체소자의 리세스 게이트 형성방법.
- 제1항에 있어서,상기 패드기판은 형성하고자 하는 리세스게이트 트렌치의 깊이와 같은 두께로 형성하는 반도체소자의 리세스 게이트 형성방법.
- 제1항에 있어서,상기 패드기판은 대략 1000~1500Å의 두께로 형성하는 반도체소자의 리세스 게이트 형성방법.
- 제1항에 있어서,상기 패드기판을 형성하는 단계 이후에,상기 패드기판 또는 상기 패드기판과 반도체기판을 선택적으로 식각하여 활 성영역을 설정하는 소자분리막을 형성하는 단계를 더 포함하는 반도체소자의 리세스 게이트 형성방법.
- 제1항에 있어서,상기 희생라이너막은 20~200Å의 두께로 형성하는 반도체소자의 리세스 게이트 형성방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100909635B1 (ko) * | 2007-10-29 | 2009-07-27 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 형성방법 |
| US7851298B2 (en) | 2007-10-29 | 2010-12-14 | Hynix Semiconductor Inc. | Method for fabricating transistor in a semiconductor device utilizing an etch stop layer pattern as a dummy pattern for the gate electrode formation |
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