KR20080087467A - Method for manufacturing of semiconductor device - Google Patents

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KR20080087467A KR1020070029732A KR20070029732A KR20080087467A KR 20080087467 A KR20080087467 A KR 20080087467A KR 1020070029732 A KR1020070029732 A KR 1020070029732A KR 20070029732 A KR20070029732 A KR 20070029732A KR 20080087467 A KR20080087467 A KR 20080087467A
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조영만
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Abstract

A method for manufacturing a semiconductor device is provided to enhance productivity by forming gate spacers of a cell region and a peripheral circuit region with nitride layers. A gate including a stacked pattern of a gate layer(114) and a gate hard mask layer is formed on a peripheral circuit region and a cell region of a semiconductor substrate(110). A first nitride layer is formed on the gate. A first insulating oxide layer is formed on a first nitride layer. The first insulating oxide layer, the first nitride layer, and the gate hard mask layer of the peripheral circuit region are selectively removed by using a gate layer of the peripheral circuit region as an etch stop layer. The residual first insulating oxide layer is removed from the peripheral circuit region. A second nitride layer is deposited on the cell region and the peripheral circuit region. A nitride layer spacer is formed on a gate sidewall of the peripheral circuit region by performing an etch back process until the first insulating oxide layer is exposed in the cell region and the gate layer is exposed from the peripheral circuit region.

Description

반도체 소자 제조 방법{Method for Manufacturing of Semiconductor Device}Semiconductor device manufacturing method {Method for Manufacturing of Semiconductor Device}

도 1a 내지 도 1g 는 종래 기술에 따른 반도체 소자의 제조 방법을 도시하는 단면도이다.1A to 1G are cross-sectional views showing a method for manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2i 는 본 발명에 따른 반도체 소자의 제조 방법을 도시하는 단면도이다.2A to 2I are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

10,110 : 반도체 기판 12,112 : 소자분리막10,110 semiconductor substrate 12,112 device isolation film

14,114 : 게이트층 16,116 : 게이트 하드마스크층14,114: gate layer 16,116: gate hard mask layer

18,118,120 : 질화막 20 : 산화막18,118,120 Nitride 20 Oxide

22a,22b,22c,122 : 감광막 24a,24b,124 : 게이트 스페이서22a, 22b, 22c, 122: photoresist 24a, 24b, 124: gate spacer

26,126 : 절연산화막 28,128 : LPC 플러그층26,126: insulating oxide film 28,128: LPC plug layer

30,130 : 절연산화막 32a,32b,132a,132b,132c : 감광막30,130: insulating oxide film 32a, 32b, 132a, 132b, 132c: photosensitive film

34,36,134,136 : 비트라인 콘택홀 138 : 절연산화막34,36,134,136: bit line contact hole 138: insulated oxide film

"C" : 셀 영역"C": cell area

"P" : 주변회로부의 PMOS 트랜지스터 영역"P": PMOS transistor area of peripheral circuit part

"N" : 주변회로부의 NMOS 트랜지스터 영역"N": NMOS transistor area of peripheral circuit part

본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 게이트 스페이서를 형성하는 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a gate spacer of a semiconductor device.

반도체 소자의 집적도가 낮은 종래에는 셀 영역과 주변회로부 영역의 게이트 스페이서층을 모두 질화막으로 형성하였다. 이는 질화막이 산화막에 비해 증착시 두께 균일도가 훨씬 좋을 뿐만 아니라, 콘택홀 형성시 자기정렬 콘택 식각 방법을 사용할 수 있었기 때문이다.Conventionally, the gate spacer layers of the cell region and the peripheral circuit portion region are both formed of a nitride film. This is because the thickness of the nitride film is much better than that of the oxide film, and the self-aligned contact etching method can be used to form the contact hole.

그런데, 반도체 소자가 고집적화됨에 따라 게이트 패턴간 간격이 매우 좁은 셀 영역에서는 게이트 스페이서층을 얇은 질화막으로 형성시키고, 주변회로부 영역에서는 소자의 누설 전류를 줄이기 위해 게이트 스페이서층을 상대적으로 두껍게 형성시킬 목적으로 질화막과 산화막의 이중 구조로 형성시킬 수 밖에 없었다.However, as the semiconductor devices are highly integrated, the gate spacer layer is formed of a thin nitride film in a cell region having a very small gap between gate patterns, and the gate spacer layer is relatively thick in the peripheral circuit region to reduce the leakage current of the device. There was no choice but to form a double structure of a nitride film and an oxide film.

이에 따라서 산화막을 게이트 스페이서층으로 사용하는 주변회로부 영역의 트랜지스터는 산화막의 두께 균일도가 나쁘기 때문에 소자의 문턱전압 특성이 열화되었다. 또한 각 단위 공정에서 불가피하게 발생하는 습식 세정 공정시에 산화막은 불가피하게 부분적으로 제거될 수 밖에 없으므로 일정한 두께를 유지하기 어렵다.As a result, the transistors in the peripheral circuit portion area using the oxide film as the gate spacer layer have poor thickness uniformity of the oxide film, and thus the threshold voltage characteristic of the device is degraded. In addition, since the oxide film is inevitably partially removed during the wet cleaning process inevitably generated in each unit process, it is difficult to maintain a constant thickness.

도 1a 내지 도 1g 는 종래 기술에 따른 반도체 소자의 제조 방법을 도시하는 단면도이다.1A to 1G are cross-sectional views showing a method for manufacturing a semiconductor device according to the prior art.

도 1a 를 참조하면, 반도체 기판(10) 상의 셀 영역(C), 주변회로부의 PMOS 트랜지스터 영역(P) 및 주변회로부의 NMOS 트랜지스터 영역(N) 상부에 통상의 STI 공정을 수행하여 소자분리막(12)을 형성한 다음, 그 상부에 통상의 방법으로 게이트층(14) 및 게이트 하드마스크층(16)의 적층 패턴으로 이루어지는 게이트를 형성한다.Referring to FIG. 1A, a device isolation film 12 is formed by performing a conventional STI process on a cell region C on a semiconductor substrate 10, a PMOS transistor region P of a peripheral circuit portion, and an NMOS transistor region N of a peripheral circuit portion. ) Is formed, and then a gate formed of a stacked pattern of the gate layer 14 and the gate hard mask layer 16 is formed on the top thereof.

다음, 상기 게이트 상부에 질화막(18) 및 산화막(20)을 증착한다.Next, a nitride film 18 and an oxide film 20 are deposited on the gate.

도 1b 를 참조하면, 상기 결과물 전면에 감광막(22a)을 형성한 후, 노광 마스크(미도시)를 이용한 사진 식각공정으로 감광막(22a)을 선택적으로 식각하여 감광막(22a) 패턴을 형성함으로써, 주변회로부의 PMOS 트랜지스터 영역(P)을 노출시킨다.Referring to FIG. 1B, after the photoresist layer 22a is formed on the entire surface of the resultant, the photoresist layer 22a is selectively etched by a photolithography process using an exposure mask (not shown) to form a photoresist layer 22a pattern. The PMOS transistor region P of the circuit portion is exposed.

다음, 감광막(22a) 패턴을 식각 마스크로 이용해, 주변회로부의 PMOS 트랜지스터 영역(P)의 산화막(20) 및 질화막(18)을 전면 식각하여, 주변회로부의 PMOS 트랜지스터 영역(P)의 게이트 측벽에만 게이트 스페이서(24a)를 형성한 후, 이온주입 공정을 수행하고 나서, 잔여 감광막(22a)을 습식 식각하여 제거한다.Next, using the photoresist film 22a pattern as an etching mask, the oxide film 20 and the nitride film 18 of the PMOS transistor region P of the peripheral circuit portion are etched all over the gate sidewalls of the PMOS transistor region P of the peripheral circuit portion. After the gate spacers 24a are formed, the ion implantation process is performed, and the remaining photoresist layer 22a is wet-etched and removed.

도 1c 를 참조하면, 상기 결과물 전면에 감광막(22b)을 형성한 후, 노광 마스크(미도시)를 이용한 사진 식각공정으로 감광막(22b)을 선택적으로 식각하여 감광막(22b) 패턴을 형성함으로써, 주변회로부의 NMOS 트랜지스터 영역(N)을 노출시킨다.Referring to FIG. 1C, after the photoresist layer 22b is formed on the entire surface of the resultant, the photoresist layer 22b is selectively etched by a photolithography process using an exposure mask (not shown) to form a photoresist layer 22b pattern. The NMOS transistor region N of the circuit portion is exposed.

다음, 감광막(22b) 패턴을 식각 마스크로 이용해, 주변회로부의 NMOS 트랜지스터 영역(N)의 산화막(20) 및 질화막(18)을 전면 식각하여, 주변회로부의 NMOS 트랜지스터 영역(N)의 게이트 측벽에만 게이트 스페이서(24b)를 형성한 후, 이온주입 공정을 수행하고 나서, 잔여 감광막(22b)을 습식 식각하여 제거한다.Next, using the photosensitive film 22b pattern as an etching mask, the oxide film 20 and the nitride film 18 of the NMOS transistor region N of the peripheral circuit portion are etched entirely, and only the gate sidewalls of the NMOS transistor region N of the peripheral circuit portion are etched. After the gate spacers 24b are formed, the ion implantation process is performed, and then the residual photoresist film 22b is wet-etched and removed.

즉, 주변회로부 영역(N,P)에는 게이트 스페이서(24a,24b)가 질화막(18)과 산화막(20)의 이중 구조로 형성되는데, 이는 소자의 누설 전류를 줄이기 위해 게이트 스페이서(24a,24b)를 두껍게 형성시킨 것이다.That is, the gate spacers 24a and 24b are formed in a double structure of the nitride film 18 and the oxide film 20 in the peripheral circuit portion regions N and P, which are used to reduce the leakage current of the device. It is formed thick.

그런데, 산화막(20)은 증착시 웨이퍼내 또는 웨이퍼간 두께 균일도가 달라 주변회로부 영역(N,P)의 게이트 스페이서(24a,24b)의 두께 불균일을 초래하고, 이로 인해 트랜지스터의 문턱전압 특성의 불균일을 초래하여 생산성을 저하시킨다. 또한, 각 단위 공정에서 불가피하게 발생하는 습식 세정 공정시에 산화막(20)은 불가피하게 부분적으로 제거될 수 밖에 없으므로 일정한 두께를 유지하기 어렵다.However, the oxide film 20 has a uniform thickness in the wafer or between the wafers during deposition, resulting in non-uniform thicknesses of the gate spacers 24a and 24b of the peripheral circuit portion regions N and P, thereby causing variations in the threshold voltage characteristics of the transistors. Resulting in lower productivity. In addition, since the oxide film 20 is inevitably partially removed during the wet cleaning process inevitably generated in each unit process, it is difficult to maintain a constant thickness.

뿐만 아니라, 주변회로부의 PMOS 트랜지스터 영역(P)과 주변회로부의 NMOS 트랜지스터 영역(N)에서의 게이트 스페이서(24a,24b)의 식각 공정이 각각 따로 진행되므로, 게이트 스페이서(24a)와 게이트 스페이서(24b)의 식각 정도에 차이가 발생하여, PMOS 소자와 NMOS 소자간 문턱전압 특성 차이가 발생한다.In addition, since the etching process of the gate spacers 24a and 24b in the PMOS transistor region P of the peripheral circuit portion and the NMOS transistor region N of the peripheral circuit portion is performed separately, the gate spacer 24a and the gate spacer 24b are performed separately. ), There is a difference in the degree of etching, resulting in a difference in threshold voltage characteristics between the PMOS device and the NMOS device.

도 1d 를 참조하면, 상기 결과물 전면에 감광막(22c)을 형성한 후, 노광 마스크(미도시)를 이용한 사진 식각공정으로 감광막(22c)을 선택적으로 식각하여 감광막(22c) 패턴을 형성함으로써, 셀 영역(C)을 노출시킨다.Referring to FIG. 1D, after the photoresist film 22c is formed on the entire surface of the resultant, the photoresist film 22c is selectively etched by a photolithography process using an exposure mask (not shown) to form a photoresist film 22c pattern. The area C is exposed.

다음, 셀 영역(C)의 산화막(20)을 습식 식각하여 제거하고 나서, 잔여 감광막(22c)을 습식 식각하여 제거한다.Next, the oxide film 20 in the cell region C is removed by wet etching, and the remaining photoresist film 22c is removed by wet etching.

도 1e 를 참조하면, 상기 결과물 전면에 BPSG (Borophospho Silicate Glass) 산화막을 두껍게 증착하여 절연산화막(26)을 형성한 후, 게이트 하드마스크층(16)을 식각 정지막으로 하여 게이트 하드마스크층(16)이 드러날 때까지 화학적 기계적 연마공정을 수행하여 절연산화막(26)을 평탄화한다.Referring to FIG. 1E, an insulating oxide film 26 is formed by thickly depositing a BPSG (Borophospho Silicate Glass) oxide film on the entire surface of the resultant, and then the gate hard mask layer 16 using the gate hard mask layer 16 as an etch stop layer. Chemical mechanical polishing is performed to planarize the insulating oxide film 26 until the?

도 1f 를 참조하면, 셀 영역(C)의 게이트와 게이트 사이에 LPC 플러그층(28)을 통상의 방법으로 형성한 다음, 상기 결과물 전면에 평탄화시킨 절연산화막(30)을 증착한다.Referring to FIG. 1F, the LPC plug layer 28 is formed between the gate and the gate of the cell region C by a conventional method, and then the planarized insulating oxide film 30 is deposited on the entire surface of the resultant product.

다음, 절연산화막(30) 상부에 감광막(32a)을 형성하고 나서, 노광 마스크(미도시)를 이용한 사진 식각공정으로 감광막(32a)을 선택적으로 식각하여 셀 영역(C)에 비트라인 콘택홀을 형성하기 위한 감광막(32a) 패턴을 형성한다.Next, after the photoresist layer 32a is formed on the insulating oxide layer 30, the photoresist layer 32a is selectively etched by a photolithography process using an exposure mask (not shown) to form a bit line contact hole in the cell region C. The photosensitive film 32a pattern for forming is formed.

그런 다음, 감광막(32a) 패턴을 콘택 마스크로 이용해 하부 절연산화막(30)을 식각하여 LPC 플러그층(28)을 노출시킴으로써, 셀 영역(C)에 비트라인 콘택홀(34)을 형성한 다음, 잔여 감광막(32a)을 습식 식각하여 제거한다.Then, the lower insulating oxide layer 30 is etched using the photoresist layer 32a as a contact mask to expose the LPC plug layer 28 to form the bit line contact hole 34 in the cell region C. The remaining photoresist film 32a is removed by wet etching.

도 1g 를 참조하면, 상기 결과물 전면에 감광막(32b)을 형성하고 나서, 노광 마스크(미도시)를 이용한 사진 식각공정으로 감광막(32b)을 선택적으로 식각하여 주변회로부의 PMOS 트랜지스터 영역(P)에 비트라인 콘택홀을 형성하기 위한 감광막(32b) 패턴을 형성한다.Referring to FIG. 1G, the photoresist layer 32b is formed on the entire surface of the resultant, and then the photoresist layer 32b is selectively etched by a photolithography process using an exposure mask (not shown) to the PMOS transistor region P of the peripheral circuit portion. A photosensitive film 32b pattern for forming a bit line contact hole is formed.

그런 다음, 감광막(32b) 패턴을 콘택 마스크로 이용해 주변회로부의 PMOS 트랜지스터 영역(P)상의 절연산화막(30)과 그 하부의 게이트 하드마스크층(16)을 식각하여 비트라인 콘택홀(36)을 형성하고, 또한 절연산화막(30)과 그 하부의 절연산화막(26)을 식각하여 또 다른 비트라인 콘택홀(36)을 형성한 다음, 잔여 감광막(32b)을 습식 식각하여 제거한다.Next, the bit line contact hole 36 is etched by etching the insulating oxide film 30 on the PMOS transistor region P and the gate hard mask layer 16 thereunder using the photoresist layer 32b as a contact mask. In addition, another bit line contact hole 36 is formed by etching the insulating oxide film 30 and the insulating oxide film 26 thereunder, and the remaining photoresist film 32b is wet-etched and removed.

이와 같이, 종래 기술에 따르면 셀 영역(C)과 주변회로부의 PMOS 트랜지스터 영역(P)에 비트라인 콘택홀(34,36)을 각각 따로 형성시켜야 했는데, 그 이유는 식각 타겟이 다르기 때문이다.As described above, according to the related art, the bit line contact holes 34 and 36 must be separately formed in the cell region C and the PMOS transistor region P of the peripheral circuit portion, because the etching targets are different.

즉, 셀 영역(C)은 비트라인 콘택홀(34)을 형성하기 위한 절연산화막(30)만을 제거하는 타겟을 사용하지만, 주변회로부의 PMOS 트랜지스터 영역(P)의 경우 게이트층에 비트라인 콘택홀(36)을 형성시키기 위해 절연산화막(26,30) 뿐만 아니라 게이트 하드마스크층(16)도 모두 제거해야만 하는 타겟으로 식각해야 하기 때문이다.That is, the cell region C uses a target for removing only the insulating oxide film 30 for forming the bit line contact hole 34, but in the case of the PMOS transistor region P of the peripheral circuit portion, the bit line contact hole is formed in the gate layer. This is because not only the insulating oxide films 26 and 30 but also the gate hard mask layer 16 must be removed to form the target 36.

본 발명은 상기 종래기술의 문제점을 해결하기 위한 것으로, 셀 영역과 주변회로부 영역의 게이트 스페이서를 모두 질화막으로 형성함으로써, 셀 영역의 종래 특성을 그대로 유지하면서도 주변회로부 영역의 트랜지스터 문턱전압 특성의 균일도를 증가시킬 수 있고, 아울러 한 번의 공정으로 셀 영역과 주변회로부 영역의 비트라인 콘택홀의 형성을 가능하게 할 수 있는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.The present invention is to solve the problems of the prior art, by forming the gate spacer of both the cell region and the peripheral circuit portion region of the nitride film, thereby maintaining the uniformity of the transistor threshold voltage characteristics of the peripheral circuit portion region while maintaining the conventional characteristics of the cell region as it is It is an object of the present invention to provide a method for manufacturing a semiconductor device which can be increased and also enables formation of bit line contact holes in the cell region and the peripheral circuit portion region in one step.

상기 목적을 달성하기 위하여, 본 발명에서는 하기 단계를 포함하는 반도체 소자의 제조 방법을 제공한다:In order to achieve the above object, the present invention provides a method for manufacturing a semiconductor device comprising the following steps:

반도체 기판 상의 주변회로 영역 및 셀 영역에 게이트층 및 게이트 하드마스크층의 적층 패턴으로 이루어진 게이트를 형성하는 단계와,Forming a gate formed of a stacked pattern of a gate layer and a gate hard mask layer in a peripheral circuit region and a cell region on a semiconductor substrate;

상기 게이트 상부에 제 1 질화막을 증착하는 단계와,Depositing a first nitride film on the gate;

상기 제 1 질화막 상부에 제 1 절연산화막을 형성하는 단계와,Forming a first insulating oxide film on the first nitride film;

주변회로부 영역의 게이트층을 식각 정지막으로 하여, 주변회로부 영역의 제 1 절연산화막, 제 1 질화막 및 게이트 하드마스크층을 선택적으로 제거하는 단계와, Selectively removing the first insulating oxide film, the first nitride film, and the gate hard mask layer of the peripheral circuit part region by using the gate layer of the peripheral circuit part region as an etch stop film;

상기 주변회로부 영역에 잔존하는 제 1 절연산화막을 모두 제거하는 단계와,Removing all of the first insulating oxide film remaining in the peripheral circuit area;

상기 결과물 전면에 셀 영역과 주변회로 영역에 걸쳐 제 2 질화막을 전면 증착하는 단계와,Depositing a second nitride film over the entire cell area and the peripheral circuit area in front of the resultant;

상기 결과물을 셀 영역에서는 제 1 절연산화막이 노출할 때까지, 주변회로 영역에서는 게이트층이 노출할 때까지, 마스크 없이 전면 식각하여 주변회로부의 게이트 측벽에 질화막 스페이서를 형성하는 단계.Forming a nitride spacer on the gate sidewall of the peripheral circuit by etching the entire surface without a mask until the resulting insulating oxide film is exposed in the cell region and the gate layer is exposed in the peripheral circuit region.

또한, 상기 방법은 질화막 스페이서 형성 후, In addition, the method after forming the nitride film spacer,

상기 결과물 전면에 제 2 절연산화막을 형성하는 단계와,Forming a second insulating oxide film on the entire surface of the resultant,

셀 영역의 게이트 하드마스크층을 식각 정지막으로 하여, 셀 영역의 게이트 하드마스크층이 드러날 때까지 제 2 절연산화막을 평탄화하는 단계와,Planarizing the second insulating oxide film using the gate hard mask layer of the cell region as an etch stop layer until the gate hard mask layer of the cell region is exposed;

셀 영역의 게이트와 게이트 사이에 LPC 플러그층을 형성하는 단계와,Forming an LPC plug layer between the gate of the cell region and the gate;

상기 결과물 전면에 평탄화된 제 3 절연산화막을 형성하는 단계와,Forming a planarized third insulating oxide film on the entire surface of the resultant;

콘택 마스크를 이용하여, 셀 영역의 제 2 절연산화막, 주변회로부의 영역의 제 2 및 제 3 절연산화막을 동시에 식각하여, 비트라인 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 한다.And forming a bit line contact hole by simultaneously etching the second insulating oxide film in the cell region and the second and third insulating oxide films in the peripheral circuit portion using the contact mask.

이하, 첨부된 도면을 참고로 하여 본 발명의 바람직한 실시 형태를 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 도 2i 는 본 발명에 따른 반도체 소자의 제조 방법을 도시하는 단면도이다.2A to 2I are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the present invention.

도 2a 를 참조하면, 반도체 기판(110)의 셀 영역(C), 주변회로부의 PMOS 트랜지스터 영역(P) 및 주변회로부의 NMOS 트랜지스터 영역 상부에 통상의 STI 공정을 수행하여 소자분리막(112)을 형성한 다음, 그 상부에 통상의 방법으로 게이트층(114) 및 게이트 하드마스크층(116)의 적층 패턴으로 이루어지는 게이트를 형성한다.Referring to FIG. 2A, a device isolation layer 112 is formed by performing a conventional STI process on the cell region C of the semiconductor substrate 110, the PMOS transistor region P of the peripheral circuit portion, and the NMOS transistor region of the peripheral circuit portion. Next, a gate formed of a stacked pattern of the gate layer 114 and the gate hard mask layer 116 is formed thereon in a conventional manner.

다음, 상기 게이트 상부에 질화막(118)을 증착한다.Next, a nitride film 118 is deposited on the gate.

다음, 상기 질화막(118) 상부에 BPSG (Borophospho Silicate Glass) 산화막을 두껍게 증착하여 절연산화막(126)을 형성한 후, 질화막(118)이 드러나지 않도록 화학적 기계적 연마공정을 수행하여 절연산화막(126)을 평탄화한다.Next, an insulating oxide film 126 is formed by thickly depositing a BPSG (Borophospho Silicate Glass) oxide film on the nitride film 118 and then performing a chemical mechanical polishing process so that the nitride film 118 is not exposed. Flatten.

도 2b 를 참조하면, 상기 결과물 전면에 감광막(122)을 형성한 후, 노광 마스크(미도시)를 이용한 사진 식각공정으로 감광막(122)을 선택적으로 식각하여 감광막(122) 패턴을 형성함으로써, 주변회로부 영역(P,N)을 노출시킨다.Referring to FIG. 2B, after the photoresist film 122 is formed on the entire surface of the resultant, the photoresist 122 is selectively etched by a photolithography process using an exposure mask (not shown) to form a photoresist film 122 pattern. The circuit portion regions P and N are exposed.

다음, 감광막(122) 패턴을 식각 마스크로 이용하고, 주변회로부 영역(N,P)의 게이트층(114)을 식각 정지막으로 하고, 질화막과 산화막간의 식각 선택비를 동일하게 하여 게이트 하드마스크층(116), 질화막(118) 및 절연산화막(126)을 전면 식각한다.Next, the photoresist layer 122 pattern is used as an etching mask, the gate layer 114 of the peripheral circuit region N and P is used as an etch stop layer, and the etching selectivity between the nitride layer and the oxide layer is the same. 116, the nitride film 118 and the insulating oxide film 126 are etched all over.

도 2c 를 참조하면, 주변회로부 영역(N,P)에 잔존하는 절연산화막(126)을 습식 식각하여 모두 제거한 다음, 잔여 감광막(122)도 습식 식각하여 제거한다.Referring to FIG. 2C, all of the insulating oxide film 126 remaining in the peripheral circuit region N and P is removed by wet etching, and then the remaining photoresist film 122 is also wet removed.

도 2d 를 참조하면, 상기 결과물 전면에 LP-질화막 (Low Pressure Nitride)을 전면 증착하여 질화막(120)을 형성한다.Referring to FIG. 2D, a nitride film 120 is formed by depositing a low pressure nitride (LP-nitride) on the entire surface of the resultant product.

도 2e 를 참조하면, 식각 마스크를 사용하지 않고 상기 결과물을 셀 영역(C)에서는 절연산화막(126)이 노출할 때까지, 주변회로부 영역(N,P)에서는 게이트층(114)이 노출할 때까지, 전면 식각 (blanket etching)하여 주변회로부 영역(N,P)의 게이트 측벽에 질화막 스페이서(124)를 형성한다.Referring to FIG. 2E, when the gate layer 114 is exposed in the peripheral circuit region N and P until the insulating oxide 126 is exposed in the cell region C without using an etching mask. The nitride film spacer 124 is formed on the gate sidewall of the peripheral circuit region N and P by blanket etching.

즉, 본 발명의 실시예에서는 게이트 스페이서(124)가 질화막만으로 형성되기 때문에, 두께 균일도가 향상되어 트랜지스터 문턱전압 특성을 크게 향상시킬 수 있고, 또한 각 단위 공정 과정에서 불가피하게 발생하는 습식 공정시의 스페이서층 소실을 원천적으로 방지할 수 있다.That is, in the embodiment of the present invention, since the gate spacer 124 is formed of only the nitride film, the thickness uniformity is improved, thereby greatly improving transistor threshold voltage characteristics, and inevitably occurring during the wet process. Loss of spacer layer can be prevented at the source.

도 2f 를 참조하면, 상기 결과물 전면에 감광막(132a)을 형성한 후, 노광 마스크(미도시)를 이용한 사진 식각공정으로 감광막(132a)을 선택적으로 식각하여 감광막(132a) 패턴을 형성함으로써, 주변회로부의 PMOS 트랜지스터 영역(P)을 노출시킨다.Referring to FIG. 2F, after the photoresist layer 132a is formed on the entire surface of the resultant, the photoresist layer 132a is selectively etched by a photolithography process using an exposure mask (not shown) to form a photoresist layer 132a pattern. The PMOS transistor region P of the circuit portion is exposed.

다음, 감광막(132a) 패턴을 마스크로 하여 주변회로부의 PMOS 트랜지스터 영역(P)에만 이온주입 공정을 수행하고 나서, 습식 식각하여 감광막(132a)을 제거한다.Next, an ion implantation process is performed only on the PMOS transistor region P of the peripheral circuit portion using the photoresist layer 132a as a mask, and then wet etching is removed to remove the photoresist layer 132a.

도 2g 를 참조하면, 상기 결과물 전면에 감광막(132b)을 형성한 후, 노광 마스크(미도시)를 이용한 사진 식각공정으로 감광막(132b)을 선택적으로 식각하여 감광막(132b) 패턴을 형성함으로써, 주변회로부의 NMOS 트랜지스터 영역(N)을 노출시 킨다.Referring to FIG. 2G, after the photoresist layer 132b is formed on the entire surface of the resultant, the photoresist layer 132b is selectively etched by a photolithography process using an exposure mask (not shown) to form a photoresist layer 132b pattern. The NMOS transistor region N of the circuit portion is exposed.

다음, 감광막(132b) 패턴을 마스크로 하여 주변회로부의 NMOS 트랜지스터 영역(N)에만 이온주입 공정을 수행하고 나서, 습식 식각하여 감광막(132b)을 제거한다.Next, an ion implantation process is performed only on the NMOS transistor region N of the peripheral circuit portion using the photosensitive film 132b pattern as a mask, and then wet etching is removed to remove the photosensitive film 132b.

도 2h 를 참조하면, 상기 결과물 전면에 BPSG (Borophospho Silicate Glass) 산화막, HTO (High Temperature Oxidation) 산화막, TEOS (Tetra Ethyl Ortho Silicate) 산화막 또는 HDP (High Density Plasma) 산화막을 두껍게 증착하여 절연산화막(138)을 형성한 후, 셀 영역(C)의 게이트 하드마스크층(116)을 식각 정지막으로 하여, 셀 영역(C)의 게이트 하드마스크층(116)이 드러날 때까지 화학적 기계적 연마공정을 수행해 절연산화막(138)을 평탄화한다.Referring to FIG. 2H, an insulating oxide film 138 is formed by thickly depositing a BPSG (Borophospho Silicate Glass) oxide film, a HTO (High Temperature Oxidation) oxide film, a TEOS (Tetra Ethyl Ortho Silicate) oxide film, or an HDP (High Density Plasma) oxide film. ), And then, by using the gate hard mask layer 116 of the cell region C as an etch stop layer, a chemical mechanical polishing process is performed until the gate hard mask layer 116 of the cell region C is exposed and insulated. The oxide film 138 is planarized.

도 2i 를 참조하면, 셀 영역(C)의 게이트와 게이트 사이에 LPC 플러그층(128)을 통상의 방법으로 형성한 다음, 상기 결과물 전면에 평탄화시킨 절연산화막(130)을 증착한다.Referring to FIG. 2I, an LPC plug layer 128 is formed between the gate and the gate of the cell region C in a conventional manner, and then the planarized insulating oxide layer 130 is deposited on the entire surface of the resultant product.

다음, 절연산화막(130) 상부에 감광막(132c)을 형성하고 나서, 노광 마스크(미도시)를 이용한 사진 식각공정으로 감광막(132c)을 선택적으로 식각하여 셀 영역(C) 및 주변회로부 영역(N,P)에 비트라인 콘택홀을 형성하기 위한 감광막(132c) 패턴을 형성한다.Next, the photoresist layer 132c is formed on the insulating oxide layer 130, and then the photoresist layer 132c is selectively etched by a photolithography process using an exposure mask (not shown) to form the cell region C and the peripheral circuit portion region N. A photosensitive layer 132c pattern for forming a bit line contact hole is formed in P.

그런 다음, 감광막(132c) 패턴을 콘택 마스크로 이용해, 셀 영역(C)의 절연산화막(130)과, 주변회로부의 영역(N,P)의 절연산화막(130,138)을 동시에 식각하여, 셀 영역(C)과 주변회로부 영역(N,P)에 비트라인 콘택홀(136)을 형성한다.Then, using the photoresist layer 132c pattern as a contact mask, the insulating oxide film 130 in the cell region C and the insulating oxide films 130 and 138 in the regions N and P of the peripheral circuit portion are simultaneously etched to form a cell region ( Bit line contact holes 136 are formed in C) and the peripheral circuit portion regions N and P. FIG.

즉, 본 발명의 실시예에서는 주변회로부 영역(N,P)에 게이트 하드마스크층(116)이 없는 구조로 형성함으로써, 비트라인 콘택홀(136) 식각 공정시 셀 영역(C)과 주변회로부 영역(N,P) 모두 절연산화막(130,138)만을 제거하는 식각 타겟을 사용할 수 있으므로, 한 번의 공정으로 셀 영역(C)과 주변회로부 영역(N,P)의 비트라인 콘택홀(136) 형성이 가능하다.That is, in the exemplary embodiment of the present invention, the gate hard mask layer 116 is not formed in the peripheral circuit portion regions N and P, so that the cell region C and the peripheral circuit portion region during the etching process of the bit line contact hole 136 are performed. Since both of the (N, P) etching targets for removing only the insulating oxide films 130 and 138 may be used, the bit line contact holes 136 may be formed in the cell region C and the peripheral circuit region N and P in one process. Do.

뿐만 아니라, 주변회로부의 PMOS 트랜지스터 영역(P)과 주변회로부의 NMOS 트랜지스터 영역(N)에서의 게이트 스페이서(124)의 식각 공정이 한 번에 동시에 진행되므로, 종래와 같은 PMOS 소자와 NMOS 소자간 문턱전압 특성 차이가 발생하지 않는다.In addition, since the etching process of the gate spacer 124 in the PMOS transistor region P of the peripheral circuit portion and the NMOS transistor region N of the peripheral circuit portion proceeds simultaneously at the same time, the threshold between the conventional PMOS element and the NMOS element is the same. There is no voltage characteristic difference.

한편, 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 및 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.On the other hand, the preferred embodiment of the present invention for the purpose of illustration, those skilled in the art will be possible to various modifications, changes, replacements and additions through the spirit and scope of the appended claims, such modifications and changes are as follows It should be regarded as belonging to the claims.

이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 게이트 형성 방법에 따르면, 셀 영역과 주변회로부 영역의 게이트 스페이서를 모두 질화막으로 형성함으로써, 셀 영역의 종래 특성을 그대로 유지하면서도 주변회로부 영역의 트랜지스터 문턱전압 특성의 균일도를 증가시킬 수 있어 생산성을 향상시킬 수 있다. 아울러 한 번의 공정으로 셀 영역과 주변회로부 영역의 비트라인 콘택홀의 형성을 가능하게 함으로써 공정 감소로 인한 생산성 향상을 가져온다.As described above, according to the gate forming method of the semiconductor device according to the present invention, the gate spacers of the cell region and the peripheral circuit portion region are both formed of a nitride film, thereby maintaining the conventional characteristics of the cell region while maintaining the transistor threshold voltage of the peripheral circuit portion region. The uniformity of the properties can be increased, thereby improving productivity. In addition, it is possible to form a bit line contact hole in the cell region and the peripheral circuit region in one process, thereby increasing productivity due to process reduction.

Claims (6)

반도체 기판 상의 주변회로 영역 및 셀 영역에 게이트층 및 게이트 하드마스크층의 적층 패턴으로 이루어진 게이트를 형성하는 단계와,Forming a gate formed of a stacked pattern of a gate layer and a gate hard mask layer in a peripheral circuit region and a cell region on a semiconductor substrate; 상기 게이트 상부에 제 1 질화막을 증착하는 단계와,Depositing a first nitride film on the gate; 상기 제 1 질화막 상부에 제 1 절연산화막을 형성하는 단계와,Forming a first insulating oxide film on the first nitride film; 주변회로부 영역의 게이트층을 식각 정지막으로 하여, 주변회로부 영역의 제 1 절연산화막, 제 1 질화막 및 게이트 하드마스크층을 선택적으로 제거하는 단계와, Selectively removing the first insulating oxide film, the first nitride film, and the gate hard mask layer of the peripheral circuit part region by using the gate layer of the peripheral circuit part region as an etch stop film; 상기 주변회로부 영역에 잔존하는 제 1 절연산화막을 모두 제거하는 단계와,Removing all of the first insulating oxide film remaining in the peripheral circuit area; 상기 결과물 전면에 셀 영역과 주변회로 영역에 걸쳐 제 2 질화막을 전면 증착하는 단계와,Depositing a second nitride film over the entire cell area and the peripheral circuit area in front of the resultant; 상기 결과물을 셀 영역에서는 제 1 절연산화막이 노출할 때까지, 주변회로 영역에서는 게이트층이 노출할 때까지, 마스크 없이 전면 식각하여 주변회로부의 게이트 측벽에 질화막 스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.Forming a nitride spacer on the gate sidewall of the peripheral circuit by etching the entire surface without a mask until the resulting insulating oxide film is exposed in the cell region and the gate layer is exposed in the peripheral circuit region. Method of preparation. 제 1 항에 있어서, 상기 방법은 질화막 스페이서 형성 후,The method of claim 1, wherein the method comprises forming a nitride film spacer, 상기 결과물 전면에 제 2 절연산화막을 형성하는 단계와,Forming a second insulating oxide film on the entire surface of the resultant, 셀 영역의 게이트 하드마스크층을 식각 정지막으로 하여, 셀 영역의 게이트 하드마스크층이 드러날 때까지 제 2 절연산화막을 평탄화하는 단계와,Planarizing the second insulating oxide film using the gate hard mask layer of the cell region as an etch stop layer until the gate hard mask layer of the cell region is exposed; 셀 영역의 게이트와 게이트 사이에 LPC 플러그층을 형성하는 단계와,Forming an LPC plug layer between the gate of the cell region and the gate; 상기 결과물 전면에 평탄화된 제 3 절연산화막을 형성하는 단계와,Forming a planarized third insulating oxide film on the entire surface of the resultant; 콘택 마스크를 이용하여, 셀 영역의 제 2 절연산화막, 주변회로부의 영역의 제 2 및 제 3 절연산화막을 동시에 식각하여, 비트라인 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.Forming a bit line contact hole by simultaneously etching the second insulating oxide film in the cell region and the second and third insulating oxide film in the peripheral circuit portion by using a contact mask. Way. 제 1 항에 있어서,The method of claim 1, 상기 제 1 절연산화막은 BPSG (Borophospho Silicate Glass) 산화막으로 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.The first insulating oxide film is a semiconductor device manufacturing method, characterized in that consisting of BPSG (Borophospho Silicate Glass) oxide film. 제 2 항에 있어서,The method of claim 2, 상기 제 2 절연산화막은 BPSG (Borophospho Silicate Glass) 산화막, HTO (High Temperature Oxidation) 산화막, TEOS (Tetra Ethyl Ortho Silicate) 산화막 및 HDP (High Density Plasma) 산화막으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 소자 제조 방법.The second insulating oxide film is a semiconductor device, characterized in that selected from the group consisting of BPSG (Borophospho Silicate Glass), HTO (High Temperature Oxidation) oxide, TEOS (Tetra Ethyl Ortho Silicate) oxide and HDP (High Density Plasma) oxide Manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 게이트 스페이서는 LP-질화막 (Low Pressure Nitride)로 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.The gate spacer is a semiconductor device manufacturing method, characterized in that made of a low pressure nitride (LP-nitride). 제 1 항에 있어서,The method of claim 1, 상기 주변회로부 영역의 제 1 절연산화막, 제 1 질화막 및 게이트 하드마스크층을 선택적으로 제거하는 단계는 질화막과 산화막간의 식각 선택비를 동일하게 하여 수행하는 것을 특징으로 하는 반도체 소자 제조 방법.And selectively removing the first insulating oxide film, the first nitride film, and the gate hard mask layer in the peripheral circuit part region by performing the same etching selectivity between the nitride film and the oxide film.
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