KR100864933B1 - Method for fabrication semiconductor device - Google Patents
Method for fabrication semiconductor device Download PDFInfo
- Publication number
- KR100864933B1 KR100864933B1 KR1020070080046A KR20070080046A KR100864933B1 KR 100864933 B1 KR100864933 B1 KR 100864933B1 KR 1020070080046 A KR1020070080046 A KR 1020070080046A KR 20070080046 A KR20070080046 A KR 20070080046A KR 100864933 B1 KR100864933 B1 KR 100864933B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- trench
- gate
- material layer
- gate material
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000000034 method Methods 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000000463 material Substances 0.000 claims abstract description 26
- 238000002955 isolation Methods 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 13
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims description 23
- 230000006866 deterioration Effects 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 26
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Abstract
Description
본 발명은 반도체 소자의 제조 방법에 대한 것으로, 특히 소자 분리막 상부에 불필요하게 중첩되는 게이트 패턴층 영역을 제거할 수 있음과 아울러, 측벽 스페이서 및 소자 분리막을 동시에 형성할 수 있는 반도체 소자의 제조 방법에 대한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device capable of simultaneously removing a gate pattern layer region overlapping an upper portion of an isolation layer and simultaneously forming a sidewall spacer and an isolation layer. It is about.
반도체 소자가 고집적화가 이루어지면서, 우수한 소자 특성을 구현하기 위하여 소자 간의 간섭을 방지하기 위한 소자 격리 기술의 개발이 요구되고 있다.As semiconductor devices are highly integrated, there is a demand for development of device isolation techniques for preventing interference between devices in order to implement excellent device characteristics.
이에 따라 좁은 면적에서 우수한 전기적 특성을 가지도록 하기 위한 소자 격리 기술로 널리 사용되고 있는 기술 가운데 하나가, STI(Shallow Trench Isolation) 기술이다.Accordingly, one of the technologies widely used as a device isolation technology to have excellent electrical characteristics in a small area is a shallow trench isolation (STI) technology.
STI 소자 격리 기술은 반도체 기판을 소자 간 격리에 필요한 깊이만큼 식각하여 얇은 트렌치(shallow trench)를 형성한 후, 상기 트렌치 내부를 화학기상증착법으로 증착한 산화막으로 갭필한 후 평탄화(planarization)시킴으로써 소자 격리를 구현한다.STI device isolation technology forms a thin trench by etching the semiconductor substrate to the depth required for isolation between devices, and then gaps the inside of the trench with an oxide film deposited by chemical vapor deposition, followed by planarization. Implement
첨부된 도1a 내지 도1f는 종래의 STI 기술을 이용하여 반도체 소자의 제조 방법의 공정 단면도이다. 1A to 1F are cross-sectional views illustrating a method of manufacturing a semiconductor device using a conventional STI technique.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100)을 식각하여 얇은 트렌치(110)을 형성한다.First, as shown in FIG. 1A, the
트렌치(110)는 도시하지는 않았지만, 예를 들면 반도체 기판(100) 상에 먼저, 패드 산화막, 패드 질화막, 반사 방지막을 차례로 형성하고 상기 반사 방지막 상부에 포토레지스트 패턴을 형성한 다음에,Although not illustrated in the
포토레지스트 패턴을 마스크로 반도체 기판(100)이 노출될 때까지 식각하고 포토레지스트 패턴을 제거한 다음, 패드 산화막, 패드 질화막, 반사 방지막을 트렌치의 마스크층으로 이용하여 반도체 기판(100)이 노출된 영역을 식각하여 트렌치(110)를 형성할 수 있다.Using the photoresist pattern as a mask, the
다음으로, 도 1b에 도시된 바와 같이, 반도체 기판(100) 상에 형성된 트렌치(110)에 화학기상증착법으로 산화막을 갭필한 후, 산화막을 평탄화하여 소자 분리막(120)을 형성한다.Next, as shown in FIG. 1B, after the oxide film is gap-filled in the
다음으로, 도 1c에 도시된 바와 같이, 소자 분리막(120)을 포함한 반도체 기판(100) 전면에 게이트 물질층(130)을 형성한다. 게이트 물질층(130)은 예를 들면, 도전성을 가지는 폴리 실리콘(Poly Si)으로 형성할 수 있다.Next, as shown in FIG. 1C, the
다음으로, 도 1d에 도시된 바와 같이, 게이트 물질층(130)의 일부를 식각하여 게이트 전극(130a) 및 게이트 패턴층(130b)을 형성한다. 여기서, 게이트 전극(130a)은 게이트 패턴층(130b)과 분리되도록 패터닝 된다.Next, as shown in FIG. 1D, a portion of the
다음으로, 도 1e에 도시된 바와 같이, 게이트 전극(130a) 및 게이트 패턴 층(130b)을 포함한 반도체 기판(100)의 전면을 덮도록 실리콘 질화막(140)을 증착한다. 실리콘 질화막 역시 화학기상증착법을 이용하여 증착하는 것이 가능할 것이다.Next, as shown in FIG. 1E, the
다음으로, 도 1f에 도시된 바와 같이, 상기 실리콘 질화막을 선택적으로 식각하여 게이트 전극(130a)의 측벽에 스페이서(140a)를 형성한다.Next, as shown in FIG. 1F, the silicon nitride layer is selectively etched to form
그러나, 종래의 STI 기술을 이용하여 소자를 격리할 경우, 게이트 폴리층이 불필요한 영역, 즉 소자 분리막 상부와 중첩되는 영역(도 1f 참조)과 같이 불필요하게 패터닝된 부분이 발생하는 문제점이 있었다.However, when the device is isolated using the conventional STI technology, there is a problem in that an unnecessary patterned portion occurs such as an area where the gate poly layer is unnecessary, that is, an area overlapping the upper portion of the device isolation layer (see FIG. 1F).
또한, 추후에 LDD 공정 진행을 위해 스페이서를 형성하는 공정과, 소자 분리막을 형성하기 위하여 트렌치를 갭-필하는 공정이 별도로 진행되므로 공정이 비효율적으로 이루어지는 문제점이 있었다.In addition, there is a problem that the process is inefficient because the process of forming the spacer for the LDD process and the process of gap-filling the trench to form the device isolation layer are performed separately.
특히, 이 경우에는 다수의 포토리소그래피(photolithography) 공정을 이용하여 패터닝이 이루어 지기 때문에, 많은 공정을 거치게 되어 제조공정이 복잡하여 지는 제조 효율을 떨어뜨리는 문제점이 있었다.In particular, in this case, since the patterning is performed using a plurality of photolithography processes, there is a problem in that the manufacturing efficiency becomes complicated due to a large number of processes.
본 발명은, 이와 같은 문제점을 해결하기 위한 반도체 소자의 소자 분리막 형성 방법을 제공하는 것을 목적으로 한다. An object of the present invention is to provide a device isolation film forming method of a semiconductor device for solving such a problem.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법은 전면에 게이트 물질층이 형성된 반도체 기판의 일부를 선택적으로 식각하여 제 1 단차를 가지는 트렌치를 형성하는 제 1 단계, 상기 게이트 물질층을 추가로 식각하여 게이트 전극 및 게이트 패턴층을 형성함과 동시에 상기 트렌치가 제 1 단차보다 큰 제 2 단차를 가지도록 하는 제 2 단계, 상기 트렌치에 매립되는 갭필층을 형성한 후, 상기 갭필층을 블랭크 식각하여 소자 분리막 및 상기 게이트 전극의 양측벽에 측벽 스페이서를 동시에 형성하는 제 3 단계를 포함하여 구성되는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention comprises a first step of forming a trench having a first step by selectively etching a portion of the semiconductor substrate having a gate material layer formed on the front surface, the gate material layer Further etching to form a gate electrode and a gate pattern layer and simultaneously forming a gap fill layer embedded in the trench, wherein the trench has a second step larger than the first step, and then the gap fill layer is formed. And etching a blank to form sidewall spacers simultaneously on both sidewalls of the device isolation layer and the gate electrode.
본 발명에 따른 반도체 소자의 제조 방법은 게이트 패턴층 가운데 소자 분리막이 형성될 영역과 중첩되는 불필요한 영역이 형성되는 것을 방지할 수 있으며, 이에 따라 소자 특성이 향상되는 효과를 제공한다.The manufacturing method of the semiconductor device according to the present invention can prevent the unnecessary region overlapping with the region where the device isolation layer is to be formed in the gate pattern layer, thereby improving the device characteristics.
또한, 본 발명에 따른 반도체 소자의 제조 방법은 측벽 스페이서와 소자 분리막을 동시에 형성함으로서, 소자 분리막 상부의 평탄도의 불균일에 따른 소자 특성 저하를 방지할 수 있음과 아울러, 제조 공정을 줄여 반도체 소자의 생산성을 향상시킬 수 있는 효과를 제공한다.In addition, the method of manufacturing a semiconductor device according to the present invention simultaneously forms a sidewall spacer and a device isolation film, thereby preventing deterioration of device characteristics due to unevenness of the upper part of the device isolation film, and by reducing a manufacturing process, It provides the effect of improving productivity.
다음으로, 첨부된 도면을 참조로 하여 본 발명의 실시 예에 따른 반도체 소자의 제조 방법에 대하여 설명하기로 한다.Next, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to the accompanying drawings.
첨부된 도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법의 공정 단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(10) 상에 게이트 물질층(30) 을 형성한다. First, as shown in FIG. 2A, the
게이트 물질층(30)은 예를 들면, 폴리실리콘(polysilicon) 또는 금속 물질을 증착하여 형성할 수 있다.The
게이트 물질층을 폴리실리콘으로 형성할 경우에는, 화학기상증착법(CVD :Chemical Vapor Deposition)을 이용하여 아몰퍼스 실리콘층을 형성한 후, 아몰퍼스 실리콘층을 레이저 또는 열을 이용하여 결정화하여 형성할 수 있다.When the gate material layer is formed of polysilicon, an amorphous silicon layer may be formed by chemical vapor deposition (CVD), and then the amorphous silicon layer may be formed by crystallization using a laser or heat.
다음으로, 도 2b에 도시된 바와 같이, 상기 게이트 물질층(30) 상부에 포토레지스트를 도포한 후, 포토리소그래피법을 이용하여 제 1 포토레지스트 패턴(40)을 형성한다.Next, as shown in FIG. 2B, after the photoresist is applied on the
이후, 게이트 물질층(30) 상에 형성된 제 1 포토레지스트 패턴(40)을 마스크로 하여 상기 게이트 물질층(30)을 식각하고, 제 1 포토레지스트 패턴(40) 및 게이트 물질층(30)을 마스크로 반도체 기판(10)을 연속 식각하여 트렌치(20)를 형성한다.Thereafter, the
여기서, 트렌치(20)는 제 1 단차를 가지는 얇은 트렌치가 되도록 형성한다.Here, the
다음으로, 상기 제 1 포토레지스트 패턴(40)을 제거한 후, 도 2c와 같이, 다시 포토레지스트를 도포하고 포토(photo)공정을 수행하여 제 2 포토레지스트 패턴(45)을 형성한다.Next, after the first
이때, 제 2 포토레지스트 패턴(45)은 상기 게이트 물질층(30) 가운데 게이트 전극이 형성될 영역 상부에 형성함과 아울러, 상기 게이트 패턴층 상부에 형성한다.In this case, the second
즉, 상기 트렌치(20) 영역이 제 1 포토레지스트 패턴 및 게이트 물질층을 마스크로 형성되었으므로, 상기 제 2 포토레지스트 패턴은 에지 부분이 트렌치 영역의 경계면과 정확히 얼라인되도록 형성된다.That is, since the
이와 같이, 제 2 포토레지스트 패턴(45)의 에지 부분이 트렌치 영역의 경계면과 정확히 얼라인되도록 형성됨으로서, 게이트 패턴층 가운데 소자 분리막이 형성될 영역과 중첩되는 불필요한 영역이 형성되는 것을 방지할 수 있으며, 이에 따라 소자 특성이 향상되는 효과를 제공한다.As such, since the edge portion of the second
다음으로, 도 2d와 같이, 상기 제 2 포토레지스트 패턴(45)을 마스크로 게이트 물질층(30) 및 반도체 기판(10)을 식각하여, 게이트 전극(30a) 및 게이트 패턴층(30b)을 형성한다.Next, as shown in FIG. 2D, the
또한, 상기 제 1 단차를 가지는 얇은 트렌치 영역(20)에 노출된 반도체 기판도 함께 식각되어, 상기 트렌치 영역이 제 1 단차보다 큰 제 2 단차를 가지도록 형성한다.In addition, the semiconductor substrate exposed to the
이때, 식각된 게이트 물질층 하부의 반도체 기판(10)의 표면도 일부 식각될 수 있을 것이다.In this case, the surface of the
다음으로, 제 2 포토레지스트 패턴을 제거한 다음, 도2e에 도시된 바와 같이, 상기 트렌치 영역(20)을 갭필하도록 갭필층(60)을 형성한다. 여기서, 갭필층(60)은 질화막이나 산화막 등의 절연막으로 형성하는 것이 가능할 것이다.Next, after removing the second photoresist pattern, a
또한, 갭필층(60)을 형성하기 이전에 상기 게이트 전극 및 게이트 패턴층을 포함한 기판 전면에 박막의 산화막(50)을 형성하는 것이 바람직하다.In addition, before the
산화막(50)은 갭필층에 의해 트렌치 내부에 가해지는 스트레스를 감소시키는 효과를 제공할 수 있다.The
다음으로, 도2f에 도시된 바와 같이, 상기 갭필층 및 산화막을 블랭크(blank) 식각하여 측벽 스페이서(spacer)(60a) 및 소자 분리막(60b)을 동시에 형성한다.Next, as shown in FIG. 2F, the gap fill layer and the oxide film are blank-etched to simultaneously form
이와 같이, 측벽 스페이서(60a)와 소자 분리막(60b)을 동시에 형성함으로서, 소자 분리막(60b) 상부의 평탄도의 불균일에 따른 소자 특성 저하를 방지할 수 있음과 아울러, 공정을 간단히 할 수 있는 효과를 제공한다.As described above, by simultaneously forming the
한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.On the other hand, the present invention described above is not limited to the above-described embodiment and the accompanying drawings, it is possible that various substitutions, modifications and changes within the scope without departing from the technical spirit of the present invention It will be apparent to those skilled in the art.
도1a 내지 도1f는 종래의 반도체 소자의 제조 방법을 나타낸 공정 단면도.1A to 1F are cross-sectional views showing a conventional method for manufacturing a semiconductor device.
도2a 내지 도2f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
<도면 부호의 간단한 설명><Short description of drawing symbols>
10, 100 : 반도체 기판 20, 110 : 트렌치10, 100:
60b, 120 : 소자 분리막 30, 130 : 게이트 물질층60b and 120:
30a, 130a : 게이트 전극 30b, 130b : 게이트 패턴층30a, 130a:
40 : 제 1 포토레지스트 패턴 45 : 제 2 포토레지스트 패턴40: first photoresist pattern 45: second photoresist pattern
140 : 실리콘 질화막 50 : 산화막140: silicon nitride film 50: oxide film
60a,140a : 측벽 스페이서 60 : 갭필층60a, 140a: sidewall spacer 60: gap fill layer
Claims (5)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070080046A KR100864933B1 (en) | 2007-08-09 | 2007-08-09 | Method for fabrication semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070080046A KR100864933B1 (en) | 2007-08-09 | 2007-08-09 | Method for fabrication semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
KR100864933B1 true KR100864933B1 (en) | 2008-10-23 |
Family
ID=40177463
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070080046A KR100864933B1 (en) | 2007-08-09 | 2007-08-09 | Method for fabrication semiconductor device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100864933B1 (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970072304A (en) * | 1996-04-24 | 1997-11-07 | 김주용 | Device isolation film of semiconductor device and manufacturing method thereof |
KR20060058547A (en) * | 2004-11-25 | 2006-05-30 | 매그나칩 반도체 유한회사 | Method for manufacturing of semiconductor device |
KR20060072438A (en) * | 2004-12-23 | 2006-06-28 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
-
2007
- 2007-08-09 KR KR1020070080046A patent/KR100864933B1/en not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970072304A (en) * | 1996-04-24 | 1997-11-07 | 김주용 | Device isolation film of semiconductor device and manufacturing method thereof |
KR20060058547A (en) * | 2004-11-25 | 2006-05-30 | 매그나칩 반도체 유한회사 | Method for manufacturing of semiconductor device |
KR20060072438A (en) * | 2004-12-23 | 2006-06-28 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8343875B2 (en) | Methods of forming an integrated circuit with self-aligned trench formation | |
KR100649315B1 (en) | Isolation layer of flash memory and method for manufacturing the same | |
KR100739656B1 (en) | Method for manufacturing a semiconductor device | |
US20110012226A1 (en) | Semiconductor device and method for manufacturing the same | |
KR100845103B1 (en) | Method of fabricating the semiconductor device | |
US7018905B1 (en) | Method of forming isolation film in semiconductor device | |
CN110571193B (en) | Method for manufacturing single diffusion blocking structure and method for manufacturing semiconductor device | |
KR100824994B1 (en) | Method for forming contact hole in semiconductor device | |
CN111435658A (en) | Method for forming dielectric layer | |
KR100864933B1 (en) | Method for fabrication semiconductor device | |
KR100508535B1 (en) | Method for forming gate pole in a semiconductor | |
KR100832015B1 (en) | Method for forming contact hole in semiconductor device | |
KR20080042565A (en) | Method for forming semiconductor device | |
US20110201170A1 (en) | Method of fabricating memory | |
KR100268907B1 (en) | Isolation film of semiconductor device and method for forming the same | |
KR100500942B1 (en) | Fabricating method for trench isoaltion layer using bottom anti reflection coating | |
KR101030298B1 (en) | Method for manufacturing a stack gate type flash memory device | |
KR100745967B1 (en) | Method of manufacturing semiconductor device | |
KR20040041861A (en) | Isolation structure of semiconductor device and method of forming the same | |
KR20060105894A (en) | Method for fabricating semiconductor device | |
KR20050023934A (en) | Method for forming isolation layer of semiconductor device | |
KR20000074388A (en) | Method for forming trench isolation | |
KR20080039077A (en) | Method for manufacturing semiconductor device | |
KR20040006491A (en) | Method for fabricating semiconductor device | |
KR20070067920A (en) | Method for manufacturing of semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110920 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20120926 Year of fee payment: 5 |
|
LAPS | Lapse due to unpaid annual fee |