KR20080084071A - Semiconductor package - Google Patents
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Abstract
Description
도 1은 본 발명의 일실시예에 의한 반도체 패키지의 단면도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
도 2 내지 도 7은 도 1에 도시된 반도체 패키지의 제조 방법을 도시한 단면도들이다.2 to 7 are cross-sectional views illustrating a method of manufacturing the semiconductor package shown in FIG. 1.
도 8은 본 발명의 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.8 is a sectional view showing a semiconductor package according to another embodiment of the present invention.
도 9는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.9 is a sectional view showing a semiconductor package according to still another embodiment of the present invention.
도 10 및 도 11은 도 9에 도시된 반도체 패키지의 제조 방법을 도시한 단면도들이다.10 and 11 are cross-sectional views illustrating a method of manufacturing the semiconductor package shown in FIG. 9.
본 발명은 반도체 패키지에 관한 것이다. 보다 구체적으로 본 발명은 반도체 칩들이 기판 내부에 배치된 임베디드 멀티 칩 반도체 패키지(Embeded multi chip semiconductor package)에 관한 것이다.The present invention relates to a semiconductor package. More specifically, the present invention relates to an embedded multi chip semiconductor package in which semiconductor chips are disposed inside a substrate.
일반적인 반도체 소자는 순도 높은 실리콘으로 이루어진 실리콘 웨이퍼(silicon wafer)에 반도체 칩(semiconductor chip)을 제조하는 반도체 칩 제조 공정(semiconductor chip manufactruing process), 반도체 칩을 전기적으로 검사하는 다이 소팅 공정(die sorting process) 및 양품 반도체 칩을 선별하여 패키징하는 반도체 패키징 공정(semiconductor packaging process) 등을 통해 제조된다.A typical semiconductor device is a semiconductor chip manufactruing process for manufacturing a semiconductor chip on a silicon wafer made of high purity silicon, and a die sorting process for electrically inspecting the semiconductor chip. And a semiconductor packaging process for selecting and packaging good semiconductor chips.
최근 들어, 반도체 패키징 기술의 개발에 따라 높은 소자 집적도를 갖는 반도체 칩의 사이즈와 실질적으로 동일한 칩 스케일 패키지 및 반도체 칩을 복층으로 배치하여 반도체 패키지에 보다 많은 데이터를 집적할 수 있도록 한 적층형 반도체 패키지 등이 개발되고 있다.In recent years, with the development of semiconductor packaging technology, chip scale packages and semiconductor chips having substantially the same size as a semiconductor chip having a high device density are arranged in multiple layers to stack more data in the semiconductor package. Is being developed.
이들 중, 적층형 반도체 패키지는 베이스 기판상에 복수개의 반도체 칩들이 적층 배치되고, 반도체 칩들의 범프들을 베이스 기판의 본딩 패드에 전기적으로 연결하여 제작된다.Among them, the stacked semiconductor package is manufactured by stacking a plurality of semiconductor chips on a base substrate and electrically connecting bumps of the semiconductor chips to a bonding pad of the base substrate.
그러나, 적층형 반도체 패키지의 경우 복수개의 반도체 칩들을 베이스 기판 상에 배치되기 때문에 반도체 패키지의 전체 두께가 크게 증가되는 문제점을 갖는다.However, in the case of the stacked semiconductor package, since the plurality of semiconductor chips are disposed on the base substrate, the overall thickness of the semiconductor package is greatly increased.
또한, 종래 적층형 반도체 패키지는 베이스 기판과 반도체 칩을 부착하기 위해 접착 부재를 사용하기 때문에 반도체 칩과 베이스 기판의 박리가 빈번하게 발생되고 있다.In addition, since the conventional laminated semiconductor package uses an adhesive member to attach the base substrate and the semiconductor chip, peeling of the semiconductor chip and the base substrate occurs frequently.
또한, 접착 부재를 베이스 기판에 부착해야 하기 때문에 반도체 패키지를 제조하는데 소요되는 시간 및 비용이 크게 증가 되는 문제점을 갖는다.In addition, since the adhesive member must be attached to the base substrate, there is a problem in that the time and cost required to manufacture the semiconductor package are greatly increased.
또한, 종래 적층형 반도체 패키지의 경우 적층된 반도체 칩의 개수가 많을수록 최상층 반도체 칩 및 베이스 기판을 연결하는 와이어의 길이가 길어지고 이로 인해 반도체 패키지의 동작 속도가 저하되는 문제점을 갖는다.In addition, in the case of the conventional stacked semiconductor package, as the number of stacked semiconductor chips increases, the length of the wire connecting the uppermost semiconductor chip and the base substrate becomes longer, which causes the operation speed of the semiconductor package to decrease.
본 발명의 목적은 복수개의 반도체 칩을 적층하는 구조를 가지면서도 두께 증가를 억제하고, 접착 부재를 사용하지 않음은 물론 반도체 칩과 기판을 연결하는 와이어의 길이 증가를 방지한 반도체 패키지를 제공함에 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor package having a structure in which a plurality of semiconductor chips are stacked, while suppressing an increase in thickness, not using an adhesive member, and preventing an increase in the length of a wire connecting the semiconductor chip and the substrate. .
이와 같은 본 발명의 목적을 구현하기 위한 반도체 패키지는 제1 및 제2 반도체 칩들 및 상기 제1 및 제2 반도체 칩들 사이에 개재된 접착부재를 포함하는 반도체 칩 어셈블리, 상기 반도체 칩 어셈블리를 수납하는 수납공간을 갖고, 상기 제1 및 제2 반도체 칩들에 형성된 범프들과 전기적으로 연결되는 본딩 패드들을 갖는 기판 및 상기 수납공간에 수납된 상기 반도체 칩 어셈블리를 몰딩하는 몰딩부를 갖는 반도체 패키지를 포함한다.A semiconductor package for realizing the object of the present invention includes a semiconductor chip assembly including first and second semiconductor chips and an adhesive member interposed between the first and second semiconductor chips, and accommodating the semiconductor chip assembly. And a semiconductor package having a space, a substrate having bonding pads electrically connected to bumps formed in the first and second semiconductor chips, and a molding part molding the semiconductor chip assembly accommodated in the accommodation space.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. Hereinafter, a semiconductor package according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and those skilled in the art will appreciate The present invention may be embodied in various other forms without departing from the spirit of the invention.
도 1은 본 발명의 일실시예에 의한 반도체 패키지의 단면도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
도 1을 참조하면, 반도체 패키지(100)는 반도체 칩 어셈블리(10), 기판(20) 및 몰딩부(30)를 포함한다.Referring to FIG. 1, the
반도체 칩 어셈블리(10)는 제1 반도체 칩(12), 제2 반도체 칩(16) 및 접착부 재(14)를 포함한다.The
제1 반도체 칩(12)은 전기적 신호가 입력 및/또는 출력되는 제1 범프(13)들을 갖는다. 제2 반도체 칩(16)은 전기적 신호가 입력 및/또는 출력되는 제2 범프(17)들을 갖는다. 접착부재(14)는 제1 범프(13)들이 형성되지 않은 제1 반도체 칩(12)의 후면 및 제2 범프(17)들이 형성되지 않은 제2 반도체 칩(16)들의 사이에 개재되어 제1 반도체 칩(12) 및 제2 반도체 칩(16)을 상호 부착한다.The
기판(20)은, 사각 플레이트 형상을 갖는다. 본 실시예에서, 기판(20)은 중앙부에 반도체 칩 어셈블리(10)를 수납하기 위한 수납공간을 갖는다. 본 실시예에서, 수납공간을 형성하기 위해 기판(20)은 반도체 칩 어셈블리(10)의 평면적 보다 다소 큰 관통공을 갖는다.The board |
기판(20)에는 반도체 칩 어셈블리(10)의 제1 반도체 칩(12)의 각 제1 범프(13)와 전기적으로 연결되는 제1 본딩 패드(21) 및 제2 반도체 칩(16)의 각 제2 범프(17)와 전기적으로 연결되는 제2 본딩 패드(22)가 형성된다.The
제1 본딩 패드(21) 및 제1 범프(13)는 제1 도전성 와이어(32)에 의하여 전기적으로 연결되고, 제2 본딩 패드(22) 및 제2 범프(17)는 제2 도전성 와이어(34)에 의하여 전기적으로 연결된다.The
본 실시예에서, 반도체 칩 어셈블리(10)의 측면 및 상기 반도체 칩 어셈블리(10)의 측면과 마주하는 기판(20)의 내측면 사이에는 반도체 칩 어셈블리(10)를 고정하는 유동성 접착 부재(미도시)를 더 포함할 수 있다.In the present embodiment, a fluid adhesive member (not shown) for fixing the
몰딩부(30)는 기판(20)의 수납공간에 수납된 반도체 칩 어셈블리(10) 및 제1 도전성 와이어(32) 및 제2 도전성 와이어(34)를 외부 환경으로부터 보호한다. 본 실시예에서, 몰딩부(30)는 에폭시 수지일 수 있다.The
이하, 첨부된 도 2 내지 도 7을 참조하여, 도 1에 도시된 반도체 패키지의 제조 방법을 설명하면 다음과 같다.Hereinafter, a manufacturing method of the semiconductor package illustrated in FIG. 1 will be described with reference to FIGS. 2 through 7.
도 2를 참조하면, 반도체 칩이 완성된 2 장의 웨이퍼(11,15)들을 후면이 마주하도록 배치한 후, 2 장의 웨이퍼(11,15)들 사이에 접착 부재(14)를 개재하여, 2 장의 웨이퍼(11,15)들을 상호 부착한다. 이때, 2 장의 웨이퍼(11,15)들의 스크라이브 라인들은 상호 정렬되도록 부착된다.Referring to FIG. 2, after the two wafers 11 and 15 on which the semiconductor chip has been disposed are disposed so as to face each other, the two
이어서, 2 장의 웨이퍼(11,15)들의 스크라이브 라인을 따라 2 장의 웨이퍼(11,15)를 절단하여, 도 3에 도시된 바와 같은 반도체 칩 어셈블리(10)를 제조한다.Subsequently, the two
도 3에 도시된 반도체 칩 어셈블리(10)는 제1 반도체 칩(12), 제2 반도체 칩(16) 및 접착부재(14)를 포함하며, 제1 반도체 칩(12)에는 제1 범프(13)가 배치되고, 제2 반도체 칩(16)에는 제2 범프(17)가 배치된다.The
도 4를 참조하면, 반도체 칩 어셈블리(10)와 결합되는 기판(20)이 제작된다.Referring to FIG. 4, a
기판(20)은 내부에 반도체 칩 어셈블리(10)를 수납하기 위한 수납공간을 갖는다. 예를 들어, 수납공간은 기판(20)을 관통하여 형성된 관통공(23)에 의하여 형성된다. 기판(20)은 반도체 칩 어셈블리(10)의 제1 반도체 칩(12)의 제1 범프(13)와 전기적으로 연결되는 제1 본딩 패드 및 제2 반도체 칩(16)의 제2 범프(17)와 전기적으로 연결되는 제2 본딩 패드(22)가 배치된다.The
도 5를 참조하면, 반도체 칩 어셈블리(10)는 픽업 유닛(60)에 의하여 픽업된 후, 기판(20)에 형성된 수납공간의 내부로 제공된다. 이때, 반도체 칩 어셈블리(10)를 기판(20)의 수납공간의 지정된 위치에 고정하기 위해 기판(10)의 하부에는 서포트 부재(50)가 배치된다. 이때, 서포트 부재(50)는 기판(10)의 제1 본딩 패드(21) 및 제1 범프(13)를 노출하는 관통공(52)을 갖는다.Referring to FIG. 5, after the
서포트 부재(50)에 반도체 칩 어셈블리(10)가 수납된 후, 반도체 칩 어셈블리(10) 및 기판(20)의 사이에 형성된 공간에는 반도체 칩 어셈블리(10)를 고정하기 위한 고정부재(미도시)가 주입되어 반도체 칩 어셈블리(10)를 고정할 수 있다.After the
도 6을 참조하면, 반도체 칩 어셈블리(10)가 기판(20)의 수납공간에 수납된 후, 반도체 칩 어셈블리(10)의 제2 반도체 칩(16)의 제2 범프(17) 및 기판(20)의 제2 본딩 패드(22)는 제2 도전성 와이어(34)에 의하여 와이어 본딩 된다.Referring to FIG. 6, after the
도 7을 참조하면, 제2 반도체 칩(16)의 제2 범프(17) 및 기판(20)의 제2 본딩 패드(22)가 제2 도전성 와이어(34)에 의하여 와이어 본딩된 후, 제1 반도체 칩(12)의 제1 범프(13) 및 기판(20)의 제1 본딩 패드(21)는 제1 도전성 와이어(32)에 의하여 와이어 본딩된다.Referring to FIG. 7, after the
이후, 도 1에 도시된 바와 같이 반도체 칩 어셈블리(10) 및 제1 및 제2 도전성 와이어(32,34)들은 에폭시 수지와 같은 물질을 포함하는 몰딩부(30)에 의하여 몰딩 된다.Thereafter, as shown in FIG. 1, the
도 8은 본 발명의 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다. 본 발명의 다른 실시예에 의한 반도체 패키지는 스페이서, 제3 및 제4 반도체 칩을 제외하면 앞서 도 1 내지 도 7을 통해 설명한 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 참조부호 및 명칭을 부여하기로 한다.8 is a sectional view showing a semiconductor package according to another embodiment of the present invention. The semiconductor package according to another exemplary embodiment of the present invention has substantially the same structure as the semiconductor package described with reference to FIGS. 1 to 7 except for the spacer, the third and the fourth semiconductor chips. Therefore, duplicate descriptions of the same components will be omitted, and the same reference numerals and names will be given to the same components.
도 8을 참조하면, 반도체 패키지(100)의 반도체 칩 어셈블리(10)의 제1 반도체 칩(12)상에 배치된 제3 반도체 칩(62) 및 제2 반도체 칩(16) 상에 배치된 제4 반도체 칩(64)을 포함한다.Referring to FIG. 8, the
제1 반도체 칩(12) 및 제3 반도체 칩(62)의 사이에는 제1 스페이서(61)가 개재되고, 제2 반도체 칩(16) 및 제4 반도체 칩(64)의 사이에는 제2 스페이서(63)가 개재된다. 본 실시예에서, 제1 스페이서(61)은 제1 도전성 와이어(32) 및 제3 반도체 칩(62)이 전기적으로 쇼트되는 것을 방지하고, 제2 스페이서(63)는 제2 도전성 와이어(34) 및 제4 반도체 칩(64)이 전기적으로 쇼트되는 것을 방지한다.The
도 9는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.9 is a sectional view showing a semiconductor package according to still another embodiment of the present invention.
도 9를 참조하면, 반도체 패키지(100)는 반도체 칩 어셈블리(10), 기판(20) 및 몰딩부(30)를 포함한다.Referring to FIG. 9, the
반도체 칩 어셈블리(10)는 외부 접속 단자(19)를 갖는 제1 반도체 칩(18) 및 접착부재(14) 및 제2 반도체 칩(16)을 포함한다.The
제1 반도체 칩(18)은 플립칩 방식 반도체 칩으로 제1 반도체 칩(18)의 하부면에는 전기적 신호가 입력 및/또는 출력되는 외부 접속 단자(19)들을 갖는다. 제2 반도체 칩(16)은 전기적 신호가 입력 및/또는 출력되는 제2 범프(17)들을 갖는다. 접착부재(14)는 외부 접속 단자(19)들이 형성되지 않은 제1 반도체 칩(12)의 후면 및 제2 범프(17)들이 형성되지 않은 제2 반도체 칩(16)들의 사이에 개재되어 제1 반도체 칩(12) 및 제2 반도체 칩(16)을 상호 부착한다.The
기판(20)은, 사각 플레이트 형상을 갖는다. 본 실시예에서, 기판(20)은 중앙부에 반도체 칩 어셈블리(10)를 수납하기 위한 수납공간을 갖는다. 본 실시예에서, 수납공간을 형성하기 위해 기판(20)은 반도체 칩 어셈블리(10)의 평면적 보다 다소크고, 기판(20)의 두께보다는 작은 수납홈이다.The board |
기판(20)의 수납홈 내부에는 반도체 칩 어셈블리(10)의 제1 반도체 칩(12)의 외부 접속 단자(19)와 전기적으로 연결되는 제1 본딩 패드(21) 및 제2 반도체 칩(16)의 각 제2 범프(17)와 전기적으로 연결되는 제2 본딩 패드(22)가 형성된다.The
제1 본딩 패드(21) 및 외부 접속 단자(19)는 리플로우 방식에 의하여 전기적으로 연결되고, 제2 본딩 패드(22) 및 제2 범프(17)는 도전성 와이어(34)에 의하여 전기적으로 연결된다.The
몰딩부(30)는 기판(20)의 수납공간에 수납된 반도체 칩 어셈블리(10) 및 도전성 와이어(34)를 외부 환경으로부터 보호한다. 본 실시예에서, 몰딩부(30)는 에폭시 수지일 수 있다.The
이하, 첨부된 도 10 및 도 11을 참조하여, 도 9에 도시된 반도체 패키지의 제조 방법을 설명하면 다음과 같다.Hereinafter, a manufacturing method of the semiconductor package illustrated in FIG. 9 will be described with reference to FIGS. 10 and 11.
도 10을 참조하면, 반도체 칩이 완성된 2 장의 웨이퍼들을 후면이 마주하도록 배치한 후, 2 장의 웨이퍼들 사이에 접착 부재를 개재하여, 2 장의 웨이퍼들을 상호 부착한다. 이때, 2 장의 웨이퍼들의 스크라이브 라인들은 상호 정렬되도록 부착된다.Referring to FIG. 10, after the semiconductor chip is disposed so that the two wafers face each other, the two wafers are attached to each other via an adhesive member between the two wafers. At this time, the scribe lines of the two wafers are attached to be aligned with each other.
이어서, 2 장의 웨이퍼들의 스크라이브 라인을 따라 2 장의 웨이퍼를 절단한 후, 어느 하나의 반도체 칩에 형성된 범프에 외부 접속 단자를 형성하여 반도체 칩 어셈블리(10)를 제조한다. 이때, 외부 접속 단자를 형성하는 단계 및 웨이퍼를 절단하는 공정 순서는 변경될 수 있다.Subsequently, after cutting two wafers along the scribe line of the two wafers, an external connection terminal is formed on a bump formed in any one semiconductor chip to manufacture the
도 10에 도시된 반도체 칩 어셈블리(10)는 외부 접속 단자(19)를 갖는 제1 반도체 칩(18), 제2 반도체 칩(16) 및 접착부재(14)를 포함하며, 제2 반도체 칩(16)에는 제2 범프(17)가 배치된다.The
도 11을 참조하면, 반도체 칩 어셈블리(10)와 결합되는 기판(20)이 제작된다.Referring to FIG. 11, a
기판(20)은 내부에 반도체 칩 어셈블리(10)를 수납하기 위한 수납공간을 갖는다. 예를 들어, 수납공간은 기판(20)의 두께보다 얕은 깊이를 갖는 수납홈(29)일 수 있다. 기판(20) 중 수납홈(29)에는 반도체 칩 어셈블리(10)의 제1 반도체 칩(18)의 외부 접속 단자(19)와 전기적으로 연결되는 제1 본딩 패드(21)가 형성되고, 제2 반도체 칩(16)의 제2 범프(17)와 전기적으로 연결되는 제2 본딩 패드(22)가 배치된다.The
반도체 칩 어셈블리(10)는 픽업 유닛(60)에 의하여 픽업된 후, 기판(20)에 형성된 수납공간의 내부로 제공된다.After the
반도체 칩 어셈블리(10)가 수납홈(29)에 수납된 후, 제1 반도체 칩(18)의 외 부 접속 단자(19)는 리플로우 방식에 의하여 용융되어 제1 본딩 패드(21)에 접속된다.After the
도 9를 다시 참조하면, 반도체 칩 어셈블리(10)가 기판(20)의 수납공간에 수납된 후, 반도체 칩 어셈블리(10)의 제2 반도체 칩(16)의 제2 범프(17) 및 기판(20)의 제2 본딩 패드(22)는 도전성 와이어(34)에 의하여 와이어 본딩 된다.Referring to FIG. 9 again, after the
이후, 반도체 칩 어셈블리(10) 및 도전성 와이어(34)들은 에폭시 수지와 같은 물질을 포함하는 몰딩부(30)에 의하여 몰딩된다.Thereafter, the
이상에서 상세하게 설명한 바에 의하면, 복수개의 반도체 칩이 적층된 반도체 패키지의 높이를 크게 줄일 수 있고, 접착 부재를 사용하지 않음으로 인해 제조 시간 및 제조 비용을 크게 감소시킬 수 있음은 물론 도전성 와이어의 길이를 감소시켜 반도체 패키지의 동작 속도가 감소되는 것을 방지할 수 있는 효과를 갖는다.As described in detail above, the height of the semiconductor package in which the plurality of semiconductor chips are stacked can be greatly reduced, and the manufacturing time and manufacturing cost can be greatly reduced by not using the adhesive member, as well as the length of the conductive wire. It is possible to prevent the operating speed of the semiconductor package from being reduced by reducing the voltage.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the detailed description of the present invention has been described with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art will have the spirit and scope of the present invention as set forth in the claims below. It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.
Claims (8)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070025192A KR20080084071A (en) | 2007-03-14 | 2007-03-14 | Semiconductor package |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR1020070025192A KR20080084071A (en) | 2007-03-14 | 2007-03-14 | Semiconductor package |
Publications (1)
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Family Applications (1)
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KR1020070025192A KR20080084071A (en) | 2007-03-14 | 2007-03-14 | Semiconductor package |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114551364A (en) * | 2022-04-28 | 2022-05-27 | 珠海市人民医院 | Multi-chip fan-out type packaging structure and packaging method |
-
2007
- 2007-03-14 KR KR1020070025192A patent/KR20080084071A/en not_active Application Discontinuation
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