KR20080084071A - Semiconductor package - Google Patents

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Abstract

A semiconductor package is provided to decrease the length of a conductive wire while greatly reduce a fabricating time interval and fabricating cost by greatly decreasing the height of a semiconductor package in which a plurality of semiconductor chips are stacked and by eliminating the necessity of an adhesive member. A semiconductor chip assembly(10) includes first and second semiconductor chips(12,16) and an adhesive member(14) interposed between the first and second semiconductor chips. A substrate(20) has a receiving space for receiving the semiconductor chip assembly, including bonding pads electrically connected to bumps formed in the first and second semiconductor chips. The semiconductor chip assembly received in the receiving space is molded by a molding part(30). The semiconductor chip assembly can include a third semiconductor chip confronting the first semiconductor chip, a first spacer interposed between the first and third semiconductor chips, a fourth semiconductor chip confronting the second semiconductor chip, and a second spacer interposed between the second and fourth semiconductor chips.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor Package {SEMICONDUCTOR PACKAGE}

도 1은 본 발명의 일실시예에 의한 반도체 패키지의 단면도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.

도 2 내지 도 7은 도 1에 도시된 반도체 패키지의 제조 방법을 도시한 단면도들이다.2 to 7 are cross-sectional views illustrating a method of manufacturing the semiconductor package shown in FIG. 1.

도 8은 본 발명의 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.8 is a sectional view showing a semiconductor package according to another embodiment of the present invention.

도 9는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.9 is a sectional view showing a semiconductor package according to still another embodiment of the present invention.

도 10 및 도 11은 도 9에 도시된 반도체 패키지의 제조 방법을 도시한 단면도들이다.10 and 11 are cross-sectional views illustrating a method of manufacturing the semiconductor package shown in FIG. 9.

본 발명은 반도체 패키지에 관한 것이다. 보다 구체적으로 본 발명은 반도체 칩들이 기판 내부에 배치된 임베디드 멀티 칩 반도체 패키지(Embeded multi chip semiconductor package)에 관한 것이다.The present invention relates to a semiconductor package. More specifically, the present invention relates to an embedded multi chip semiconductor package in which semiconductor chips are disposed inside a substrate.

일반적인 반도체 소자는 순도 높은 실리콘으로 이루어진 실리콘 웨이퍼(silicon wafer)에 반도체 칩(semiconductor chip)을 제조하는 반도체 칩 제조 공정(semiconductor chip manufactruing process), 반도체 칩을 전기적으로 검사하는 다이 소팅 공정(die sorting process) 및 양품 반도체 칩을 선별하여 패키징하는 반도체 패키징 공정(semiconductor packaging process) 등을 통해 제조된다.A typical semiconductor device is a semiconductor chip manufactruing process for manufacturing a semiconductor chip on a silicon wafer made of high purity silicon, and a die sorting process for electrically inspecting the semiconductor chip. And a semiconductor packaging process for selecting and packaging good semiconductor chips.

최근 들어, 반도체 패키징 기술의 개발에 따라 높은 소자 집적도를 갖는 반도체 칩의 사이즈와 실질적으로 동일한 칩 스케일 패키지 및 반도체 칩을 복층으로 배치하여 반도체 패키지에 보다 많은 데이터를 집적할 수 있도록 한 적층형 반도체 패키지 등이 개발되고 있다.In recent years, with the development of semiconductor packaging technology, chip scale packages and semiconductor chips having substantially the same size as a semiconductor chip having a high device density are arranged in multiple layers to stack more data in the semiconductor package. Is being developed.

이들 중, 적층형 반도체 패키지는 베이스 기판상에 복수개의 반도체 칩들이 적층 배치되고, 반도체 칩들의 범프들을 베이스 기판의 본딩 패드에 전기적으로 연결하여 제작된다.Among them, the stacked semiconductor package is manufactured by stacking a plurality of semiconductor chips on a base substrate and electrically connecting bumps of the semiconductor chips to a bonding pad of the base substrate.

그러나, 적층형 반도체 패키지의 경우 복수개의 반도체 칩들을 베이스 기판 상에 배치되기 때문에 반도체 패키지의 전체 두께가 크게 증가되는 문제점을 갖는다.However, in the case of the stacked semiconductor package, since the plurality of semiconductor chips are disposed on the base substrate, the overall thickness of the semiconductor package is greatly increased.

또한, 종래 적층형 반도체 패키지는 베이스 기판과 반도체 칩을 부착하기 위해 접착 부재를 사용하기 때문에 반도체 칩과 베이스 기판의 박리가 빈번하게 발생되고 있다.In addition, since the conventional laminated semiconductor package uses an adhesive member to attach the base substrate and the semiconductor chip, peeling of the semiconductor chip and the base substrate occurs frequently.

또한, 접착 부재를 베이스 기판에 부착해야 하기 때문에 반도체 패키지를 제조하는데 소요되는 시간 및 비용이 크게 증가 되는 문제점을 갖는다.In addition, since the adhesive member must be attached to the base substrate, there is a problem in that the time and cost required to manufacture the semiconductor package are greatly increased.

또한, 종래 적층형 반도체 패키지의 경우 적층된 반도체 칩의 개수가 많을수록 최상층 반도체 칩 및 베이스 기판을 연결하는 와이어의 길이가 길어지고 이로 인해 반도체 패키지의 동작 속도가 저하되는 문제점을 갖는다.In addition, in the case of the conventional stacked semiconductor package, as the number of stacked semiconductor chips increases, the length of the wire connecting the uppermost semiconductor chip and the base substrate becomes longer, which causes the operation speed of the semiconductor package to decrease.

본 발명의 목적은 복수개의 반도체 칩을 적층하는 구조를 가지면서도 두께 증가를 억제하고, 접착 부재를 사용하지 않음은 물론 반도체 칩과 기판을 연결하는 와이어의 길이 증가를 방지한 반도체 패키지를 제공함에 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor package having a structure in which a plurality of semiconductor chips are stacked, while suppressing an increase in thickness, not using an adhesive member, and preventing an increase in the length of a wire connecting the semiconductor chip and the substrate. .

이와 같은 본 발명의 목적을 구현하기 위한 반도체 패키지는 제1 및 제2 반도체 칩들 및 상기 제1 및 제2 반도체 칩들 사이에 개재된 접착부재를 포함하는 반도체 칩 어셈블리, 상기 반도체 칩 어셈블리를 수납하는 수납공간을 갖고, 상기 제1 및 제2 반도체 칩들에 형성된 범프들과 전기적으로 연결되는 본딩 패드들을 갖는 기판 및 상기 수납공간에 수납된 상기 반도체 칩 어셈블리를 몰딩하는 몰딩부를 갖는 반도체 패키지를 포함한다.A semiconductor package for realizing the object of the present invention includes a semiconductor chip assembly including first and second semiconductor chips and an adhesive member interposed between the first and second semiconductor chips, and accommodating the semiconductor chip assembly. And a semiconductor package having a space, a substrate having bonding pads electrically connected to bumps formed in the first and second semiconductor chips, and a molding part molding the semiconductor chip assembly accommodated in the accommodation space.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. Hereinafter, a semiconductor package according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and those skilled in the art will appreciate The present invention may be embodied in various other forms without departing from the spirit of the invention.

도 1은 본 발명의 일실시예에 의한 반도체 패키지의 단면도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 반도체 패키지(100)는 반도체 칩 어셈블리(10), 기판(20) 및 몰딩부(30)를 포함한다.Referring to FIG. 1, the semiconductor package 100 includes a semiconductor chip assembly 10, a substrate 20, and a molding part 30.

반도체 칩 어셈블리(10)는 제1 반도체 칩(12), 제2 반도체 칩(16) 및 접착부 재(14)를 포함한다.The semiconductor chip assembly 10 includes a first semiconductor chip 12, a second semiconductor chip 16, and an adhesive member 14.

제1 반도체 칩(12)은 전기적 신호가 입력 및/또는 출력되는 제1 범프(13)들을 갖는다. 제2 반도체 칩(16)은 전기적 신호가 입력 및/또는 출력되는 제2 범프(17)들을 갖는다. 접착부재(14)는 제1 범프(13)들이 형성되지 않은 제1 반도체 칩(12)의 후면 및 제2 범프(17)들이 형성되지 않은 제2 반도체 칩(16)들의 사이에 개재되어 제1 반도체 칩(12) 및 제2 반도체 칩(16)을 상호 부착한다.The first semiconductor chip 12 has first bumps 13 through which electrical signals are input and / or output. The second semiconductor chip 16 has second bumps 17 through which electrical signals are input and / or output. The adhesive member 14 is interposed between the rear surface of the first semiconductor chip 12 on which the first bumps 13 are not formed and the second semiconductor chip 16 on which the second bumps 17 are not formed. The semiconductor chip 12 and the second semiconductor chip 16 are attached to each other.

기판(20)은, 사각 플레이트 형상을 갖는다. 본 실시예에서, 기판(20)은 중앙부에 반도체 칩 어셈블리(10)를 수납하기 위한 수납공간을 갖는다. 본 실시예에서, 수납공간을 형성하기 위해 기판(20)은 반도체 칩 어셈블리(10)의 평면적 보다 다소 큰 관통공을 갖는다.The board | substrate 20 has a square plate shape. In the present embodiment, the substrate 20 has a receiving space for accommodating the semiconductor chip assembly 10 at the center thereof. In this embodiment, the substrate 20 has a through hole somewhat larger than the planar surface of the semiconductor chip assembly 10 to form a receiving space.

기판(20)에는 반도체 칩 어셈블리(10)의 제1 반도체 칩(12)의 각 제1 범프(13)와 전기적으로 연결되는 제1 본딩 패드(21) 및 제2 반도체 칩(16)의 각 제2 범프(17)와 전기적으로 연결되는 제2 본딩 패드(22)가 형성된다.The substrate 20 includes a first bonding pad 21 and a second semiconductor chip 16 that are electrically connected to each of the first bumps 13 of the first semiconductor chip 12 of the semiconductor chip assembly 10. A second bonding pad 22 is formed that is electrically connected to the second bumps 17.

제1 본딩 패드(21) 및 제1 범프(13)는 제1 도전성 와이어(32)에 의하여 전기적으로 연결되고, 제2 본딩 패드(22) 및 제2 범프(17)는 제2 도전성 와이어(34)에 의하여 전기적으로 연결된다.The first bonding pads 21 and the first bumps 13 are electrically connected by the first conductive wires 32, and the second bonding pads 22 and the second bumps 17 are the second conductive wires 34. ) Is electrically connected.

본 실시예에서, 반도체 칩 어셈블리(10)의 측면 및 상기 반도체 칩 어셈블리(10)의 측면과 마주하는 기판(20)의 내측면 사이에는 반도체 칩 어셈블리(10)를 고정하는 유동성 접착 부재(미도시)를 더 포함할 수 있다.In the present embodiment, a fluid adhesive member (not shown) for fixing the semiconductor chip assembly 10 between a side surface of the semiconductor chip assembly 10 and an inner side surface of the substrate 20 facing the side surface of the semiconductor chip assembly 10. ) May be further included.

몰딩부(30)는 기판(20)의 수납공간에 수납된 반도체 칩 어셈블리(10) 및 제1 도전성 와이어(32) 및 제2 도전성 와이어(34)를 외부 환경으로부터 보호한다. 본 실시예에서, 몰딩부(30)는 에폭시 수지일 수 있다.The molding part 30 protects the semiconductor chip assembly 10 and the first conductive wire 32 and the second conductive wire 34 accommodated in the storage space of the substrate 20 from the external environment. In the present embodiment, the molding part 30 may be an epoxy resin.

이하, 첨부된 도 2 내지 도 7을 참조하여, 도 1에 도시된 반도체 패키지의 제조 방법을 설명하면 다음과 같다.Hereinafter, a manufacturing method of the semiconductor package illustrated in FIG. 1 will be described with reference to FIGS. 2 through 7.

도 2를 참조하면, 반도체 칩이 완성된 2 장의 웨이퍼(11,15)들을 후면이 마주하도록 배치한 후, 2 장의 웨이퍼(11,15)들 사이에 접착 부재(14)를 개재하여, 2 장의 웨이퍼(11,15)들을 상호 부착한다. 이때, 2 장의 웨이퍼(11,15)들의 스크라이브 라인들은 상호 정렬되도록 부착된다.Referring to FIG. 2, after the two wafers 11 and 15 on which the semiconductor chip has been disposed are disposed so as to face each other, the two wafers 11 and 15 are interposed between the two wafers 11 and 15 via the adhesive member 14. The wafers 11 and 15 are attached to each other. At this time, the scribe lines of the two wafers 11 and 15 are attached to be aligned with each other.

이어서, 2 장의 웨이퍼(11,15)들의 스크라이브 라인을 따라 2 장의 웨이퍼(11,15)를 절단하여, 도 3에 도시된 바와 같은 반도체 칩 어셈블리(10)를 제조한다.Subsequently, the two wafers 11 and 15 are cut along the scribe lines of the two wafers 11 and 15 to manufacture the semiconductor chip assembly 10 as shown in FIG. 3.

도 3에 도시된 반도체 칩 어셈블리(10)는 제1 반도체 칩(12), 제2 반도체 칩(16) 및 접착부재(14)를 포함하며, 제1 반도체 칩(12)에는 제1 범프(13)가 배치되고, 제2 반도체 칩(16)에는 제2 범프(17)가 배치된다.The semiconductor chip assembly 10 illustrated in FIG. 3 includes a first semiconductor chip 12, a second semiconductor chip 16, and an adhesive member 14. The first semiconductor chip 12 includes a first bump 13. ) Is disposed, and the second bump 17 is disposed on the second semiconductor chip 16.

도 4를 참조하면, 반도체 칩 어셈블리(10)와 결합되는 기판(20)이 제작된다.Referring to FIG. 4, a substrate 20 coupled with the semiconductor chip assembly 10 is manufactured.

기판(20)은 내부에 반도체 칩 어셈블리(10)를 수납하기 위한 수납공간을 갖는다. 예를 들어, 수납공간은 기판(20)을 관통하여 형성된 관통공(23)에 의하여 형성된다. 기판(20)은 반도체 칩 어셈블리(10)의 제1 반도체 칩(12)의 제1 범프(13)와 전기적으로 연결되는 제1 본딩 패드 및 제2 반도체 칩(16)의 제2 범프(17)와 전기적으로 연결되는 제2 본딩 패드(22)가 배치된다.The substrate 20 has an accommodating space for accommodating the semiconductor chip assembly 10 therein. For example, the storage space is formed by the through hole 23 formed through the substrate 20. The substrate 20 may include a first bonding pad electrically connected to a first bump 13 of the first semiconductor chip 12 of the semiconductor chip assembly 10, and a second bump 17 of the second semiconductor chip 16. A second bonding pad 22 is disposed in electrical connection with the second pad.

도 5를 참조하면, 반도체 칩 어셈블리(10)는 픽업 유닛(60)에 의하여 픽업된 후, 기판(20)에 형성된 수납공간의 내부로 제공된다. 이때, 반도체 칩 어셈블리(10)를 기판(20)의 수납공간의 지정된 위치에 고정하기 위해 기판(10)의 하부에는 서포트 부재(50)가 배치된다. 이때, 서포트 부재(50)는 기판(10)의 제1 본딩 패드(21) 및 제1 범프(13)를 노출하는 관통공(52)을 갖는다.Referring to FIG. 5, after the semiconductor chip assembly 10 is picked up by the pickup unit 60, the semiconductor chip assembly 10 is provided into an accommodation space formed in the substrate 20. In this case, the support member 50 is disposed below the substrate 10 to fix the semiconductor chip assembly 10 to a designated position of the storage space of the substrate 20. In this case, the support member 50 has a through hole 52 exposing the first bonding pad 21 and the first bump 13 of the substrate 10.

서포트 부재(50)에 반도체 칩 어셈블리(10)가 수납된 후, 반도체 칩 어셈블리(10) 및 기판(20)의 사이에 형성된 공간에는 반도체 칩 어셈블리(10)를 고정하기 위한 고정부재(미도시)가 주입되어 반도체 칩 어셈블리(10)를 고정할 수 있다.After the semiconductor chip assembly 10 is accommodated in the support member 50, a fixing member (not shown) for fixing the semiconductor chip assembly 10 to a space formed between the semiconductor chip assembly 10 and the substrate 20. May be injected to fix the semiconductor chip assembly 10.

도 6을 참조하면, 반도체 칩 어셈블리(10)가 기판(20)의 수납공간에 수납된 후, 반도체 칩 어셈블리(10)의 제2 반도체 칩(16)의 제2 범프(17) 및 기판(20)의 제2 본딩 패드(22)는 제2 도전성 와이어(34)에 의하여 와이어 본딩 된다.Referring to FIG. 6, after the semiconductor chip assembly 10 is accommodated in an accommodation space of the substrate 20, the second bump 17 and the substrate 20 of the second semiconductor chip 16 of the semiconductor chip assembly 10 may be provided. The second bonding pad 22 may be wire bonded by the second conductive wire 34.

도 7을 참조하면, 제2 반도체 칩(16)의 제2 범프(17) 및 기판(20)의 제2 본딩 패드(22)가 제2 도전성 와이어(34)에 의하여 와이어 본딩된 후, 제1 반도체 칩(12)의 제1 범프(13) 및 기판(20)의 제1 본딩 패드(21)는 제1 도전성 와이어(32)에 의하여 와이어 본딩된다.Referring to FIG. 7, after the second bump 17 of the second semiconductor chip 16 and the second bonding pad 22 of the substrate 20 are wire bonded by the second conductive wire 34, the first bumps may be formed. The first bump 13 of the semiconductor chip 12 and the first bonding pad 21 of the substrate 20 are wire bonded by the first conductive wire 32.

이후, 도 1에 도시된 바와 같이 반도체 칩 어셈블리(10) 및 제1 및 제2 도전성 와이어(32,34)들은 에폭시 수지와 같은 물질을 포함하는 몰딩부(30)에 의하여 몰딩 된다.Thereafter, as shown in FIG. 1, the semiconductor chip assembly 10 and the first and second conductive wires 32 and 34 are molded by a molding part 30 including a material such as an epoxy resin.

도 8은 본 발명의 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다. 본 발명의 다른 실시예에 의한 반도체 패키지는 스페이서, 제3 및 제4 반도체 칩을 제외하면 앞서 도 1 내지 도 7을 통해 설명한 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 참조부호 및 명칭을 부여하기로 한다.8 is a sectional view showing a semiconductor package according to another embodiment of the present invention. The semiconductor package according to another exemplary embodiment of the present invention has substantially the same structure as the semiconductor package described with reference to FIGS. 1 to 7 except for the spacer, the third and the fourth semiconductor chips. Therefore, duplicate descriptions of the same components will be omitted, and the same reference numerals and names will be given to the same components.

도 8을 참조하면, 반도체 패키지(100)의 반도체 칩 어셈블리(10)의 제1 반도체 칩(12)상에 배치된 제3 반도체 칩(62) 및 제2 반도체 칩(16) 상에 배치된 제4 반도체 칩(64)을 포함한다.Referring to FIG. 8, the third semiconductor chip 62 and the second semiconductor chip 16 disposed on the first semiconductor chip 12 of the semiconductor chip assembly 10 of the semiconductor package 100 may be disposed. Four semiconductor chips 64 are included.

제1 반도체 칩(12) 및 제3 반도체 칩(62)의 사이에는 제1 스페이서(61)가 개재되고, 제2 반도체 칩(16) 및 제4 반도체 칩(64)의 사이에는 제2 스페이서(63)가 개재된다. 본 실시예에서, 제1 스페이서(61)은 제1 도전성 와이어(32) 및 제3 반도체 칩(62)이 전기적으로 쇼트되는 것을 방지하고, 제2 스페이서(63)는 제2 도전성 와이어(34) 및 제4 반도체 칩(64)이 전기적으로 쇼트되는 것을 방지한다.The first spacer 61 is interposed between the first semiconductor chip 12 and the third semiconductor chip 62, and the second spacer (between the second semiconductor chip 16 and the fourth semiconductor chip 64). 63). In the present embodiment, the first spacer 61 prevents the first conductive wire 32 and the third semiconductor chip 62 from being electrically shorted, and the second spacer 63 is the second conductive wire 34. And the fourth semiconductor chip 64 is prevented from being electrically shorted.

도 9는 본 발명의 또 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.9 is a sectional view showing a semiconductor package according to still another embodiment of the present invention.

도 9를 참조하면, 반도체 패키지(100)는 반도체 칩 어셈블리(10), 기판(20) 및 몰딩부(30)를 포함한다.Referring to FIG. 9, the semiconductor package 100 includes a semiconductor chip assembly 10, a substrate 20, and a molding part 30.

반도체 칩 어셈블리(10)는 외부 접속 단자(19)를 갖는 제1 반도체 칩(18) 및 접착부재(14) 및 제2 반도체 칩(16)을 포함한다.The semiconductor chip assembly 10 includes a first semiconductor chip 18 having an external connection terminal 19, an adhesive member 14, and a second semiconductor chip 16.

제1 반도체 칩(18)은 플립칩 방식 반도체 칩으로 제1 반도체 칩(18)의 하부면에는 전기적 신호가 입력 및/또는 출력되는 외부 접속 단자(19)들을 갖는다. 제2 반도체 칩(16)은 전기적 신호가 입력 및/또는 출력되는 제2 범프(17)들을 갖는다. 접착부재(14)는 외부 접속 단자(19)들이 형성되지 않은 제1 반도체 칩(12)의 후면 및 제2 범프(17)들이 형성되지 않은 제2 반도체 칩(16)들의 사이에 개재되어 제1 반도체 칩(12) 및 제2 반도체 칩(16)을 상호 부착한다.The first semiconductor chip 18 is a flip chip type semiconductor chip and has external connection terminals 19 on the lower surface of the first semiconductor chip 18 through which electrical signals are input and / or output. The second semiconductor chip 16 has second bumps 17 through which electrical signals are input and / or output. The adhesive member 14 is interposed between the rear surface of the first semiconductor chip 12 on which the external connection terminals 19 are not formed and the second semiconductor chip 16 on which the second bumps 17 are not formed. The semiconductor chip 12 and the second semiconductor chip 16 are attached to each other.

기판(20)은, 사각 플레이트 형상을 갖는다. 본 실시예에서, 기판(20)은 중앙부에 반도체 칩 어셈블리(10)를 수납하기 위한 수납공간을 갖는다. 본 실시예에서, 수납공간을 형성하기 위해 기판(20)은 반도체 칩 어셈블리(10)의 평면적 보다 다소크고, 기판(20)의 두께보다는 작은 수납홈이다.The board | substrate 20 has a square plate shape. In the present embodiment, the substrate 20 has a receiving space for accommodating the semiconductor chip assembly 10 at the center thereof. In this embodiment, the substrate 20 is a receiving groove which is somewhat larger than the planar surface of the semiconductor chip assembly 10 and smaller than the thickness of the substrate 20 to form the receiving space.

기판(20)의 수납홈 내부에는 반도체 칩 어셈블리(10)의 제1 반도체 칩(12)의 외부 접속 단자(19)와 전기적으로 연결되는 제1 본딩 패드(21) 및 제2 반도체 칩(16)의 각 제2 범프(17)와 전기적으로 연결되는 제2 본딩 패드(22)가 형성된다.The first bonding pad 21 and the second semiconductor chip 16 are electrically connected to the external connection terminals 19 of the first semiconductor chip 12 of the semiconductor chip assembly 10 in the receiving groove of the substrate 20. Second bonding pads 22 are formed to be electrically connected to the second bumps 17.

제1 본딩 패드(21) 및 외부 접속 단자(19)는 리플로우 방식에 의하여 전기적으로 연결되고, 제2 본딩 패드(22) 및 제2 범프(17)는 도전성 와이어(34)에 의하여 전기적으로 연결된다.The first bonding pads 21 and the external connection terminals 19 are electrically connected by the reflow method, and the second bonding pads 22 and the second bumps 17 are electrically connected by the conductive wires 34. do.

몰딩부(30)는 기판(20)의 수납공간에 수납된 반도체 칩 어셈블리(10) 및 도전성 와이어(34)를 외부 환경으로부터 보호한다. 본 실시예에서, 몰딩부(30)는 에폭시 수지일 수 있다.The molding part 30 protects the semiconductor chip assembly 10 and the conductive wire 34 accommodated in the storage space of the substrate 20 from an external environment. In the present embodiment, the molding part 30 may be an epoxy resin.

이하, 첨부된 도 10 및 도 11을 참조하여, 도 9에 도시된 반도체 패키지의 제조 방법을 설명하면 다음과 같다.Hereinafter, a manufacturing method of the semiconductor package illustrated in FIG. 9 will be described with reference to FIGS. 10 and 11.

도 10을 참조하면, 반도체 칩이 완성된 2 장의 웨이퍼들을 후면이 마주하도록 배치한 후, 2 장의 웨이퍼들 사이에 접착 부재를 개재하여, 2 장의 웨이퍼들을 상호 부착한다. 이때, 2 장의 웨이퍼들의 스크라이브 라인들은 상호 정렬되도록 부착된다.Referring to FIG. 10, after the semiconductor chip is disposed so that the two wafers face each other, the two wafers are attached to each other via an adhesive member between the two wafers. At this time, the scribe lines of the two wafers are attached to be aligned with each other.

이어서, 2 장의 웨이퍼들의 스크라이브 라인을 따라 2 장의 웨이퍼를 절단한 후, 어느 하나의 반도체 칩에 형성된 범프에 외부 접속 단자를 형성하여 반도체 칩 어셈블리(10)를 제조한다. 이때, 외부 접속 단자를 형성하는 단계 및 웨이퍼를 절단하는 공정 순서는 변경될 수 있다.Subsequently, after cutting two wafers along the scribe line of the two wafers, an external connection terminal is formed on a bump formed in any one semiconductor chip to manufacture the semiconductor chip assembly 10. In this case, the steps of forming the external connection terminal and the process order of cutting the wafer may be changed.

도 10에 도시된 반도체 칩 어셈블리(10)는 외부 접속 단자(19)를 갖는 제1 반도체 칩(18), 제2 반도체 칩(16) 및 접착부재(14)를 포함하며, 제2 반도체 칩(16)에는 제2 범프(17)가 배치된다.The semiconductor chip assembly 10 illustrated in FIG. 10 includes a first semiconductor chip 18 having an external connection terminal 19, a second semiconductor chip 16, and an adhesive member 14. The second bump 17 is disposed at 16.

도 11을 참조하면, 반도체 칩 어셈블리(10)와 결합되는 기판(20)이 제작된다.Referring to FIG. 11, a substrate 20 coupled with the semiconductor chip assembly 10 is manufactured.

기판(20)은 내부에 반도체 칩 어셈블리(10)를 수납하기 위한 수납공간을 갖는다. 예를 들어, 수납공간은 기판(20)의 두께보다 얕은 깊이를 갖는 수납홈(29)일 수 있다. 기판(20) 중 수납홈(29)에는 반도체 칩 어셈블리(10)의 제1 반도체 칩(18)의 외부 접속 단자(19)와 전기적으로 연결되는 제1 본딩 패드(21)가 형성되고, 제2 반도체 칩(16)의 제2 범프(17)와 전기적으로 연결되는 제2 본딩 패드(22)가 배치된다.The substrate 20 has an accommodating space for accommodating the semiconductor chip assembly 10 therein. For example, the storage space may be a storage groove 29 having a depth smaller than the thickness of the substrate 20. A first bonding pad 21 electrically connected to an external connection terminal 19 of the first semiconductor chip 18 of the semiconductor chip assembly 10 is formed in the receiving groove 29 of the substrate 20. The second bonding pads 22 electrically connected to the second bumps 17 of the semiconductor chip 16 are disposed.

반도체 칩 어셈블리(10)는 픽업 유닛(60)에 의하여 픽업된 후, 기판(20)에 형성된 수납공간의 내부로 제공된다.After the semiconductor chip assembly 10 is picked up by the pickup unit 60, the semiconductor chip assembly 10 is provided into an accommodation space formed in the substrate 20.

반도체 칩 어셈블리(10)가 수납홈(29)에 수납된 후, 제1 반도체 칩(18)의 외 부 접속 단자(19)는 리플로우 방식에 의하여 용융되어 제1 본딩 패드(21)에 접속된다.After the semiconductor chip assembly 10 is accommodated in the receiving groove 29, the external connection terminal 19 of the first semiconductor chip 18 is melted by a reflow method and connected to the first bonding pad 21. .

도 9를 다시 참조하면, 반도체 칩 어셈블리(10)가 기판(20)의 수납공간에 수납된 후, 반도체 칩 어셈블리(10)의 제2 반도체 칩(16)의 제2 범프(17) 및 기판(20)의 제2 본딩 패드(22)는 도전성 와이어(34)에 의하여 와이어 본딩 된다.Referring to FIG. 9 again, after the semiconductor chip assembly 10 is accommodated in an accommodation space of the substrate 20, the second bumps 17 and the substrate of the second semiconductor chip 16 of the semiconductor chip assembly 10 may be formed. The second bonding pad 22 of 20 is wire bonded by the conductive wire 34.

이후, 반도체 칩 어셈블리(10) 및 도전성 와이어(34)들은 에폭시 수지와 같은 물질을 포함하는 몰딩부(30)에 의하여 몰딩된다.Thereafter, the semiconductor chip assembly 10 and the conductive wires 34 are molded by the molding part 30 including a material such as an epoxy resin.

이상에서 상세하게 설명한 바에 의하면, 복수개의 반도체 칩이 적층된 반도체 패키지의 높이를 크게 줄일 수 있고, 접착 부재를 사용하지 않음으로 인해 제조 시간 및 제조 비용을 크게 감소시킬 수 있음은 물론 도전성 와이어의 길이를 감소시켜 반도체 패키지의 동작 속도가 감소되는 것을 방지할 수 있는 효과를 갖는다.As described in detail above, the height of the semiconductor package in which the plurality of semiconductor chips are stacked can be greatly reduced, and the manufacturing time and manufacturing cost can be greatly reduced by not using the adhesive member, as well as the length of the conductive wire. It is possible to prevent the operating speed of the semiconductor package from being reduced by reducing the voltage.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the detailed description of the present invention has been described with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art will have the spirit and scope of the present invention as set forth in the claims below. It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

Claims (8)

제1 및 제2 반도체 칩들 및 상기 제1 및 제2 반도체 칩들 사이에 개재된 접착부재를 포함하는 반도체 칩 어셈블리;A semiconductor chip assembly including first and second semiconductor chips and an adhesive member interposed between the first and second semiconductor chips; 상기 반도체 칩 어셈블리를 수납하는 수납공간을 갖고, 상기 제1 및 제2 반도체 칩들에 형성된 범프들과 전기적으로 연결되는 본딩 패드들을 갖는 기판; 및A substrate having an accommodation space for accommodating the semiconductor chip assembly, the substrate having bonding pads electrically connected to bumps formed in the first and second semiconductor chips; And 상기 수납공간에 수납된 상기 반도체 칩 어셈블리를 몰딩하는 몰딩부를 갖는 반도체 패키지.A semiconductor package having a molding portion for molding the semiconductor chip assembly accommodated in the storage space. 제 1 항에 있어서, The method of claim 1, 상기 수납공간은 상기 기판에 형성된 관통공인 것을 특징으로 하는 반도체 패키지.The storage space is a semiconductor package, characterized in that the through-holes formed in the substrate. 제 2 항에 있어서, The method of claim 2, 상기 기판은The substrate is 상기 제1 반도체 칩에 형성된 제1 범프들과 접속되는 제1 본딩 패드; 및First bonding pads connected to first bumps formed on the first semiconductor chip; And 상기 제2 반도체 칩에 형성된 제2 범프들과 접속되는 제2 본딩 패드를 포함하는 것을 특징으로 하는 반도체 패키지.And a second bonding pad connected to the second bumps formed on the second semiconductor chip. 제 3 항에 있어서, The method of claim 3, wherein 상기 제1 범프 및 상기 제1 본딩 패드를 연결하는 제1 도전성 와이어 및 상기 제2 범프 및 상기 제2 본딩 패드를 연결하는 제2 도전성 와이어로 이루어진 도전성 와이어를 더 포함하는 것을 특징으로 하는 반도체 패키지.And a first conductive wire connecting the first bump and the first bonding pad and a second conductive wire connecting the second bump and the second bonding pad. 제 1 항에 있어서, The method of claim 1, 상기 반도체 칩 어셈블리는The semiconductor chip assembly is 상기 제1 반도체 칩과 마주하는 제3 반도체 칩A third semiconductor chip facing the first semiconductor chip 상기 제1 반도체 칩 및 상기 제3 반도체 칩 사이에 개재된 제1 스페이서;A first spacer interposed between the first semiconductor chip and the third semiconductor chip; 상기 제2 반도체 칩과 마주하는 제4 반도체 칩; 및A fourth semiconductor chip facing the second semiconductor chip; And 상기 제2 반도체 칩 및 상기 제4 반도체 칩 사이에 개재된 제2 스페이서를 포함하는 것을 특징으로 하는 반도체 패키지.And a second spacer interposed between the second semiconductor chip and the fourth semiconductor chip. 제 1 항에 있어서, The method of claim 1, 상기 수납공간에 수납된 상기 반도체 칩 어셈블리 및 상기 기판의 사이에 개재된 접합 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.And a bonding member interposed between the semiconductor chip assembly and the substrate accommodated in the storage space. 제 1 항에 있어서, The method of claim 1, 상기 수납공간은 상기 기판의 두께보다 얇은 깊이를 갖는 수납홈인 것을 특징으로 하는 반도체 패키지.The storage space is a semiconductor package, characterized in that the receiving groove having a depth thinner than the thickness of the substrate. 제 6 항에 있어서, The method of claim 6, 상기 수납홈에 의하여 형성된 바닥면과 마주하는 상기 제2 반도체 칩은 외부 접속 단자를 갖고, 상기 제1 반도체 칩은 상기 기판 중 상기 수납공간 주변에 배치된 제1 본딩 패드와 접속되고, 상기 외부 접속 단자는 상기 바닥면 상에 배치된 제2 본딩 패드와 접속되는 것을 특징으로 하는 반도체 패키지.The second semiconductor chip facing the bottom surface formed by the accommodation groove has an external connection terminal, the first semiconductor chip is connected to a first bonding pad disposed around the storage space of the substrate, the external connection And a terminal is connected to a second bonding pad disposed on the bottom surface.
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* Cited by examiner, † Cited by third party
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CN114551364A (en) * 2022-04-28 2022-05-27 珠海市人民医院 Multi-chip fan-out type packaging structure and packaging method

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