KR20080082492A - 유기 트랜지스터, 유기 트랜지스터의 제조 방법 및전자기기 - Google Patents

유기 트랜지스터, 유기 트랜지스터의 제조 방법 및전자기기 Download PDF

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KR20080082492A
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다카시 아오키
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세이코 엡슨 가부시키가이샤
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Abstract

본 발명은 이동도, 온오프비, 임계값 전압이 양호하고 또한 특성의 편차가 적은 유기 트랜지스터를 제공한다.
본 발명의 유기 트랜지스터(1)는, 게이트 전극(15)과 소스 전극(11)의 대향 영역 S1에 마련된 제 1 반도체 영역(131)과, 게이트 전극(15)과 드레인 전극(12)의 대향 영역 S2에 마련된 제 2 반도체 영역(132)과, 제 1 반도체 영역(131)과 제 2 반도체 영역(132) 사이의 영역 S3에 마련된 제 3 반도체 영역(133)을 구비하며, 제 1 반도체 영역(131)의 두께의 평균값을 W1, 제 2 반도체 영역(132)의 두께의 평균값을 W2, 제 3 반도체 영역(133)의 두께의 평균값을 W3으로 했을 때에, W1, W2 및 W3이 W1, W2<W3으로 되는 관계를 만족하고 있다.

Description

유기 트랜지스터, 유기 트랜지스터의 제조 방법 및 전자기기{ORGANIC TRANSISTOR, METHOD FOR MANUFACTURING THE SAME, AND ELECTRONIC APPARATUS INCLUDING THE SAME}
본 발명은 유기 트랜지스터, 유기 트랜지스터의 제조 방법 및 전자기기에 관한 것이다.
최근, 실리콘으로 대표되는 무기 재료를 이용한 박막 전계 효과형 트랜지스터를 치환할 수 있는 장치로서, 유기 반도체를 이용한 유기 박막 전계 효과형 트랜지스터(이하, 유기 트랜지스터라 함)가 주목받고 있다. 그 이유는, 유기 트랜지스터가 다음과 같은 이점을 구비하고 있기 때문이다.
(1) 무기 반도체에 비해서 지극히 저온의 프로세스로 제조할 수 있기 때문에, 플라스틱 기판이나 필름 기판 등의 가요성 기판을 이용하는 수 있어, 플렉서블(flexible)하고 경량, 파손되기 어려운 소자를 제작할 수 있다.
(2) 용액의 도포나 인쇄법이라고 한 간편한 방법으로 단시간에 소자를 제작할 수 있어, 프로세스 비용, 장치 비용을 매우 낮게 억제할 수 있다.
(3) 재료의 다양성이 풍부하고, 분자 구조를 변화시킴으로써 용이하게 재료 특성, 소자 특성을 근본적으로 변화시킬 수 있다. 또한, 다른 기능을 조합시킴으로써, 무기 반도체로는 불가능한 기능, 소자를 제작할 수도 있다.
[특허 문헌 1] 일본 특허 공개 제2004-47566호 공보
[특허 문헌 2] 일본 특허 공개 제2006-187706호 공보
[특허 문헌 3] 일본 특허 공개 제2004-319982호 공보
도 5에 대표적인 유기 트랜지스터의 단면 구조를 나타낸다. 유기 트랜지스터는, 기판(10) 상에, 소스 전극(11), 드레인 전극(12), 반도체층(13), 게이트 절연막(14) 및 게이트 전극(15)을 구비하고 있다. 도면 중, 화살표로 나타낸 선 C1, C2, C3은 유기 트랜지스터가 온한 상태에서의 캐리어의 도전(導電) 경로를 나타내고 있다. 유기 트랜지스터는, 기판(10) 상에 소스 전극(11) 및 드레인 전극(12)을 형성한 후, 스핀코트법 등에 의해 반도체층(13)을 균일한 두께로 형성하고, 또한, 반도체층(13) 상에 게이트 절연막(14)을 도포한 후, 게이트 전극(15)을 형성함으로써 제작된다.
그러나, 이러한 유기 트랜지스터에서는, 전기 특성에 중대한 영향을 부여하는 반도체층(13)의 막 두께 조정이 부적절하기 때문에, 양호한 전기 특성을 얻을 수 없다고 하는 문제가 있었다. 예컨대, 유기 트랜지스터의 채널 영역(캐리어가 유기되는 영역 ; 경로 C3에 대응)은, 게이트 절연막(14)과 접하고 있는 두께 1㎚∼5㎚ 정도의 영역이기 때문에, 캐리어는 우선 소스 전극(11)으로부터 채널 영역까지는 고저항인 진성 반도체 영역을 지나고(경로 C1), 그 후 채널 영역을 흘러(경로 C3), 최후에 다시 진성 반도체 영역을 횡단한다(경로 C2). 그 때문에, 반도체층(13)의 막 두께가 두꺼우면, 진성 반도체 영역을 지나는 거리(경로 C1 및 C2)가 길어져, 유기 트랜지스터의 온 저항이 증대하는 것이 판명되어 있다.
한편, 채널 영역의 막 두께에 대해서는, 두꺼운 쪽이 바람직한 것이 실험의 결과 명백해져 있다. 무기 반도체의 트랜지스터에서는, 채널 영역의 막 두께가 두꺼우면, 막 중의 트랩의 총수가 증대하기 때문에, 일반적으로 채널 영역의 막 두께는 얇은 쪽이 바람직하다고 되어 있다. 그런데, 유기 반도체에서는, 무기 반도체의 경우와는 사정이 달라서, 채널 영역의 막 두께는 두꺼운 쪽이 특성이 양호하다는 것이 판명되었다. 이와 같이 막 두께가 두꺼운 쪽이 바람직한 이유는, 현시점에서는 그다지 명확하게 되어 있지 않지만, 반도체층(13)과 게이트 절연막(14)의 계면이 하지(下地)의 러프니스(roughness)의 영향을 받기 어렵게 되는 것이나, 반도체층(13)과 하지(도 5에서는 기판(10))의 계면에 생기는 고정 전하나 트랩 준위(準位)의 영향을 받기 어렵게 되는 것이, 그 이유라고 생각된다.
본 발명은 이러한 사정을 감안하여 이루어진 것으로서, 이동도, 온오프비, 임계값 전압이 양호하고 또한 특성의 편차가 적은 유기 트랜지스터 및 그 제조 방법을 제공하는 것을 목적으로 한다. 또한, 이러한 유기 트랜지스터를 구비하는 것에 의해, 전기 특성이 우수한 전자기기를 제공하는 것을 목적으로 한다.
상기의 과제를 해결하기 위해서, 본 발명의 유기 트랜지스터는, 소스 전극 및 드레인 전극과, 상기 소스 전극과 상기 드레인 전극 사이에 걸치도록 마련된 유기 반도체층과, 상기 유기 반도체층과 게이트 절연막을 거쳐서 마련되고, 상기 소스 전극 및 상기 드레인 전극과 대향하도록 마련된 게이트 전극을 구비하며, 상기 유기 반도체층은, 상기 게이트 전극과 상기 소스 전극이 대향하는 대향 영역에 마 련된 제 1 반도체 영역과, 상기 게이트 전극과 상기 드레인 전극이 대향하는 대향 영역에 마련된 제 2 반도체 영역과, 상기 제 1 반도체 영역과 상기 제 2 반도체 영역 사이에 마련된 제 3 반도체 영역을 구비하고, 상기 제 1 반도체 영역의 두께 평균값을 W1, 상기 제 2 반도체 영역의 두께 평균값을 W2, 상기 제 3 반도체 영역의 두께 평균값을 W3으로 했을 때에, 상기 W1, W2 및 W3이 W1, W2<W3으로 되는 관계를 만족하는 것을 특징으로 한다. 이 구성에 의하면, 채널 영역으로 되는 유기 반도체층(제 3 반도체 영역)의 두께를 두껍게 하고, 소스 전극 및 드레인 전극과 전기적으로 접속되는 유기 반도체층(제 1 반도체 영역 및 제 2 반도체 영역)의 두께를 얇게 하고 있기 때문에, 이동도, 온오프비, 임계값 전압이 양호하고 또한 전기 특성의 편차가 적은 유기 트랜지스터를 제공할 수 있다.
본 발명에 있어서는, 상기 소스 전극과 상기 제 1 반도체 영역의 합계의 두께 평균값을 W4, 상기 드레인 전극과 상기 제 2 반도체 영역의 합계의 두께 평균값을 W5로 했을 때에, 상기 W3, W4 및 W5가 W4, W5<W3으로 되는 관계를 만족하는 것이 바람직하다. 또한, 본 발명에 있어서는, 상기 W1, W2 및 W3이 W1, W2≤50㎚, 50㎚<W3≤200㎚로 되는 관계를 만족하는 것이 바람직하다. 이 구성에 의하면, 보다 전기 특성이 우수한 유기 트랜지스터를 제공할 수 있다.
본 발명에 있어서는, 상기 소스 전극의 상기 게이트 전극과 대향하는 부분은 상기 소스 전극의 형성 영역의 일부만인 것이 바람직하다. 또한, 상기 드레인 전극의 상기 게이트 전극과 대향하는 부분은 상기 드레인 전극의 형성 영역의 일부만인 것이 바람직하다. 이 구성에 의하면, 게이트 전극과 소스 전극 및 드레인 전극 과의 사이의 기생 용량을 작게 할 수 있다. 또, 게이트 전극과 소스 전극(및 드레인 전극)은 서로 겹치지 않도록 배치하는 것이 바람직하다. 그러나, 유기 트랜지스터의 경우, 게이트 전극이나 소스 전극(및 드레인 전극)을 잉크젯법 등으로 형성하는 것이 많기 때문에, 통상의 반도체 기술(포토리소그래피 기술 등)을 이용하는 경우에 비해서, 양자의 얼라인먼트(alignment)를 충분히 행할 수 없는 경우가 있다. 그러한 경우에는, 양자가 대향하는 영역을 가능한 한 작게 함으로써, 기생 용량의 발생을 방지할 수 있다.
본 발명의 유기 트랜지스터의 제조 방법은, 기판 상에 소스 전극 및 드레인 전극을 형성하는 공정과, 잉크젯법을 이용하여 상기 소스 전극과 상기 드레인 전극에 걸치도록 유기 반도체를 포함하는 용액을 배치하는 공정과, 상기 용액을 건조하여 유기 반도체층을 형성하는 공정과, 상기 유기 반도체층 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 상기 소스 전극 및 상기 드레인 전극과 대향하는 게이트 전극을 형성하는 공정을 구비하며, 상기 유기 반도체를 형성하는 공정에서는, 상기 게이트 전극과 상기 소스 전극이 대향하는 대향 영역에 마련된 상기 유기 반도체층의 제 1 반도체 영역의 두께 평균값을 W1, 상기 게이트 전극과 상기 드레인 전극이 대향하는 대향 영역에 마련된 상기 유기 반도체층의 제 2 반도체 영역의 두께 평균값을 W2, 상기 제 1 반도체 영역과 상기 제 2 반도체 영역 사이에 마련된 상기 유기 반도체층의 제 3 반도체 영역의 두께 평균값을 W3으로 했을 때에, 상기 W1, W2 및 W3이 W1, W2<W3으로 되는 관계를 만족하도록, 상기 유기 반도체를 포함하는 용액의 종류, 토출 조건 및 건조 조건을 설정하는 것을 특징으로 한다. 이 방법에 의하면, 채널 영역으로 되는 유기 반도체층(제 3 반도체 영역)의 두께를 두껍게 하고, 소스 전극 및 드레인 전극과 전기적으로 접속되는 유기 반도체층(제 1 반도체 영역 및 제 2 반도체 영역)의 두께를 얇게 하고 있기 때문에, 이동도, 온오프비, 임계값 전압이 양호하고 또한 전기 특성의 편차가 적은 유기 트랜지스터를 제공할 수 있다.
여기서, 「용액의 종류, 토출 조건 및 건조 조건을 설정한다」란, 건조에 의해서 얻어지는 유기 반도체층의 제 1 반도체 영역, 제 2 반도체 영역 및 제 3 반도체 영역의 단면 형상이, W1, W2<W3으로 되는 관계를 만족하도록, 용액의 종류(극성, 비점(沸點), 표면 장력, 점도, 용질의 농도 등), 토출 조건(액적(液滴)의 도포량, 기판의 표면 장력, 기판의 표면 형상, 기판의 표면 처리, 액적의 기판에 대한 접촉각 등) 및 건조 조건(프로세스 중의 온도, 액적 주변의 (용매의) 분위기, 압력, 건조 방법 등)을 설정하는 것을 말한다. 예컨대, 용액의 점도가 높기 때문에, 중심부로부터 외주부로의 흐름이 중단되기 어렵게 하는 상황이나, 주위가 용매 증기로 채워지거나 용매의 비점이 낮기 때문에 외주부에서의 증발이 제한되는 상황을 만들어냄으로써, 중앙부가 볼록 형상으로 높아진 유기 반도체층을 형성할 수 있다.
본 발명에 있어서는, 상기 유기 반도체를 형성하는 공정에서는, 상기 소스 전극과 상기 제 1 반도체 영역의 합계의 두께 평균값을 W4, 상기 드레인 전극과 상기 제 2 반도체 영역의 합계의 두께 평균값을 W5로 했을 때에, 상기 W3, W4 및 W5가 W4, W5<W3으로 되는 관계를 만족하도록, 상기 유기 반도체를 포함하는 용액의 종류, 토출 조건 및 건조 조건을 설정하는 것이 바람직하다. 이 방법에 의하면, 보다 전기 특성이 우수한 유기 트랜지스터를 제공할 수 있다.
본 발명의 전자기기는, 상술한 본 발명의 유기 트랜지스터 또는 상술한 본 발명의 유기 트랜지스터의 제조 방법에 의해 제조되어 이루어지는 유기 트랜지스터를 구비한 것을 특징으로 한다. 이 구성에 의하면, 전기 특성이 우수한 전자기기를 제공할 수 있다.
본 발명에 의하면, 이동도, 온오프비, 임계값 전압이 양호하고 또한 특성의 편차가 적은 유기 트랜지스터 및 그 제조 방법, 및, 이러한 유기 트랜지스터를 구비하는 것에 의해, 전기 특성이 우수한 전자기기를 얻을 수 있다.
이하, 도면을 참조하여 본 발명의 실시형태에 대해서 설명한다. 이러한 실시형태는 본 발명의 일 형태를 나타내는 것이고, 본 발명을 한정하는 것은 아니다. 하기의 실시형태에 있어서, 각 구성 부재의 여러 가지 형상이나 조합 등은 일례로서, 본 발명의 주지(主旨)로부터 일탈하지 않는 범위에서 설계 요구 등에 근거하여 여러 가지 변경 가능하다. 또한, 이하의 도면에 있어서는, 각 구성을 알기 쉽게 하기 위해서, 실제의 구조와 각 구조에 있어서의 축척이나 수 등을 다르게 하고 있다.
도 1은 본 발명의 유기 트랜지스터의 일 실시형태인 탑 게이트 구조(top gate structure)의 유기 트랜지스터(1)의 개략 구성도이다. 유기 트랜지스터(1)는, 유기 반도체로 이루어지는 반도체층(13)과, 해당 반도체층(13)과 대향하여 마련된 게이트 전극(15)과, 반도체층(13)과 게이트 전극(15)을 절연하는 게이트 절연막(14)과, 게이트 전극(15)과 부분적으로 대향하여 마련된 소스 전극(11) 및 드레인 전극(12)을 구비하고 있다.
기판(10)으로서는, 유리 기판, 실리콘 기판, 알루미늄 혹은 스테인레스 등의 금속 기판, GaAs 등의 반도체 기판, 플라스틱 기판 등, 어떠한 기판을 이용하는 것도 가능하다. 유기 트랜지스터는 저온이면서 또한 간이한 방법으로 형성할 수 있으므로, 이들 중 가격이 저렴하고 경량, 유연성이 높은 플라스틱 기판을 이용하는 것이 바람직하다.
이러한 플라스틱 기판으로서는, 열가소성 수지, 열경화성 수지 중 어느 하나를 원료로 이용하더라도 좋다. 예컨대, 폴리에틸렌, 폴리프로필렌, 에틸렌-프로필렌 공중합체, 에틸렌-초산비닐 공중합체(EVA) 등의 폴리올레핀, 고리 형상 폴리올레핀, 변성(變性) 폴리올레핀, 폴리염화비닐, 폴리염화비닐리덴, 폴리스틸렌, 폴리아미드, 폴리이미드, 폴리아미드 이미드, 폴리카보네이트, 폴리-(4-메틸펜텐-1), 이오노머, 아크릴계 수지, 폴리메틸 메타크릴산, 아크릴-스틸렌 공중합체(AS 수지), 브타디엔-스틸렌 공중합체, 폴리올 공중합체(EVOH), 폴리에틸렌 테레프탈염산, 폴리부틸렌 테레프탈염산, 폴리에틸렌 나프타레이트, 폴리시클로헥산 테레프탈염산(PCT) 등의 폴리에스테르, 폴리에테르, 폴리에테르 케톤, 폴리에테르 에테르 케톤, 폴리에테르 이미드, 폴리아세탈, 폴리페닐렌 옥사이드, 변형 폴리페닐렌 옥사 이드, 폴리아크릴레이트, 방향족 폴리에스테르(액정 폴리머), 폴리테트라플루오루에틸렌, 폴리불화비닐리덴, 기타 불소계 수지, 스틸렌계, 폴리올레핀계, 폴리염화비닐계, 폴리우레탄계, 불소 고무계, 염소화 폴리에틸렌계 등의 각종 열가소성 엘라스토머, 에폭시 수지, 페놀 수지, 요소 수지, 멜라민 수지, 불포화 폴리에스테르, 실리콘 수지, 폴리우레탄 등, 또는 이들을 주로 하는 공중합체, 혼합체, 폴리머 합금 등을 들 수 있으며, 이들 중 1종 또는 2종 이상을 적층한 적층체를 이용할 수 있다.
기판(10) 상에는, 소스 전극(11) 및 드레인 전극(12)이 마련되어 있다. 소스 전극(11) 및 드레인 전극(12)의 전극 재료로서는, Cr, Al, Ta, Mo, Nb, Cu, Ag, Au, Pt, Pd, In, Ni, Nd나 그들의 금속을 이용한 합금 등, InO2, SnO2, ITO 등의 도전성의 산화물, 폴리아닐린(polyaniline), 폴리피롤(polypyrrole), 폴리티오펜(polythiophene), 폴리아세틸렌 등의 도전성 고분자 및 그것에 염산, 황산, 술폰산(sulfonic aicd) 등의 산, PF6, AsF5, FeCl3 등의 루이스산(Lewis acid), 옥소 등의 할로겐 원자, 나트륨 칼륨 등의 금속 원자 등의 도펀트(dopant)를 첨가한 것, 카본 블랙이나 금속 입자를 분산한 도전성의 복합 재료 등의 도전성을 갖는 재료를 들 수 있다.
소스 전극(11) 및 드레인 전극(12)은 이들 도전막을 에칭함으로써 형성할 수 있다. 또한, 소정의 형상으로 구멍이 있는 금속-스루 마스크(a metal-through mask)를 통해서 기판(10) 상에 도전막의 증착 처리를 행함으로써, 에칭을 행하지 않고, 소스 전극(11) 및 드레인 전극(12)의 패턴을 얻는 것도 가능하다. 또한, 금속 미립자 및 그래파이트(graphite)와 같은 도전성 입자를 포함하는 폴리머 혼합물을 전극 재료로 이용하더라도 좋다. 이러한 용액으로부터 전극을 형성하는 경우에는, 잉크젯법과 같은 용액 패터닝의 수법을 이용하는 것에 의해, 보다 간이하게 저비용으로 전극 형성을 행하는 것이 가능하다. 또한, 소스 전극(11)과 드레인 전극(12)에서 다른 재료를 이용하여도 좋다.
소스 전극(11) 및 드레인 전극(12)의 두께는 10㎚∼10㎛인 것이 바람직하고, 보다 바람직하게는 50㎚∼100㎚인 것이 바람직하다.
소스 전극(11) 및 드레인 전극(12)을 덮도록 반도체층(13)이 마련되어 있다. 반도체층(13)은 유기 반도체에 의해서 형성된 유기 반도체층이다. 이 유기 반도체의 재료로서는, 예컨대, 폴리(3-알킬티오펜), 폴리(3-헥실티오펜)(P3HT), 폴리(3-옥틸티오펜), 폴리(2,5-티에닐렌)(PTV), 폴리(파라-페닐렌 비닐렌)(PPV), 폴리(9,9-디옥틸플루오렌)(PFO), 폴리(9,9-디옥틸플루오렌-코-비즈N,N'-(4-메톡시페닐)-비스-N,N'-페닐-1,4-페닐렌디아민)(PFMO), 폴리(9,9-디옥틸플루오렌-코-벤조티아디아졸)(BT), 플루오렌-트라이아릴아민 공중합체, 트라이알릴아민계 폴리머, 폴리(9,9-디옥틸플루오렌-코-다이디오펜)(F8T2)와 같은 플루오렌-바이티오펜 공중합체 등의 폴리머 유기 반도체 재료, 또한 C60 혹은 금속 프탈로시아닌 또는 그들의 치환 유도체, 또는, 안트라센, 테트라센, 펜타센, 헥사센 등의 아센 분자 재료, 혹은, α-올리고티오펜류, 구체적으로는 쿼터티오펜(4T), 섹시티오펜(6T), 옥타티오 펜과 같은 저분자계 유기 반도체 중 1종 또는 2종 이상을 혼합하여 이용할 수 있다.
반도체층(13)은, 게이트 전극(15)과 소스 전극(11)의 대향 영역(제 1 영역) S1에 마련된 제 1 반도체 영역(131)과, 게이트 전극(15)과 드레인 전극(12)의 대향 영역(제 2 영역) S2에 마련된 제 2 반도체 영역(132)과, 제 1 반도체 영역 S1과 제 2 반도체 영역 S2 사이의 영역(제 3 영역) S3에 마련된 제 3 반도체 영역(133)을 구비하고 있다. 제 1 반도체 영역(131)의 두께 평균값을 W1, 제 2 반도체 영역(132)의 두께 평균값을 W2, 제 3 반도체 영역(133)의 두께 평균값을 W3으로 했을 때에, W1, W2 및 W3은 W1, W2<W3으로 되는 관계를 만족하고 있다. 또한, 소스 전극(11)과 제 1 반도체 영역(131)의 합계의 두께 평균값을 W4, 드레인 전극(12)과 제 2 반도체 영역(132)의 합계의 두께 평균값을 W5로 했을 때에, W3, W4 및 W5가 W4, W5<W3으로 되는 관계를 만족하고 있다.
유기 반도체의 성막 방법으로서는, 진공 증착법, 분자선 에피텍시얼 성장법, CVD법, 스퍼터링법, 플라즈마 중합법, 전해 중합법, 화학 중합법, 이온 도금법, 스핀코팅법, 캐스팅법, 결정 인상법(crystal pulling method), 랭뮤어-블로젯법(Langmuir-Blodgett technique), 스프레이법, 잉크젯법, 롤 코팅법, 바 코팅법, 디스펜싱(dispensing)법, 실크 스크린법, 딥 코팅(dip coating)법 등을 들 수 있지만, 이들에 한정되는 것이 아니다. 예컨대, 기판(10) 상에 패턴 형상으로 구멍이 빈 마스크를 합친 후에 이들 방법을 이용하여 성막을 행하는 것이나, 똑같이 성막된 유기 반도체층을 부분적으로 에칭함으로써, 부분적으로 막 두께가 다른 반도체 층(13)을 형성하는 것이 가능하다.
이들 방법 중에서도, 잉크젯법이나 디스펜싱법을 이용하여 용액 재료로부터 반도체층을 도포 형성하는 방법이, 가장 간편히 막 두께를 제어하는 것이 가능하다는 점에서 바람직하다. 예컨대(R. D. Deegan, et al. : Capillary Flow as the Cause of Ring Stains from Dried Liquid Drops : Nature 389, 827(1997))에서는, 도포한 액적의 주변에 용질(溶質)이 석출되어 주변부의 막 두께가 중앙부의 막 두께보다 상대적으로 두껍게 되는 현상에 관한 고찰이 기재되어 있다. 이것은 액적 외주부는 증발한 용매에 의한 증기의 밀도가 낮기 때문에, 중앙부보다도 빨리 건조가 일어나지만, 이 때에 기판과의 접촉각을 일정하게 유지하기 위하여 액적 내부에서 액적 외주부로 향하여 용매의 흐름이 발생하여, 이 흐름에 의해 용질이 차례대로 액적 주변부로 날려져 석출되기 때문에 외주부가 높아진 형상으로 된다고 한 현상에 의한 것이다. 한편, 이것은 상기한 바와 같은 커피의 얼룩이 일어나기 어려운 상황, 예컨대 잉크의 점도가 높기 때문에 중심부로부터 외주부로의 흐름이 중단되기 어려운 상황이나, 주위가 용매 증기로 채우지거나나 용매의 비점이 낮기 때문에 외주부에서의 증발이 제한되는 상황에서는 중앙부가 높아지는 막을 얻는 것도 가능하다.
상기의 성막 방법은 단지 일례이며, 액적을 도포하여 건조한 후에 얻어지는 막 프로파일은 매우 다종다양한 형상으로 된다. 이 프로파일에 영향을 미치는 요인으로서는, 예컨대 액적의 극성, 비점, 표면 장력, 점도, 용질의 농도, 기판(10)의 표면 장력, 기판(10)의 표면 형상, 기판(10)의 표면 처리, 액적의 기판(10)에 대한 접촉각, 프로세스 중의 온도, 액적 주변의 (용매의) 분위기, 압력, 건조 방법, 액적의 도포량 등이 적어도 관여하고 있다고 생각된다. 도포법을 이용하여 반도체층(13)을 성막하는 경우에는, 기판 전면(全面)에 균일하게 성막하게 되는 진공 성막법과는 달리, 이들 파라미터를 제어함으로써 막 내의 막 두께 분포를 임의로 제어하는 것이 가능하며, 본 발명을 실시하는 방법으로서 매우 바람직하다.
이렇게 해서 얻어지는 제 3 반도체 영역(133)의 막 두께 W3은, 30㎚∼1㎛인 것이 바람직하고, 50㎚∼200㎚인 것이 보다 바람직하다. 또한, 제 1 반도체 영역(131) 및 제 2 반도체 영역(132)의 막 두께 W1 및 W2는, 200㎚ 이하인 것이 바람직하고, 50㎚ 이하인 것이 보다 바람직하다. 제 1 반도체 영역(131) 및 제 2 반도체 영역(132)의 막 두께 W1 및 W2와 제 3 반도체 영역(133)의 막 두께 W3은 W1, W2<W3의 관계를 만족하는 범위로 각각의 막 두께가 조절된다. 또한, 소스 전극(11) 및 드레인 전극(12)의 막 두께를 포함한 각 영역 S1, S2, S3의 반도체층 상면의 높이 W3, W4 및 W5는 W4, W5<W3으로 되는 관계를 만족하는 범위로 각각의 막 두께가 조절된다.
반도체층(13)을 형성하기 전에는, 기판(10)에 대하여 반도체층(13)을 양호하게 형성하기 위한 표면 처리를 행하는 것도 가능하다. 이 처리는 예컨대 헥사메틸디실라잔(hexamethyldisilazane), 시클로헥센(cyclohexene), 옥타데실트리클로로실란(octadecyltrichlorosilane) 등의 표면 개질(改質)제를 이용한 표면 처리, 아세톤이나 이소프로필 알콜 등을 이용한 유기 세정 처리, 염산이나 황산, 초산 등의 산이나 수산화나트륨, 수산화칼륨, 수산화칼슘, 암모니아 등의 알칼리 처리, UV 오 존 처리, 불소화 처리, 산소나 아르곤 등의 플라즈마 처리, 랑뮤어-블로젯막의 형성 처리를 들 수 있으며, 이들 중 1종 또는 2종 이상의 처리를 이용할 수 있다. 이들 처리는 기판 전면에 균일하게 실행하는 것도 가능하고, 예컨대 반도체층(13)을 성막하는 부분 또는 성막하지 않는 부분에만 행한다고 한 패턴 처리를 행하는 것도 가능하다. 이 처리에 의해, 기판(10)이나 소스 전극(11) 및 드레인 전극(12)에 대하여 보다 균일하고 또한 임의의 형상으로 반도체층(13)을 형성할 수 있어, 전기 특성의 한층더의 향상을 도모하는 것이 가능하다.
반도체층(13)을 덮도록 게이트 절연막(14)이 마련되어 있다. 게이트 절연막(14)의 형성 재료로서는, 절연성을 갖는 소재로 형성되어 있으면, 종류는 특별히 한정되는 것이 아니다. 유기 재료, 무기 재료 모두 사용 가능하지만, 예컨대 아민계 경화제, 폴리아미드계 경화제, 산 및 산무수물계 경화제, 이미다졸계 경화제, 페놀계 수지, 요소 수지, 멜라민 수지 등의 경화제, 및 이소시아네이트류 등의 경화제를 포함하는, 에폭시/폴리에스테르계 접착제, 에폭시/니트릴 고무계 접착제, 에폭시/아크릴 엘라스토머계 접착제, 및 에폭시/우레탄계 접착제, 에멀젼계 접착제, 합성 고무계 접착제, 탄성 접착제, 또는 변성 아크릴레이트계 접착제, 아크릴계 접착제, 실리콘계 접착제 등의 접착성을 갖는 절연 재료를 이용하여도 유기 트랜지스터가 양호하게 동작하도록 하면 이용하는 것이 가능하다. 그러나, 게이트 절연막(14)은 유기 트랜지스터(1)의 특성을 크게 좌우하기 때문에, 양호한 전기 특성을 얻을 수 있는 것을 우선하여 재료를 선택해야 한다. 이러한 일반적으로 양호한 전기 특성을 얻을 수 있는 게이트 절연막(14)으로서는, 폴리비닐 페놀, 폴리이 미드, 폴리스틸렌, 폴리비닐 알콜, 폴리메틸 메타크릴산, 폴리비닐 아세테이트 등의 고분자 필름, 혹은 파릴렌막을 들 수 있으며, 무기 재료로서는, 산화규소, 질화규소, 산화알루미늄, 산화탄탈 등의 금속 산화물, 티탄산 바륨 스트론튬, 지르코늄 티탄산연 등의 금속 복합 산화물을 들 수 있다. 이들 중의 1종 또는 2종 이상을 조합시켜 이용할 수 있다.
게이트 절연막(14) 상에 게이트 전극(15)이 마련되어 있다. 게이트 전극(15)은 소스 전극(11)과 드레인 전극(12) 사이에 걸치도록 마련되어 있고, 게이트 전극(15)의 일부는 소스 전극(11) 및 드레인 전극(12)과 부분적으로 대향하고 있다. 도 1에 있어서, 게이트 전극(15)과 소스 전극(11)이 평면적으로 겹치는 영역이 제 1 영역 S1이며, 게이트 전극(15)과 드레인 전극(12)이 평면적으로 겹치는 영역이 제 2 영역 S2이다. 또한, 소스 전극(11)과 드레인 전극(12) 사이에 배치된 영역에서 게이트 전극(15)과 대향하는 영역이 제 3 영역 S3이다.
게이트 전극(15)의 형성 재료로서는, Cr, Al, Ta, Mo, Nb, Cu, Ag, Au, Pt, Pd, In, Ni, Nd나 그들의 금속을 이용한 합금 등, InO2, SnO2, ITO 등의 도전성의 산화물, 폴리아닐린, 폴리피롤, 폴리티오펜, 폴리아세틸렌 등의 도전성 고분자 및 그것에 염산, 황산, 술폰산 등의 산, PF6, AsF5, FeCl3 등의 루이스산, 옥소 등의 할로겐 원자, 나트륨 칼륨 등의 금속 원자 등의 도펀트를 첨가한 것, 카본 블랙이나 금속 입자를 분산한 도전성의 복합 재료 등의, 도전성을 갖는 재료를 들 수 있다.
게이트 전극(15)은 이들 도전막을 에칭함으로써 형성할 수 있다. 또한, 소정의 형상으로 구멍이 있던 금속-스루 마스크를 통해서 기판(10) 상에 도전막의 증착 처리를 행하는 것에 의해, 에칭을 행하지 않고, 게이트 전극(15)의 패턴을 얻는 것도 가능하다. 또한, 금속 미립자 및 그래파이트와 같은 도전성 입자를 포함하는 폴리머 혼합물을 전극 재료에 이용하더라도 좋다. 이러한 용액으로부터 전극을 형성하는 경우는, 잉크젯법과 같은 용액 패터닝의 수법을 이용하는 것에 의해, 보다 간이하게 저비용으로 전극 형성을 행하는 것이 가능하다.
이상과 같이, 본 실시형태의 유기 트랜지스터(1)에서는, 제 1 반도체 영역(131) 및 제 2 반도체 영역(132)의 두께를 얇게 하고, 채널 영역으로 되는 제 3 반도체 영역(133)의 두께를 두껍게 하고 있다. 이 때문에, 캐리어가 고저항의 진성 반도체 영역을 지나는 경로 C1 및 C2의 거리를 짧게 할 수 있고, 또한 기판(10)의 러프니스의 영향이나, 반도체층(13)과 기판(10)의 계면에 발생하는 고정 전하나 트랩 준위의 영향도 받기 어렵게 할 수 있다. 따라서, 본 실시형태에 의하면, 이동도, 온오프비, 임계값 전압이 양호하고 또한 전기 특성의 편차가 적은 유기 트랜지스터를 제공할 수 있다.
(실시예 1)
<유기 트랜지스터의 제조 방법>
도 2는 본 발명의 일 실시예에 따른 유기 트랜지스터의 제조 방법의 설명도이다. 본 실시예에서는 우선, 도 2(a)에 도시하는 바와 같이, 폴리에틸렌 나프타 레이트 기판(10)(테이진 듀퐁 필름 주식회사/테오넥스 Q65)을 이소프로필 알콜을 용매로서 초음파 세정하고, 표면의 탈지 처리를 행했다. 다음에, 플라즈마 CVD법을 이용하여, 기판(10) 상에 수분 배리어막으로서 SiO2막(16)을 200㎚ 성막했다.
다음에, 도 2(b)에 도시하는 바와 같이, SiO2막(16) 상에 도전성 폴리머인 폴리(3,4-옥시에틸렌옥시티오펜)/폴리술폰산(PEDOT/PSS)을 이소프로필 알콜로 분산시킨 분산액(BAYTRON P)을 잉크젯법을 이용하여 패턴 형상으로 도포해서 소스 전극(11) 및 드레인 전극(12)을 형성하였다.
다음에, 도 2(c)에 도시하는 바와 같이, 기판(10)을 UV 오존 세정기로 10분간 처리하는 것에 의해 기판(10)을 친액화하고, 폴리(3-헥실티오펜)을 클로로벤젠에 1.0wt%의 농도로 용해시킨 도포액을 조정한 후, 잉크젯 도포 장치를 이용하여 상기 소스 전극(11) 및 드레인 전극(12) 상에 50㎛ 간격으로 5 방울 직선 형상으로 토출을 행했다. 계속해서, 도 2(d)에 도시하는 바와 같이, 도포액을 건조하여, 반도체층(13)을 형성하였다.
여기서, 클로로벤젠은 비점이 높기 때문에, 도포 직후에서는 거의 용액의 증발이 일어나지 않는다. 그 때문에, 표면 장력에 의해서 도 2(c)에 나타내는 바와 같은 반구의 형상으로 되어 있다. 이 기판(10)을 가열하면, 용매의 건조가 일어남과 아울러, 용액 내부에 용해되어 있는 반도체 재료의 대류가 동시에 일어나, 도 2(d)와 같이 주변부가 얇고, 중앙부가 두껍게 높아진 형상으로 반도체층(13)의 성막을 행할 수 있다. 이러한 형상으로 성막하기 위해서는, 정밀한 건조 방법의 제 어가 필요하게 되지만, 본 실시예의 조건에서는 80℃에서 30분간 기판(10)을 가열함으로써, 중앙 부분에서 막 두께 200㎚, 단(端)부분이 10㎚∼20㎚로 막 두께를 제어한 반도체층(13)을 성막할 수 있었다.
다음에, 도 2(e)에 도시하는 바와 같이, 기판(10) 상에 폴리이미드 용액을 스핀코팅한 후, 100℃의 핫 플레이트(hot plate) 상에서 10분간 건조시키는 것에 의해, 두께 500㎚의 게이트 절연막(14)을 기판 전면에 똑같이 성막하였다.
최후에, 도 2(f)에 도시하는 바와 같이, 게이트 전극(15)으로서, 직경 10㎚의 금 미립자가 톨루엔 중에 분산된 금 미립자 패턴액(진공 야금사제, 상품명 「퍼펙트 골드」)을 잉크젯법에 의해 패턴 도포한 후, 80℃로 10분간으로 건조하여, 게이트 전극 배선을 형성해서 본 발명에 따른 유기 트랜지스터를 완성하였다.
<유기 트랜지스터의 전기 특성>
상기 실시예에서 얻어진 유기 트랜지스터의 특성을, 반도체 파라미터 분석기(semiconductor parameter analyzer)(애질런트 테크놀로지사제 : 4156C)를 이용하여 측정하였다. 구체적으로는, 드레인 전압을 -40V 인가하고, 게이트 전압을 +10V로부터 -40V까지 스위프(sweep)한 경우의 드레인 전류를 측정하였다. 그 결과를 도 3에 나타낸다. 도 3의 그래프는, 가로축에 게이트 전압, 세로축에 소스-드레인간 전류를 플롯한 것이다. ○가 본 실시예에 의해 제조한 유기 트랜지스터이며, 실선이 반도체층(13)을 스핀코팅하여 균일한 막 두께로 성막한 종래법의 트랜지스터(비교예)이다. 또한, 도 3의 그래프로부터 요구된 이동도, Vth, 온오프비를 표 1에 정리하였다. 표 1 중의 각 항목은 이하에 나타내는 방법으로 구하였다.
(1) 오프 전류
도 3의 게이트 전압과 드레인 전류의 관계도로부터, 게이트 전압이 0일 때의 전류를 구했다.
(2) 온오프비
게이트 전압이 0V일 때와, 게이트 전압이 -40V일 때의 드레인 전류의 비로부터 구했다.
(3) 이동도, 임계값 전압
드레인 전류의 1/2승을 세로축, 게이트 전압을 가로축으로 취한 그래프의 직선의 절편(切片)으로부터 임계값 전압을 구하고, 또한 직선의 경사로부터, 포화 영역에서의 트랜지스터의 이동도를 산출했다.
Figure 112008016486546-PAT00001
이상의 데이터로부터 알 수 있는 바와 같이, 본 발명을 이용하는 것에 의해, 임계값 전압, 온오프비에 관해서 극적으로 양호한 특성의 트랜지스터를 제작할 수 있어, 본 발명의 효과의 높이를 실증할 수 있었다.
[전자기기]
도 4는 본 발명의 전자기기의 일 실시형태인 전자 페이퍼(1400)의 개략 구성도이다. 전자 페이퍼(1400)는, 본 발명의 유기 트랜지스터를 탑재한 표시부(1401)와, 종래의 종이와 동일한 질감 및 유연성을 갖는 리라이팅 가능한 시트로 이루어지는 본체(1402)를 구비하고 있다. 또, 본 발명의 유기 트랜지스터는, 전자 페이퍼에 한정되지 않고, 여러 가지의 전자기기에 탑재할 수 있다. 이 전자기기로서는 예컨대, 전자북, 퍼스널 컴퓨터, 디지털 스틸 카메라, 액정 텔레비전, 뷰 파인더형 혹은 모니터 직시형의 비디오 테이프 리코더, 자동차 네비게이션 장치, 페이저, 전자 수첩, 전자 계산기, 워드 프로세서, 워크스테이션, 화상 전화, POS 단말, 터치 패널을 구비한 기기 등이 있다.
도 1은 유기 트랜지스터의 일 실시형태의 개략 구성도,
도 2는 실시예에 따른 유기 트랜지스터의 제조 방법의 설명도,
도 3은 동 실시예에 따른 유기 트랜지스터의 전기 특성의 그래프,
도 4는 전자기기의 일 실시형태인 전자 페이퍼의 개략 구성도,
도 5는 종래의 유기 트랜지스터의 개략 구성도.
도면의 주요 부분에 대한 부호의 설명
1 : 유기 트랜지스터 10 : 기판
11 : 소스 전극 12 : 드레인 전극
13 : 반도체층 14 : 게이트 절연막
15 : 게이트 전극 131 : 제 1 반도체 영역
132 : 제 2 반도체 영역 133 : 제 3 반도체 영역
1400 : 전자 페이퍼(전자기기)
W1 : 제 1 반도체 영역의 두께 평균값
W2 : 제 2 반도체 영역의 두께 평균값
W3 : 제 3 반도체 영역의 두께 평균값
W4 : 소스 전극과 제 1 반도체 영역의 합계의 두께 평균값
W5 : 드레인 전극과 제 2 반도체 영역의 합계의 두께 평균값

Claims (8)

  1. 소스 전극 및 드레인 전극과,
    상기 소스 전극과 상기 드레인 전극 사이에 걸치도록 마련된 유기 반도체층과,
    상기 유기 반도체층과 게이트 절연막을 사이에 두고 마련되고, 상기 소스 전극 및 상기 드레인 전극과 대향하도록 마련된 게이트 전극
    을 구비하되,
    상기 유기 반도체층은,
    상기 게이트 전극과 상기 소스 전극이 대향하는 대향 영역에 마련된 제 1 반도체 영역과,
    상기 게이트 전극과 상기 드레인 전극이 대향하는 대향 영역에 마련된 제 2 반도체 영역과,
    상기 제 1 반도체 영역과 상기 제 2 반도체 영역 사이에 마련된 제 3 반도체 영역을 구비하며,
    상기 제 1 반도체 영역의 두께 평균값을 W1, 상기 제 2 반도체 영역의 두께 평균값을 W2, 상기 제 3 반도체 영역의 두께 평균값을 W3이라고 했을 때에, 상기 W1, W2 및 W3은 W1, W2<W3으로 되는 관계를 만족하는 것
    을 특징으로 하는 유기 트랜지스터.
  2. 제 1 항에 있어서,
    상기 소스 전극과 상기 제 1 반도체 영역의 합계의 두께 평균값을 W4, 상기 드레인 전극과 상기 제 2 반도체 영역의 합계의 두께 평균값을 W5라고 했을 때에, 상기 W3, W4 및 W5는 W4, W5<W3으로 되는 관계를 만족하는 것을 특징으로 하는 유기 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 W1, W2 및 W3은 W1, W2≤50㎚, 50㎚<W3≤200㎚로 되는 관계를 만족하는 것을 특징으로 하는 유기 트랜지스터.
  4. 제 1 항에 있어서,
    상기 소스 전극의 상기 게이트 전극과 대향하는 부분은 상기 소스 전극의 형성 영역의 일부만인 것을 특징으로 하는 유기 트랜지스터.
  5. 제 1 항에 있어서,
    상기 드레인 전극의 상기 게이트 전극과 대향하는 부분은 상기 드레인 전극 의 형성 영역의 일부만인 것을 특징으로 하는 유기 트랜지스터.
  6. 기판 상에 소스 전극 및 드레인 전극을 형성하는 공정과,
    잉크젯법을 이용하여 상기 소스 전극과 상기 드레인 전극에 걸치도록 유기 반도체를 포함하는 용액을 배치하는 공정과,
    상기 용액을 건조하여 유기 반도체층을 형성하는 공정과,
    상기 유기 반도체층 상에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 상기 소스 전극 및 상기 드레인 전극과 대향하는 게이트 전극을 형성하는 공정
    을 구비하되,
    상기 유기 반도체를 형성하는 공정에서는,
    상기 게이트 전극과 상기 소스 전극이 대향하는 대향 영역에 마련된 상기 유기 반도체층의 제 1 반도체 영역의 두께 평균값을 W1, 상기 게이트 전극과 상기 드레인 전극이 대향하는 대향 영역에 마련된 상기 유기 반도체층의 제 2 반도체 영역의 두께 평균값을 W2, 상기 제 1 반도체 영역과 상기 제 2 반도체 영역 사이에 마련된 상기 유기 반도체층의 제 3 반도체 영역의 두께 평균값을 W3이라고 했을 때에, 상기 W1, W2 및 W3은 W1, W2<W3으로 되는 관계를 만족하도록, 상기 유기 반도체를 포함하는 용액의 종류, 토출 조건 및 건조 조건을 설정하는 것
    을 특징으로 하는 유기 트랜지스터의 제조 방법.
  7. 제 6 항에 있어서,
    상기 유기 반도체를 형성하는 공정에서는,
    상기 소스 전극과 상기 제 1 반도체 영역의 합계의 두께 평균값을 W4, 상기 드레인 전극과 상기 제 2 반도체 영역의 합계의 두께 평균값을 W5라고 했을 때에, 상기 W3, W4 및 W5는, W4, W5<W3로 되는 관계를 만족하도록, 상기 유기 반도체를 포함하는 용액의 종류, 토출 조건 및 건조 조건을 설정하는 것을 특징으로 하는 유기 트랜지스터의 제조 방법.
  8. 청구항 1에 기재된 유기 트랜지스터 또는 청구항 6 또는 7에 기재된 유기 트랜지스터의 제조 방법에 의해 제조되어 이루어지는 유기 트랜지스터를 구비한 것을 특징으로 하는 전자기기.
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