KR20080074650A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20080074650A
KR20080074650A KR1020070014044A KR20070014044A KR20080074650A KR 20080074650 A KR20080074650 A KR 20080074650A KR 1020070014044 A KR1020070014044 A KR 1020070014044A KR 20070014044 A KR20070014044 A KR 20070014044A KR 20080074650 A KR20080074650 A KR 20080074650A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
printed circuit
circuit board
metal plate
semiconductor package
Prior art date
Application number
KR1020070014044A
Other languages
English (en)
Inventor
최복규
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070014044A priority Critical patent/KR20080074650A/ko
Publication of KR20080074650A publication Critical patent/KR20080074650A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00—Screening of apparatus or components against electric or magnetic fields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명에 따른 반도체 패키지는, 일면에 전극단자가 구비된 인쇄회로기판과, 상기 인쇄회로기판의 일면 상에 배치된 반도체칩과, 상기 반도체칩의 본딩패드와 인쇄회로기판의 전극단자간을 전기적으로 연결시키는 제1금속와이어와, 상기 반도체칩의 상부에 배치된 금속판과, 상기 금속판과 인쇄회로기판의 전극단자간을 전기적으로 연결시키는 제2금속와이어와, 상기 금속판과 제1 및 제2금속와이어를 포함한 인쇄회로기판의 일면을 밀봉하는 봉지제를 포함한다.

Description

반도체 패키지{Semiconductor package}
도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도.
도 2a는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도.
도 2b는 도 2a에 대응하는 사시도.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200 : 인쇄회로기판 102, 202 : 전극단자
104, 204 : 접착제 106, 206 : 반도체칩
108, 208 : 금속판 110, 210 : 제1금속와이어
112, 212 : 제2금속와이어 114, 214 : 솔더볼
116, 216 : 봉지제 218 : 홀
220 : 제3금속와이어
본 발명은 반도체 패키지에 관한 것으로, 보다 자세하게는, 전자파를 차폐시킨 반도체 패키지에 관한 것이다.
통상적으로 반도체 패키지는 회로가 고집적화된 반도체 칩으로부터 전기적 입출력 신호를 외부로 용이하게 인출시키기 위하여 제조된 것으로서, 리드프레임, 인쇄회로기판, 회로필름등의 부재를 이용하여 다양한 구조로 제조되고 있다.
또한, 각종 전자기기의 마더보드에는 상기와 같은 다수 개의 반도체 패키지 뿐만아니라, 각종 신호 교환용 기기들이 한꺼번에 설치되기 때문에, 이러한 반도체 패키지와 기기들은 전기적인 작동 중에 전자파를 발생하는 것을 알려져 있다.
통상 전계와 자계의 합성파를 전자파라고 정의하는데, 예컨ㄴ대 도체를 통하여 전류가 흐르게 되면, 이 전류에 의하여 형성되는 상기 전계와 자계를 합쳐서 전자파라고 부른다.
상기와 같은 전자파들은 인체에 매우 유해한 것으로 밝혀지고 있고, 특히 소형 핸드폰, 카폰등의 무선통신기기는 인체에 직접 접촉시켜 사용함에 따라, 더욱 유해한 것을 밝혀지고 있다.
또한, 각종 전자기기의 마더보드에 좁은 간격으로 실장된 반도체 패키지와 기기들로부터 전자파가 발산되면, 그 주변에 실장된 반도체 패키지에까지 직간접으로 영향이 미치게 되어, 칩 회로에 손상을 입히는 것으로 밝혀졌다.
따라서, 상기와 같은 전자파를 차폐하기 위하여 반도체 패키징이 완료된 상태에서 도체의 스티커를 상기 반도체 패키지에 부착시키거나 도체의 입자를 포함하는 봉지제를 밀봉하는 방법이 사용되고 있다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 주지한 바와 같은 도체의 스티커나 또는 도체의 입자를 포함하는 봉지제를 이용하여 전자파를 차폐하는 방법은, 직접 그라운드(ground)에 접지된 형태가 아니라 플로팅(floating)된 형태를 갖 기 때문에 실질적으로 반도체 패키지의 전자파 차폐 기능을 제대로 수행하지 못하고 있으며, 오히려 큰 전자파를 내보내는 경우가 발생하기도 한다.
또한, 상기와 같이 전자파 차페 기능을 제대로 수행하지 못함으로써, 그에 따른 노이즈(noise)의 특성을 감소시키고 임피던스(impedance)를 높이게 된다.
따라서, 본 발명은 전자파를 차폐시킨 반도체 패키지를 제공한다.
또한, 본 발명은 노이즈의 특성 향상 및 임피던스를 감소시킨 반도체 패키지를 제공한다.
일 실시예에 있어서 반도체 패키지는, 일면에 전극단자가 구비된 인쇄회로기판; 상기 인쇄회로기판의 일면 상에 배치된 반도체칩; 상기 반도체칩의 본딩패드와 인쇄회로기판의 전극단자간을 전기적으로 연결시키는 제1금속와이어; 상기 반도체칩의 상부에 배치된 금속판; 상기 금속판과 인쇄회로기판의 전극단자간을 전기적으로 연결시키는 제2금속와이어; 및 상기 금속판과 제1 및 제2금속와이어를 포함한 인쇄회로기판의 일면을 밀봉하는 봉지제;를 포함한다.
상기 반도체칩은 에지 패드 타입형인 것을 특징으로 한다.
상기 반도체칩은 센터 패드형인 것을 특징으로 한다.
상기 반도체칩의 상부에 배치된 금속판은 중앙부에 홀을 구비한 것을 특징으로 한다.
상기 홀을 관통하여 상기 반도체칩과 금속판을 전기적으로 연결시키는 제3금 속와이어를 더 포함한다.
(실시예)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 반도체 패키지 내의 반도체칩상에 금속판을 배치시키고, 상기 금속판과 인쇄회로기판의 전극단자간을 금속와이어로 직접 접지시켜 구성한다.
이 경우, 반도체칩 상에 금속판을 배치시키고, 상기 금속판과 인쇄회로기판간의 그라운드간을 금속와이어로 직접 접지시킴으로써, 그에 따라 전자파를 차폐할 수 있다.
따라서, 상기와 같이 전자파를 차폐할 수 있음으로써, 그에 따른 전체 반도체 패키지의 임피던스(impedance)를 감소시킬 수 있다.
게다가, 반도체칩 상에 상기 반도체칩을 덮는 형태로 금속판을 배치시킴으로써, 전자파 발생시 상부쪽으로 방사되는 전자파를 차폐할 수 있어 그에 따른 노이즈(noise)의 특성을 향상시킬 수 있다.
자세하게, 도 1은 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 본 발명의 반도체 패키지는 인쇄회로기판 상에 반도체칩이 배치되고, 상기 반도체칩 상에 금속판이 부착되어 봉지제로 밀봉된 구조이다.
자세하게는, 일면에 회로패턴(도시안됨) 및 전극단자(102)가 구비되고, 하면에 다수의 볼랜드(도시안됨)를 갖는 인쇄회로기판(100) 상에 접착제(104)를 매개로 본딩패드(도시안됨)를 구비한 반도체칩(106)이 배치되고, 상기 반도체칩(106)의 본딩패드와 인쇄회로기판(100)의 전극단자(102) 간이 제1금속와이어(114)로 연결된다.
그리고, 상기 반도체칩(106) 상에 접착제(104)를 매개로 하여 전자파를 차폐하기 위한 금속판(108)이 부착되며, 상기 금속판(108)과 인쇄회로기판(100)의 전극단자(102) 간이 제2금속와이어(112)로 연결된다.
또한, 상기 반도체칩(106), 금속판(108)과 제1 및 제2금속와이어(114, 112)를 포함하는 인쇄회로기판(100) 상면이 외부의 스트레스로부터 보호하기 위해 EMC(epoxy molding compound)와 같은 봉지제(116)로 밀봉된다.
이 경우, 반도체칩 상에 금속판을 배치시키고, 상기 금속판과 인쇄회로기판간의 그라운드간을 금속와이어로 직접 접지시킴으로써, 그에 따른 전자파를 차폐할 수 있다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지는 센터 패드 형의 반도체칩 상에 중앙부에 홀이 구비된 금속판을 배치시킨 구조이다.
자세하게는, 일면에 회로패턴(도시안됨) 및 전극단자(202)가 구비된 인쇄회로기판(200) 상에 본딩패드(도시안됨)가 중앙에 구비된 센터 패드형의 반도체칩(206)이 배치되고, 상기 센터 패드형의 반도체칩(206)과 인쇄회로기판(200)의 전극 단자(202) 간이 제1금속와이어(214)로 연결되며, 상기 센터 패드형의 반도체 칩(206) 상에 전자파를 차폐하기 위한 금속판(208)이 부착된다.
여기서, 상기 금속판(208)은 센터 패드형의 반도체칩(206)의 본딩패드와 전기적으로 연결하기 위해 중앙부에 홀(218)을 구비하며, 상기 센터 패드형의 반도체칩(206)의 본딩패드와 상기 홀(218)을 구비한 금속판(208) 간이 상기 홀(218)을 관통하도록 제3금속와이어(220)로 연결된다.
도 2b는 도 2a에 대응하는 사시도로서, 금속판(208) 중앙부에 구비된 홀(218)을 통해 센터 패드 형의 반도체칩(206)과 상기 금속판(208) 전기적으로 연결되는 것을 확인할 수 있다.
그 이외의 나머지 구성요소들은 전술한 본 발명의 실시예의 그것과 동일하며, 여기서는 그 설명을 생략하도록 한다.
이상으로 본 발명은, 반도체칩 상에 금속판을 배치시키고, 상기 금속판과 인쇄회로기판간의 그라운드간을 금속와이어로 직접 접지시킴으로써, 그에 따라 전자파를 차폐할 수 있다.
따라서, 상기와 같이 전자파를 차폐할 수 있음으로써, 그에 따른 전체 반도체 패키지의 임피던스(impedance)를 감소시킬 수 있다.
게다가, 반도체칩 상에 상기 반도체칩을 덮는 형태로 금속판을 배치시킴으로써, 전자파 발생시 상부쪽으로 방사되는 전자파를 차폐할 수 있어 그에 따른 노이즈(noise)의 특성을 향상시킬 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이 본 발명은, 반도체칩 상에 금속판을 배치시키고 그라운드와 직접 접지시킴으로써, 그에 따른 전자파를 차폐할 수 있다.
따라서, 본 발명은 상기와 같이 전자파를 차폐할 수 있음으로써, 그에 따라 전체 반도체 패키지의 임피던스(impedance)를 감소시킬 수 있다.
게다가, 본 발명은 반도체칩을 덮는 형태로 금속판을 배치시킴으로써, 상부쪽으로 방사되는 전자파를 차폐할 수 있어 그에 따른 노이즈(noise)의 특성을 향상시킬 수 있다.

Claims (5)

  1. 일면에 전극단자가 구비된 인쇄회로기판;
    상기 인쇄회로기판의 일면 상에 배치된 반도체칩;
    상기 반도체칩의 본딩패드와 인쇄회로기판의 전극단자간을 전기적으로 연결시키는 제1금속와이어;
    상기 반도체칩의 상부에 배치된 금속판;
    상기 금속판과 인쇄회로기판의 전극단자간을 전기적으로 연결시키는 제2금속와이어; 및
    상기 금속판과 제1 및 제2금속와이어를 포함한 인쇄회로기판의 일면을 밀봉하는 봉지제;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 반도체칩은 에지 패드 타입형인 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 반도체칩은 센터 패드형인 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 반도체칩의 상부에 배치된 금속판은 중앙부에 홀을 구비한 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 홀을 관통하여 상기 반도체칩과 금속판을 전기적으로 연결시키는 제3금속와이어를 더 포함하는 것을 특징으로 하는 반도체 패키지.
KR1020070014044A 2007-02-09 2007-02-09 반도체 패키지 KR20080074650A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070014044A KR20080074650A (ko) 2007-02-09 2007-02-09 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070014044A KR20080074650A (ko) 2007-02-09 2007-02-09 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20080074650A true KR20080074650A (ko) 2008-08-13

Family

ID=39883947

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070014044A KR20080074650A (ko) 2007-02-09 2007-02-09 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20080074650A (ko)

Similar Documents

Publication Publication Date Title
US7928538B2 (en) Package-level electromagnetic interference shielding
US7327015B2 (en) Semiconductor device package
KR101542214B1 (ko) 실드를 갖춘 집적회로 패키지 시스템
US20120074538A1 (en) Package structure with esd and emi preventing functions
KR101046250B1 (ko) 반도체 패키지의 전자파 차폐장치
US20060091517A1 (en) Stacked semiconductor multi-chip package
US20060208347A1 (en) Semiconductor device package
KR20110020548A (ko) 반도체 패키지 및 그의 제조방법
CN210489609U (zh) 集成电路封装体
CN108352329A (zh) 用于减轻封装集成电路中的寄生耦合的方法和装置
US9249010B2 (en) Electrical shielding in a MEMS leadframe package
KR100895816B1 (ko) 반도체 패키지
US11049817B2 (en) Semiconductor device with integral EMI shield
US5616954A (en) Flat package for semiconductor IC
KR20150050189A (ko) 반도체 패키지
CN110610925A (zh) 集成电路封装体及其制造方法
JP2001035957A (ja) 電子部品収納用パッケージならびに半導体装置およびパッケージ製造方法
KR20080074650A (ko) 반도체 패키지
KR20100002875A (ko) 반도체 패키지
US20190333865A1 (en) Semiconductor packages having emi shielding layers
US9214431B1 (en) On-chip/off-chip magnetic shielding loop
KR20090039407A (ko) 반도체 패키지 및 그 제조방법
KR101535914B1 (ko) 전자파 차폐 구조를 갖는 반도체 패키지, 회로 모듈 및 이를 포함하는 회로 시스템
KR20090114493A (ko) 반도체 패키지 및 그 제조 방법
JP2010205797A (ja) 電子回路のシールド構造

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid