KR20080072632A - 전력을 보존하기 위한 위상동기루프의 3-상태화 - Google Patents

Abstract

라디오의 주파수가 위상동기루프(PLL)에 의해 제어되는 간헐적으로 동작하는 라디오를 갖는 시스템에서, PLL이 설계 주파수로 안정화되고 난 후 PLL의 제어 커패시터를 3-상태로 되게 하는 것에 의해, PLL에 의해 소비되는 전력을 감소시키는 방법 및 시스템이다. 커패시터가 안정화된 후, PLL의 구성요소들의 일부에 대한 전력은 감소된다.

Description

전력을 보존하기 위한 위상동기루프의 3-상태화{Tri-stating a phase locked loop to conserve power}

관련 출원 및 우선권 주장:

이 출원은 2005년 09월 26일자로 출원된 임시출원 제60/720,858호의 정식 출원이다. 임시출원 제60/720,858호의 출원일에 대해 우선권을 주장한다. 임시출원 제60/720,858호의 전체 내용은 참고문헌으로 여기에 통합된다.

발명의 분야:

본 발명은 전자회로와 관한 것이고 더 상세하게는 본 발명은 위상동기루프(PLL) 회로에 관한 것이다.

위상동기루프는 매우 정밀한 기준 주파수를 제공한다. 더욱이 PLL은 클록 신호를 체배 또는 체감(분주)하기 위해 사용될 수 있다. 예를 들면 10 MHz의 입력 클록은 1000 MHz의 출력 신호를 생성하도록 PLL에 의해 곱해질 수 있다. 위상동기루프는 무선 수신기 또는 전송기의 주파수를 제어하기 위해 자주 사용된다.

무선 수신기 및/또는 전송기를 포함하는 많은 기기들에서, 전력 보존은 큰 관심사이다. 예를 들면, 배터리 동력형 기기에서, 낮은 전력 소비가 배터리의 동작시간을 늘이기 위해 소망된다.

무선 수신기 또는 전송기를 포함하는 일부 기기들에서, 라디오는 단지 짧은 간격으로 주기적으로 동작하기만 한다. 그런 기기들에서 라디오의 주파수를 제어하는 PLL은 라디오가 동작중인 전체 시간 동안 동작하고 있다.

여기에 기재된 방법 및 시스템은 짧은 기간 동안 주기적으로만 동작하는 PLL에 의해 소비되는 전력의 량을 감소시키기 위한 것이다.

도 1a는 제1실시예의 전체 시스템 도이다.

도 1b는 라디오의 온/오프 기간을 보이는 시간 라인이다.

도 1c는 PLL의 동작 시의 다른 위상들을 표시한다.

도 2a는 도 1에 보인 PLL을 더 상세히 보인다.

도 2b는 도 2a에 보인 회로에 관련된 시간 라인을 보인다.

도 3은 실시예의 회로도이다.

도 4는 도 3에 보인 3-상태 제어의 회로도이다.

발명의 몇 가지 실시예들이 이제 첨부도면들에 관해서 기술될 것이다. 본 발명의 각종 다른 실시예들도 가능하고 실제적이다. 본 발명은 많은 다른 형태들로 실시될 수 있고 여기에 언급된 실시예들에 한정되는 것으로 의도되지는 않아야 한다. 위에 열거된 도면들은 본 발명의 바람직한 실시예들과 그런 실시예들의 동작을 도시한다. 도면들에서, 박스들의 크기는 각종 물리적인 구성요소들의 크기를 나타 내도록 의도되지는 않았다. 동일한 요소가 다수의 도면들에서 나타나는 경우, 동일한 참조번호는 그것이 보이는 도면들 모두에서 그 요소를 나타내는데 사용된다.

이 기술분야의 숙련된 자들에게 실시예들의 이해를 전달하는데 필요한 각종의 유닛들의 부분들만이 보이고 설명된다. 보이지 않은 그런 부분들 및 요소들은 이 기술분야에서 기존의 그리고 공지의 것들이다.

도 1a에 도시된 바람직한 실시예는 주변 기기(10)와 워크스테이션(11)을 구비한다. 주변 기기(10)는 화살표 12에 의해 표시된 무선 링크에 의해 워크스테이션(11)에 무선으로 연결된다. 주변 기기(10)는 이 예에서 컴퓨터 마우스이지만, 그러나, 키보드, 조이스틱, 등과 같은 어느 다른 유형의 주변 기기일 수도 있다. 더욱이, 본 발명의 다른 실시예들은 다른 유형들의 기기들 사이에 무선 링크들을 포함한다.

주변 기기(10)는 라디오(14)를 구비하는데, 그 라디오는 PLL(15)로부터의 신호를 이용한다. 워크스테이션(11)은 PLL(17)로부터의 신호를 이용하는 라디오(16)를 구비한다. 라디오들(14 및 16)이 특정 주파수의 신호들을 생성하기 위해 PLL들을 이용한다는 점에 주의한다. 그때 각각의 라디오는 연관된 PLL로부터의 신호들을 직접 또는 다른 신호와 조합하여 사용하여, 라디오의 주파수를 튜닝한다.

주변 기기(10)의 라디오(14)는 주기적으로만 동작 가능하다. 주변 기기(10)가 컴퓨터 마우스인 실시예에서, 라디오(14)는 마우스가 옮겨질 때에만 동작 가능하다. 주변 기기가 키보드인 실시예에서, 라디오는 키가 눌릴 때의 짧은 기간 동안 동작 가능하다. 여기에 보인 실시예에서, 워크스테이션(11)의 라디오(16)는 끊임없 이 사용 가능하지만(전력이 워크스테이션(11)에서는 중요하지 않으므로), 그러나 다른 실시예들에서, 워크스테이션(11)의 라디오 또한 주기적으로만 동작 가능하다.

도 1b는 라디오(14)가 활동적인 기간들의 예를 도시한다. 그러나, 예시의 목적으로 시간 라인들과 기간들은 축척으로 그려지진 않는다. 워크스테이션과 통신하는 컴퓨터 마우스를 구비한 전형적인 애플리케이션에서, 컴퓨터 마우스의 라디오는 정상적인 유형의 애플리케이션에서의 시간의 약 1 퍼센트 근처에서만 동작가능할 것이다. 당연히, 라디오가 동작중인 실제 시간 량은 주변 기기의 특정 애플리케이션과 특정 사용자에게 의존한다. 그러나, 많은 애플리케이션에서 라디오(14)는 작은 백분율의 시간 동안 동작 가능하다.

도 1a에 보인 실시예에서 라디오(14)가 활동중인 기간들의 각각은 도 1c에 보인 것과 같은 2 부분으로 나누어진다. 기간들은 L과 T로 표시된다. 기간 L 동안, PLL(15)은 정상적인 방식으로 동작하고 설계 주파수에 동기(잠금)된다. 기간 T 동안, PLL(15)은 3-상태로 되어서 그것은 더 낮은 전력을 이용하게 된다. 다시 말하면, 기간 T 동안, PLL은 주파수 기준을 라디오(14)에 제공하기를 계속하지만, 그러나, 아래에 기술된 방식으로, 그것은 더 적은 전력을 이용하는 상태로 전환된다.

도 2a는 PLL(15)의 제1실시예에서 주요 구성요소들을 도시한다. PLL(15)의 순방향 경로는 수정(20), 주파수 체감기(분주기)(21A), 위상-주파수 검출기(PFD; 21B), 전하 펌프(21C), 필터(21D) 및 전압 제어 발진기(VCO)(21F)를 구비한다. 귀환 경로는 주파수 체감기(21F)를 구비한다. 필터(21D)의 부분인 커패시터(27)는 제어 전압을 VCO(21E)에 제공한다.

도 2b는 PLL(15)의 동작의 시간 라인을 보인다. 도 2b에서 A, B, C 및 D라 지정된 4개의 시간이 논의될 것이다. 각각의 기간의 길이는 다양한 세부적 설계 고려에 의존한다. 아래 논의에서, 각각의 기간의 길이는 여기에 기술된 구체적인 실시예를 위해 주어지지만, 기간들의 길이가 다른 실시예들에서 다를 것이라는 것이 이해되어야만 한다.

시간 A: 시간 A에, 라디오(14)는 켜지고 PLL은 정상 폐 루프 방식으로 동작하기 시작한다. 시간 A 및 시간 B 사이에 PLL은 소망의 주파수로 안정화된다. 여기에 보인 실시예에서, 설계 주파수로 안정화되기 위해 PLL에 필요한 시간, 즉, 시간 A와 시간 B 사이의 기간은 약 100 마이크로초이다. 다른 실시예들에서 기간 A는 더 길거나 더 짧게 될 것이다.

시간 B: 주파수가 안정화되고 난 후, PLL 루프는 열린다. 다시 말하면, PLL은 시간 B에서 3-상태로 된다. PLL이 재시작하고 난 후 PLL은 허용 가능한 주파수 범위 내에 있는 주파수 신호를 생성하고 라디오(14)는 동작을 계속한다. 커패시터(27) 상의 전하는 본질적으로 일정하고, 그래서, VCO(21E)에 대한 제어 신호는 일정한 채로 있다.

시간 C: PLL이 3-상태가 되고 나서 약간 뒤에, PLL의 어떤 구성요소들에 대한 전력은 감소된다. PLL이 개방 루프 또는 3-상태 방식으로 동작하므로, 어떤 구성요소들에 대한 전력을 감소시키는 것은 PLL에 의해 생성된 신호에 어떠한 영향도 주지 않는다. 여기에 보인 실시예에서, PLL이 3-상태에 있을 때(시간 B)와 어떤 구성요소들에 대한 전력이 감소될 때(시간 C) 사이의 시간은 약 5 마이크로초이다. 시간 B와 시간 C 사이의 시간 간격은 전력이 감소되기 전에 3-상태가 이루어지는 것을 허용하기에 충분한 길이로 될 필요는 있다. 라디오(14)는 시간 C 후 동작을 계속한다.

시간 D: 최종적으로 어떤 기간 후 라디오는 꺼지고 PLL도 꺼진다. 커패시터(27)는 그것의 전하를 약 5 밀리초(이 시간은 밀리초이고 위에서 주어진 다른 시간은 마이크로초로였다) 동안 허용가능한 범위 내로 유지할 수 있(고 그래서 PLL의 주파수가 유지될 수 있)다는 점에 주의한다. 그래서, 여기에 보인 실시예에서, 시간 B와 시간 D 사이의 시간은 5 밀리초까지 될 수 있다. 워크 스테이션과 통신하는 마우스 또는 키보드와 같은 주변 기기를 포함하는 실시예들에서, 이것은 요구된 데이터를 전송하기에 충분한 시간보다 많다. 그러나, 다른 실시예들에서, 시간 B와 시간 D 사이의 기간은 그 실시예들의 커패시터가 전하를 얼마나 오랫동안 유지할 수 있는지와 라디오가 얼마나 오랫동안 켜져 있어야하는지에 의존하여 5 밀리초보다 길거나 짧을 수 있다.

도 2a에 보인 실시예에서, PLL(15)은 3-상태이고 전력은 게이트들(25, 26A 및 26B)에 의해 제어된다. 전력은 전원(23)에 의해 주파수 체감기(21A), PFD(21B), 전하 펌프(21C) 및 주파수 체감기(21F)에 공급된다. 게이트(25)는 전원(23)으로부터 체감기(21A), PFD(21B), 전하 펌프(21C), 필터(21D) 및 체감기(21F)로의 전력의 흐름을 제어한다.

게이트들(26A 및 26B)은 PFD(21B)부터 전하 펌프(21C)로의 UP 및 DOWN 신호들의 흐름을 제어한다. 게이트들(25, 26A 및 26B)은 제어부(24)로부터의 신호에 의 해 조작된다.

게이트들(25, 26A 및 26B)이 닫힐 때, 회로는 기존의 PLL로서 동작한다. 다시 말하면, 체감기(21F)로부터의 귀환 신호는 체감기(21A)로부터의 기준 신호와 비교된다. 만일 차이가 있으면, 적합한 UP 또는 DOWN 신호가 전하 펌프(21C)에 제공되고 전하 펌프(21C)는 커패시터(27) 상의 전하를 증가시키거나 감소시킨다.

게이트들(26A 및 26B)이 열릴(즉, 부유할) 때, PFD(21B)로부터의 어떠한 UP 또는 DOWN 신호도 전하 펌프(21C)에 게이팅되지 않는다. 그래서 커패시터(27)는 3-상태로 된다. 다시 말하면, 그것의 전하는 나타날 수도 있는 어떠한 누설 전류 없이 일정하게 유지된다. 그러나, 약 5밀리초 동안, VCO(21E)의 주파수가 용인되는 범위 내에 남아 있게 하기에 충분한 전하가 일정하게 유지된다.

요약하면, 도 2a에 보인 PLL 회로는 다음과 같이 동작한다.

1) 라디오(14)가 켜질 때, PLL은 파워 업되고 약 100마이크로초 내에서 PLL은 적합한 주파수에 안정화된다. PLL이 안정화되고 난 후 라디오(14)는 동작하기 시작한다.

2) 약 5 마이크로초 후 게이트들(26A 및 26B)은 열리고 커패시터(27)는 3-상태가 된다. 다시 말하면, 어떤 부가적인 전하도 커패시터(27)에 추가되지 않거나 커패시터(27)로부터 빼내어지지 않고 VCO는 용인될 수 있는 주파수 범위 내에 있는 신호들을 생성하는 것을 계속한다. 라디오(14)는 게이트들(26A 및 26B)이 열린 후 계속 동작한다.

3) 게이트들(26A 및 26B)이 열리고 나서 조금 뒤에, 게이트(25)는 열리고, 그것에 의하여 체감기(21A), PFD(21B), 체감기(21F)를 파워 다운한다. 라디오(14)는 게이트(25)가 열리고 난 후 동작을 계속한다.

4) 최종적으로 수 밀리초 후에 라디오(14)는 꺼지고 라디오(14) 및 PLL(15)은 다음 사이클을 기다린다.

도 2a에 보인 회로의 많은 다른 상세한 구현예들이 가능하다. PDF 회로, 전하 펌프, 필터 및 VCO를 디자인하는 기술은 고도로 발전 되었고 많은 다른 디자인이 도 2a에 보인 실시예에서 사용될 수 있다.

도 3은 본 발명의 실시예의 하나의 특정한 상세한 구현예를 보인다. 도 3에 보인 실시예는 도 2a에 보인 실시예와 유사하지만, 그러나, VCO에 대한 입력이 3-상태가 되고 난 후에 각종 구성요소들에 대한 전력이 감소되는 방식은 도 2a에 보인 그것과는 다르다.

설명의 목적을 위해 도 3에 보인 회로는, 파워다운 회로(31), PFD(32), 3-상태 게이트(33), 전하 펌프(34), 필터(35), VCO(36), 체감기(37) 및 3-상태 에지 게이팅 회로(39)의 7개 섹션으로 나눠진다. 여기에 기술된 구체적인 디자인은 2.4 기가헤르츠의 신호를 생성하고 출력하기 위해 디자인된다.

섹션들(31 내지 39)은 도 3에서 단지 도시와 설명의 목적을 위해 별개로 보이고 있음에 주의한다. 실제 회로는 보인 바와 같이 연결된 보인 바의 구성요소들을 구비하나, 그러나, 회로는 도 3에 도시된 것처럼 섹션들로 놓이거나 분할될 필요는 없다.

PFD(32)는 플립플롭들(53 및 55)과 AND 회로(54)를 구비한다. 정상적인 방법 으로 동작하면, PFD는 체감기(37)로부터의 귀환 신호를 기준 신호(REF)와 비교한다. PFD(32)는 주파수가 증가되거나 감소될 필요가 있는지를 나타내는 UP 및 DOWN 신호들을 생성한다. 기준 신호(REF)의 소스가 도 3에 도시되지는 않았음에 주의한다. REF 신호는 수정에 의해 발생되고 도 2a에 도시된 것처럼 나누어질 수 있다.

전하 펌프(34)는 인버터(62)와 FET 트랜지스터들(63 및 64)을 구비한다. 전하 펌프(34)는 PFD(32)로부터의 UP 및 DOWN 신호들에 응답하여 필터(35)로 가는 라인(72) 상의 신호를 증가하거나 감소시킨다. 필터(35)는 저항기(69)와 커패시터들(66 및 67)을 구비한다. 전하 펌프(34)로부터의 신호에 응답하여, 필터(35)는 전압 제어 발진기(VCO)(36)의 주파수를 제어하는 전압 신호를 제공한다.

여기에 예시된 특정 실시예에서, 필터(35)의 저항기 및 커패시터들은 다음의 값들을 가진다:

저항기(69): 10 KΩ

커패시터(66): 200 피코 패럿

커패시터(67): 20 피코 패럿

VCO(36)는 높은 입력 임피던스가 있는 VCO이다. VCO(36)에 의해 생성되는 출력 신호의 주파수는 필터(35)로부터 입력 라인 상의 전압에 의해 제어된다. 그런 VCO들은 상업적으로 입수가능하다.

이 실시예에서, REF 신호는 1 MHz의 주파수를 가진다. PLL이 제어하는 라디오는 500 밀리초 미만으로 지속되는 버스트들로 동작한다. 그래서, 커패시터(66)가 3-상태될 때, PLL은 500 밀리초 동안 그것의 주파수를 유지한다. 커패시터가 그것 의 전하를 유지할 수 있는 시간의 량은 누설 전류의 량에 의존하고 위에서 주어진 시간은 상업적으로 입수가능한 구성요소들로 성취될 수 있다.

PLL이 기동될 때(즉 그것의 주파수는 제어중인 라디오가 켜질 때) 전력 상태 신호(70)와 3-상태 신호는 하이로 만들어진다. 신호(70)가 하이일 때, AND 회로(51)는 REF 신호를 PFD(32)에 건네준다. 3-상태 신호(71)가 하이일 때, PFD(32)로부터의 UP 및 DOWN 신호들은 전하 펌프(34)에 건네진다. 그래서, 신호들(70 및 71) 하이일 때, 회로는 정상적인 PLL로서 역할을 하고 잠깐의 기간 후 그것은 설계 주파수에 동기된다. 도시된 회로는 2.4 기가헤르츠의 주파수에 동기하기 위해 대략 100 마이크로초를 필요로 한다.

PLL이 안정화되고 난 후, 3-상태 신호(71)는 로우로 가고 그래서, PFD(32)로부터의 UP 및 DOWN 신호들은 전하 펌프(34)에 더 이상 도착하지 않는다.

다음으로 전력 상태 신호(70)가 로우로 간다. 전력 상태 신호(70)가 로우일 때, REF 신호도 귀환 신호도 AND 게이트들(51 및 52)을 통과하지 않는다. 이것은 PFD의 회로가 상태를 변경하는 것을 방지하고, 그것에 의하여 전력을 보존한다. 신호(71)가 로우이므로, 트랜지스터들(63 및 64)은 상태를 변경하지 않고 그것에 의하여 전력을 보존한다는 점에 유의한다.

도 3에 보인 회로의 동작을 위한 대표하는 기간들은 다음과 같다.

라디오가 켜질 때 켜지는 2.4 기가헤르츠의 주파수에서 동작하는 PLL을 고려한다:

1) 회로 기동 후에 안정화를 위해 PLL에 요구된 시간: 100 마이크로초.

2) 3-상태 신호(71)가 로우로 가고 전력 신호(70)가 로우로 가는 때 사이의 시간 간격: 5 마이크로초.

3) PLL이 3-상태로 될 수 있고 주파수를 사양 내에서 유지할 수 있는 시간의 길이: 500 밀리초.

충분히 다양한 다른 실시예들이 가능하다는 점에 주의한다. 각각의 그런 실시예에서, PLL은 주파수에 고정(lock)되고 그 다음 3-상태로 되고 개방 루프 형태로 주파수 신호를 제공하기를 계속한다. PLL이 3-상태 조건에 있을 때 PLL의 구성요소들의 일부의 전력 소비는 감소되고, 그것에 의하여 전력을 보존한다.

도 4는 3-상태 에지 게이팅 회로(39)의 세부를 보인다. 다시 말하면, 도 4는 라인(71) 상의 PLL 3-상태 신호를 사용 가능하게 하는 로직 제어 회로를 보인다. 도 4에 보인 회로는 2개의 입력, 3-상태 사용 가능(enable) 신호 및 REF 신호를 가진다. REF 신호는 도 3에 보인 AND 게이트(51)에 제공된 것과 동일한 REF 신호이다.

REF 입력은 제1인버터(91)에 연결되고, 제1인버터의 출력은 제1 AND 게이트(92)의 제1입력에 연결된다. 제1 AND 게이트(92)의 제2입력은 3-상태 사용 가능 신호이다. AND 게이트(92)의 출력은 플립플롭(93)의 클록 입력에 연결된다.

플립플롭(93)은 데이터 입력에 연결된 "하이" 신호를 항상 가진다. Q 출력은 제2 AND 게이트(94)의 제1입력을 제공한다. AND 게이트(94)의 제2입력은 PLL 3-상태 사용 가능 신호에 그리고 인버터(96)의 입력에 연결된다. 인버터(96)의 출력은 플립플롭(93)의 세트/리세트 입력에 연결된다. 제2 AND 게이트(94)의 출력은 라 인(71) 상의 출력 신호를 생성하는 인버터(95)로 간다.

도 4의 회로에서, PLL 3-상태 사용 가능 신호가 로우일 때, 라인(93f) 상의 신호는 1이고 AND 회로(94)의 출력은 로우이지만, 그러나, 인버터(95)의 출력은 하이이다. PLL 3-상태 사용 가능 신호가 하이일 때, 클록 입력의 하강 에지는 라인(93f)과 AND 회로(94)의 출력이 하이로 되게 하고 인버터(95)의 출력이 로우로 가게 한다. 인버터(95)의 출력은 3-상태 사용 가능 신호가 하이인 한 로우로 머무른다. 일단 3-상태가 로우로 되면, 라인(93f) 상의 신호는 로우로 리세트되고 인버터(95)의 출력은 하이로 된다.

PLL 내부의 신호들에 대해 알려진 관계를 갖는 클록을 사용하는 것에 의해, 사용자는 파워다운 순서가 PLL을 방해하지 않도록 하는 것을 보장할 수 없다. 예를 들면, 일부 실시예들의 일부 PLL들은 내부 태스크를 수행하기 위해 기준 클록의 상승 에지를 사용한다. 파워다운 시퀀스에 대해 기준 클록의 하강 에지를 이용하는 것에 의해, 내부 PLL 기능들이 영향을 받지 않는 것을 보장한다.

본 발명이 바람직한 실시예들에 관하여 도시되고 설명되었지만, 매우 다양한 다른 실시예들이 본 발명의 범위와 정신으로부터 벗어남 없이 가능하게 됨이 이해되어야만 한다. 본 발명의 범위는 첨부의 특허청구범위에 의해서만 제한된다.

Claims (20)

1. 라디오의 주파수를 제어하는 위상동기루프(PLL)를 구비하는 시스템을 동작하는 방법으로서 상기 라디오는 짧은 기간만의 동작을 위한 것인 방법에 있어서,

   상기 라디오의 특정 동작 기간의 처음에는, 상기 PLL의 주파수를 안정화하기 위해 상기 PLL을 폐 루프 방식으로 동작시키며,

   상기 PLL의 동작이 안정화되고 난 후, 상기 PLL에 의해 소비된 전력을 감소하기 위해 상기 PLL을 3-상태로 되게 하며, 그리고

   주파수 기준을 상기 라디오에 제공하기 위해 상기 특정 동작 기간의 나머지 동안 상기 3-상태로 된 PLL을 계속 동작시키는 방법.
2. 제1항에 있어서, 상기 PLL은 상기 PLL의 출력 주파수를 제어하는 커패시터를 구비하고, 상기 PLL이 3-상태에 있을 때 어떤 전하도 상기 커패시터에 추가되지 않거나 상기 커패시터로부터 제거되지 않는 것을 특징으로 하는 방법.
3. 제1항에 있어서, 상기 PLL은 신호들을 전하 펌프에 제공하는 위상 주파수 검출기(PFD)를 구비하고 상기 PLL은 상기 PFD로부터의 신호들이 상기 전하 펌프에 도착하는 것을 방지하는 것에 의해 3-상태로 되는 것을 특징으로 하는 방법.
4. 제1항에 있어서, 상기 PLL은 위상 주파수 검출기(PFD)를 구비하고, 상기 방 법은 상기 PLL이 3-상태로 될 때 상기 PFD에 대한 전력을 감소시키는 것을 포함하는 것을 특징으로 하는 방법.
5. 제1항에 있어서, 상기 PLL은 위상 주파수 검출기(PFD), 전하 펌프, 필터, 및 순방향(forward) 루프에 연결된 전압 제어 발진기(VCO)를 구비하고 상기 PLL은 상기 PFD 및 상기 전하 펌프 사이의 접속을 여는 것에 의해 3-상태로 되는 것을 특징으로 하는 방법.
6. 제1항에 있어서, 상기 PLL은 위상 주파수 검출기(PFD), 전하 펌프, 필터, 순방향 루프에 연결된 전압 제어 발진기(VCO), 그리고 상기 VCO 및 PFD 사이에 연결된 주파수 체감기를 구비하고, 상기 방법은,

   상기 PFD와 상기 전하 펌프 사이의 접속을 여는 것에 의해 상기 PLL을 3-상태로 만들고,

   상기 PLL이 3-상태로 된 후 상기 PLL에 의해 소비되는 전력을 상기 주파수 체감기와 상기 PFD 사이의 접속을 여는 것에 의해 감소시키는 것을 특징으로 하는 방법.
7. 제1항에 있어서, 상기 PLL은 각각의 펄스가 상승 에지 및 하강 에지를 갖는 펄스들을 가지는 기준 입력 신호를 가지고, 상기 방법은 상기 기준 입력에 대한 펄스의 하강 에지의 시간에 상기 PLL을 3-상태로 되게 하는 것을 특징으로 하는 방 법.
8. 커패시터를 구비한 위상동기루프(PLL)를 동작하는 방법으로서, 커패시터의 전하는 상기 PLL에 의해 제공되는 출력 신호의 주파수를 결정하며 상기 PLL은 위상 주파수 검출기(PFD)를 구비하는 방법에 있어서,

   상기 PLL을 특정 주파수로 안정화시키는 것과 상기 커패시터 상의 전하를 특정 값으로 안정화시키는 것을 먼저 허용하는 단계,

   상기 커패시터 상의 상기 전하가 안정화된 후, 어떠한 부가적인 전하도 상기 커패시터에 추가되지 않거나 상기 커패시터로부터 제거되지 않도록 상기 커패시터를 3-상태로 되게 하는 단계, 및

   상기 커패시터가 3-상태로 된 때에 상기 PFD에 의해 사용되는 전력을 감소시키는 단계를 포함하는 방법.
9. 제8항에 있어서, 상기 PLL은 전하 펌프를 구비하고 상기 방법은 상기 커패시터가 3-상태로 되고 난 후에 상기 전하 펌프에 대한 전력을 감소시키는 단계를 포함하는 것을 특징으로 하는 방법.
10. 제8항에 있어서, 상기 방법은 상기 커패시터를 3-상태로 되게 하기 위해 전하가 상기 커패시터에 추가되게 하거나 상기 커패시터로부터 제거되게 하는 경로들을 여는 단계를 포함하는 것을 특징으로 하는 방법.
11. 제8항에 있어서, 상기 PFD는 신호들을 전하 펌프에 제공하고 상기 PLL은 상기 PFD로부터의 신호들이 상기 전하 펌프에 도착하는 것을 방지하는 것에 의해 3-상태로 되는 것을 특징으로 하는 방법.
12. 제8항에 있어서, 상기 PLL은 각각의 펄스가 상승 에지 및 하강 에지를 갖는 펄스들을 가지는 기준 입력 신호를 가지고, 상기 방법은 상기 기준 입력상의 펄스의 하강 에지의 시간에 상기 PLL을 3-상태로 되게 하는 단계를 포함하는 것을 특징으로 하는 방법.
13. 짧은 기간 동안 간헐적으로 동작 가능한 라디오,

    상기 라디오의 주파수를 제어하는 위상동기루프(PLL)로서, 상기 PLL은 순방향 경로 및 귀환 경로를 갖는 루프에 연결된 복수 개의 유닛들을 가지는 위상동기루프(PLL),

    커패시터의 전하가 상기 PLL의 주파수를 제어하는 커패시터,

    상기 커패시터가 안정화된 후 상기 커패시터를 3-상태로 되게 함으로써 전하가 상기 커패시터에 추가될 수도 없게 하거나 상기 커패시터로부터 제거될 수도 없게 하는 게이트들,

    상기 커패시터가 3-상태로 되고 난 후에 상기 PLL의 상기 유닛들에 의해 소비되는 전력을 감소시키는 게이트들을 포함하는 시스템.
14. 제13항에 있어서, 상기 PLL의 상기 유닛들에 의해 소비되는 전력을 감소시키는 게이트들은, 상기 귀환 경로를 엶으로써 상기 루프가 개회로가 되고 상기 PLL에 의해 소비되는 전력이 감소되는 것을 특징으로 하는 시스템.
15. 제13항에 있어서, 상기 PLL은, 위상 주파수 검출기(PFD), 전하 펌프, 필터 및 순방향 루프에 연결된 전압 제어 발진기(VCO)를 구비하며, 상기 커패시터는 상기 필터의 부분인 것을 특징으로 하는 시스템.
16. 제13항에 있어서, 상기 PLL은 상기 귀환 경로에 주파수 체감기를 구비하는 것을 특징으로 하는 시스템.
17. 제15항에 있어서, 상기 커패시터를 3-상태로 되게 하는 상기 게이트들은 상기 PFD 및 상기 전하 펌프 사이의 접속을 여는 것을 특징으로 하는 시스템.
18. 제15항에 있어서, 상기 시스템은,

    상기 커패시터가 3-상태로 된 후 상기 PFD에 대한 입력들을 열어서 상기 커패시터가 3-상태로 된 후에 상기 PFD 및 상기 전하 펌프에 의해 소비되는 전력을 감소시키는 게이팅 회로를 구비하는 것을 특징으로 하는 시스템.
19. 제13항에 있어서, 상기 시스템은 데이터가 상기 라디오에 의해 전송되는 컴퓨터 주변 기기를 구비하는 것을 특징으로 하는 시스템.
20. 제13항에 있어서, 상기 순방향 경로는 출력 주파수가 상기 커패시터에 의해 제어되는 전압 제어 발진기를 구비하는 것을 특징으로 하는 시스템.

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