KR20080062057A

KR20080062057A - 씨모스 이미지 센서 및 그 제조방법

Info

Publication number: KR20080062057A
Application number: KR1020060137349A
Authority: KR
Inventors: 김태규
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2006-12-29
Filing date: 2006-12-29
Publication date: 2008-07-03
Also published as: KR100869743B1; US20090236643A1; CN101211954A

Abstract

본 발명은 반도체 기판상에 에피택셜 공정을 이용하여 포토 다이오드 영역(PD), 액티브 영역과 소자 분리 영역을 정의하는 에피층을 구비하는 단계; 상기 에피층 상에 게이트 절연막을 개재하고 양측벽에 스페이서를 갖는 게이트 전극을 형성하는 단계; 상기 에피층의 소자 분리 영역에 STI 공정에 의해 소자 분리막을 구비하는 단계; 상기 소자 분리막의 중앙 부분을 오픈하는 포토레지스트 패턴을 구비하는 단계; 상기 포토레지스트 패턴을 통해 RIE 방법을 이용하여 상기 소자 분리막에 콘택홀을 형성하는 단계; 상기 콘택홀에 전기전도성 재질의 금속 또는 폴리 실리콘을 충진하여 전극을 형성하는 단계; 및 상기 소자 분리막과 게이트 전극 상에 층간 절연막을 형성하고 상기 층간절연막에 상기 전극과 전기적으로 연결되는 콘택을 형성하는 단계를 포함하는 씨모스 이미지 센서의 제조방법 및 이에 따라 제조된 씨모스 이미지 센서에 관한 것이다.

씨모스 이미지 센서, 소자 분리막, 전극, 이미지 래그(Image Lag)

Description

씨모스 이미지 센서 및 그 제조방법{CMOS Image Sensor and Method of Manufaturing Thereof}

도 1a는 본 발명의 일실시예에 따른 씨모스 이미지 센서를 나타내는 평면도.

도 1b는 도 1a의 A-A'선을 따라 절단한 단면을 도시한 단면도.

도 2a 내지 도 2c는 본 발명의 일실시예에 따른 씨모스 이미지 센서의 제조방법을 설명하기 위한 공정 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

2 : P+형 반도체 기판 4 : 에피층

6 : 소자분리막 8 : 게이트 절연막

10 : 게이트 전극 12 : 스페이서

14 : n-형 확산 영역 16 : LDD 영역

20 : 포토레지스트 패턴 30 : 전극

본 발명은 씨모스 이미지 센서 및 그 제조방법에 관한 것으로, 특히 이미지 래그(Image Lag)를 방지하는 리셋 처리를 수행하고 다크 전류의 문제점을 해소할 수 있는 씨모스 이미지 센서 및 그 제조방법에 관한 것이다.

이미지 센서(image sensor)는 광학적 이미지를 전기적 신호로 변형시키는 소자로서, 크게 CMOS(Complementary Metal-Oxide-Silicon) 이미지 센서와 CCD(Charge Coupled Device) 이미지 센서로 구분된다. CCD 이미지 센서는 CMOS 이미지 센서에 비하여 광감도(Photo sensitivity) 및 노이즈(noise)에 대한 특성이 우수하나, 고집적화에 어려움이 있고, 전력 소모가 높다. 이에 반하여, CMOS 이미지 센서는 CCD 이미지 센서에 비하여 공정들이 단순하고, 고집적화에 적합하며, 전력 소모가 낮다.

따라서, 최근에는 반도체 소자의 제조 기술이 고도로 발전함에 따라, CMOS 이미지 센서의 제조 기술 및 특성이 크게 향상되어 CMOS 이미지 센서에 대한 연구가 활발히 진행되고 있다.

이와 같은 종래의 CMOS 이미지 센서 제조 방법은 STI 형성을 위한 갭필(Gap fill)을 수행할 때 발생하는 스트레스(Stress) 문제로 인해 전위(Dislocation) 및 STI 식각 손상(Etch damage)으로 인한 다크 전류(Dark Current)가 큰 문제로 대두되고 있는 상황이다. 이로 인해, STI 갭필 이후 치밀화(Densify) 공정을 추가하거나, 혹은 이온 주입(Implantation)을 이용 STI 계면에서 발생하는 노이즈(Noise)를 최소화하고자 하는 노력을 하고 있다.

특히, CMOS 이미지 센서의 특성상 포토 다이오드와 접한 STI 계면에서 발생하는 노이즈가 실제 이미지를 구현하기 위한 신호의 포화(Saturation)에 비해 무시하기 힘든 수준이어서 더욱 엄격한 수준의 노이즈 특성을 요구한다.

또한, CMOS 이미지 센서의 경우, 리셋 트랜지스터를 이용하여 실제 이미지에 관한 신호를 발생시키기 전에 포토 다이오드 영역 내의 전자들을 모두 제거하여, 순수한 이미지 신호만을 검출하는 처리를 수행하고, 이때 완벽한 리셋을 위해서는 Vdd가 높을수록 유리하다. 그러나, CMOS 이미지 센서는 특히 휴대폰 등의 저전력 제품에 이용되는 경우, 이와 같은 Vdd는 그 한계 값을 가지게 되므로 이미지 래그(Image Lag)를 유발하여, CMOS 이미지 센서의 특성을 크게 저하한다.

본 발명은 더욱 완벽한 리셋 처리를 수행하여 이미지 래그(Image Lag)를 방지하고 다크 전류의 문제점을 해소할 수 있는 씨모스 이미지 센서의 제조 방법을 제공하는 목적이 있다.

본 발명의 다른 목적은 이미지 래그(Image Lag)를 방지하는 리셋 처리를 수행하고 다크 전류의 문제점을 해소할 수 있는 씨모스 이미지 센서를 제공하는 데 있다.

이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판상에서 포토 다이오드 영역(PD), 액티브 영역과 소자 분리 영역을 정의하여 형성된 P-형 에피층; 상기 소자 분리 영역에 형성되어 전극을 구비하는 소자 분리막; 및 상기 P-형 에피층 상에서 게이트 절연막을 개재하여 형성되는 게이트 전극을 포함하여 구성된 씨모스 이미지 센서에 관한 것이다.

본 발명은 반도체 기판상에 에피택셜 공정을 이용하여 포토 다이오드 영 역(PD), 액티브 영역과 소자 분리 영역을 정의하는 에피층을 구비하는 단계; 상기 에피층 상에 게이트 절연막을 개재하고 양측벽에 스페이서를 갖는 게이트 전극을 형성하는 단계; 상기 에피층의 소자 분리 영역에 STI 공정에 의해 소자 분리막을 구비하는 단계; 상기 소자 분리막의 중앙 부분을 오픈하는 포토레지스트 패턴을 구비하는 단계; 상기 포토레지스트 패턴을 통해 RIE 방법을 이용하여 상기 소자 분리막에 콘택홀을 형성하는 단계; 상기 콘택홀에 전기전도성 재질의 금속 또는 폴리 실리콘을 충진하여 전극을 형성하는 단계; 및 상기 소자 분리막과 게이트 전극 상에 층간 절연막을 형성하고 상기 층간절연막에 상기 전극과 전기적으로 연결되는 콘택을 형성하는 단계를 포함하는 씨모스 이미지 센서의 제조방법에 관한 것이다.

본 발명에서 상기 소자 분리막의 콘택홀은 상기 소자 분리막의 1/2 내지 2/3 깊이까지 형성되는 것을 특징으로 한다.

본 발명에서 상기 콘택홀에 금속 또는 폴리 실리콘을 충진한 후에 에치 백 공정을 수행하여 상기 금속 또는 폴리 실리콘을 평탄화하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.

도 1a는 본 발명의 일실시예에 따른 씨모스 이미지 센서를 나타내는 평면도이고, 도 1b는 도 1a의 A-A'선을 따라 절단한 단면을 도시한 단면도이며, 도 2a 내지 도 2c는 본 발명의 일실시예에 따른 씨모스 이미지 센서의 제조방법을 설명하기 위한 공정 단면도이다.

도 1a와 도 1b에 도시된 바와 같이, 본 발명의 실시예에 따른 씨모스 이미지 센서는 액티브 영역(1)에서 가장 넓은 면적을 가지는 부분에 형성되는 포토 다이오드 영역(PD)과, 포토 다이오드 영역(PD) 이외의 액티브 영역(1)과 오버랩되도록 형성되는 트랜스퍼 트랜지스터(Tx), 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx)를 구비하고, 포토 다이오드 영역(PD) 및 액티브 영역(1)과 소자 분리 영역으로 정의된 P+형 반도체 기판(2)과, 반도체 기판(2) 상에 형성되는 P-형 에피층(4)과, 소자 분리 영역에 형성되어 전극(30)을 내부에 구비하는 소자 분리막(6)과, 에피층(4) 상에 게이트 절연막(8)을 개재하여 형성되는 게이트 전극(10)과, 상기 포토 다이오드 영역(PD)의 에피층(4)에 형성되는 n-형 확산 영역(14)과, 게이트 전극(10) 양 측벽에 형성되는 게이트 스페이서(12)와, 각 트랜지스터(Tx, Rx, Dx) 사이의 액티브 영역(1)에 형성된 LDD 영역(16)과, 플로팅 확산 영역(FD)의 에피층(4)에 n+형 불순물 이온을 주입하여 형성되는 n+형 확산 영역(18)을 구비한다.

이와 같은 구조의 씨모스 이미지 센서는 소자 분리막(6) 내에 전기전도성 금속이나 폴리로 이루어진 전극(30)을 구비함으로써, 전극(30) 통해 바이어스를 인가하여 포토 다이오드 영역(PD)의 전위를 임의로 조절하여 좀더 완벽한 리셋(Reset)을 구현하며, 이미지 시그널을 출력할 때는 소자 분리막(6) 계면의 다크 전류를 억제하여 이미지 특성을 향상시킬 수 있다.

구체적으로, 리셋 기능을 수행하는 경우 리셋 트랜지스터(Rx)를 통해 플로팅 확산 영역(FD)에 Vdd가 인가되면, 포토 다이오드 영역(PD)의 전자들을 끌어당겨 트 랜지스터(Rx)의 드레인 쪽으로 출력된다. 이때, 전극(30)에 연결된 콘택(도시하지 않음)을 통해 역 바이어스(Bias)를 인가하여, 실제 플로팅 확산 영역(FD)과 포토 다이오드 영역(PD) 사이의 전압 차이를 증가시켜, 전자들이 신속하고 완벽하게 플로팅 확산 영역(FD)을 통해 리셋이 될 수 있도록 한다.

이미지 시그널을 출력하는 경우에는, 포토 다이오드 영역(PD)에서 광전효과에 의해 발생한 전자가 플로팅 확산 영역(FD)을 통해 드라이브 트랜지스터(Dx)의 게이트 전압을 떨어뜨리게 되는데, 이때 소자 분리막(6)의 전극(30)에 전압을 인가함으로써 소자 분리막(6)의 계면에서 발생한 누설 전류가 이미지 시그널화 되는 것을 방지할 수 있다.

또한, 고속 이미지 처리를 수행하는 경우에는, 이미지 시그널을 출력하는 과정에 리셋 기능을 수행하는 경우와 동일하게 소자 분리막(6)의 전극(30)에 역 바이어스(Bias)를 인가하여, 전자들이 신속하고 완벽하게 플로팅 확산 영역(FD)으로 이동할 수 있으므로 좀더 빠르고 완벽하게 시그널을 출력할 수 있다.

따라서, 소자 분리막(6)의 전극(30)에 전압을 인가하여 더욱 신속한 리셋 기능을 수행하고, 소자 분리막(6)의 계면에서 발생한 누설 전류가 이미지 시그널화 되는 것을 방지하며 고속 이미지 처리를 수행함으로써, 이미지 래그(Image Lag)를 방지하고 다크 전류의 발생을 억제하여 이미지 특성을 향상시킬 수 있다.

이하, 이와 같은 구조의 씨모스 이미지 센서의 제조 방법을 도 2a 내지 도 2c를 참조하여 설명한다.

본 발명의 실시예에 따른 씨모스 이미지 센서의 제조 방법은 먼저, 도 2a에 도시된 바와 같이 P+형 반도체 기판(2) 상에 에피택셜 공정을 이용하여 P-형 에피층(4)을 구비하고, P-형 에피층(4) 상에 게이트 절연막(8)을 개재하고 양측벽에 스페이서(12)를 갖는 게이트 전극(10)을 구비하며, 게이트 전극(10)과 STI 공정에 의해 구비된 소자 분리막(6) 사이에 n-형 도펀트를 주입하여 확산시킨 n-형 확산 영역(14) 및 LDD 영역(16)을 형성한다.

이와 같이 P-형 에피층(4)에 소자 분리막(6)을 구비한 상태에서, 도 2b에 도시된 바와 같이 소자 분리막(6)의 중앙 부분을 오픈하는 포토레지스트 패턴(20)을 구비하고, 이러한 포토레지스트 패턴(20)을 통해 RIE 방법을 이용하여 소자 분리막(6)의 1/2 내지 2/3 깊이까지 콘택홀(21)을 형성할 수 있다.

이와 같이 형성된 콘택홀(21)에 대해 전기전도성 재질의 금속 또는 폴리 실리콘을 충진하고, 에싱 공정을 수행하여 포토레지스트 패턴(20)을 제거하며 에치 백 공정을 통해 콘택홀(21)에 충진된 금속 또는 폴리 실리콘을 평탄화하여, 도 2c에 도시된 바와 같이 소자 분리막(6) 내에 금속 또는 폴리 실리콘으로 이루어진 전극(30)을 구비할 수 있다.

이후, 소자 분리막(6)과 게이트 전극(10) 상에 층간 절연막(도시하지 않음)을 구비하고 층간절연막 내에 소자 분리막(6)의 전극(30)과 연결되는 콘택(도시하지 않음)을 형성하여, 전극(30)에 연결된 콘택을 통해 역 바이어스(Bias)를 인가함으로써 플로팅 확산 영역(FD)과 포토 다이오드 영역(PD) 사이의 전압 차이를 증가시켜, 전자들이 신속하고 완벽하게 플로팅 확산 영역(FD)을 통해 이동할 수 있다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.

또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.

상기한 바와 같이 본 발명은 소자 분리막 내의 전극에 전압을 인가함으로써 소자 분리막의 계면에서 발생한 누설 전류가 이미지 시그널화 되는 것을 방지할 수 있고, 이미지 래그(Image Lag)를 방지함으로써 다크 전류의 발생을 억제하여 이미지 특성을 향상시킬 수 있는 씨모스 이미지 센서를 제공할 수 있다.

Claims

반도체 기판상에서 포토 다이오드 영역(PD), 액티브 영역과 소자 분리 영역을 정의하여 형성된 P-형 에피층;

상기 소자 분리 영역에 형성되어 전극을 구비하는 소자 분리막; 및

상기 P-형 에피층 상에서 게이트 절연막을 개재하여 형성되는 게이트 전극

을 포함하여 구성된 씨모스 이미지 센서.
제 1 항에 있어서,

상기 전극은 상기 소자 분리막의 1/2 내지 2/3 깊이까지 전기전도성 재질의 금속 또는 폴리 실리콘으로 이루어지는 것을 특징으로 하는 씨모스 이미지 센서.
제 1 항에 있어서,

상기 전극에 연결된 콘택을 통해 역 바이어스(Bias)를 인가하여, 플로팅 확산 영역(FD)과 상기 포토 다이오드 영역(PD) 사이의 전압 차이를 증가시켜, 상기 포토 다이오드 영역(PD)의 전자들이 플로팅 확산 영역(FD)을 통해 이동하여 리셋(reset)되는 것을 특징으로 하는 씨모스 이미지 센서.
제 1 항에 있어서,

상기 전극에 연결된 콘택을 통해 역 바이어스(Bias)를 인가하여, 상기 소자 분리막의 계면에서 발생한 누설 전류가 이미지 시그널화 되는 것을 방지하는 것을 특징으로 하는 씨모스 이미지 센서.
반도체 기판상에 에피택셜 공정을 이용하여 포토 다이오드 영역(PD), 액티브 영역과 소자 분리 영역을 정의하는 에피층을 구비하는 단계;

상기 에피층 상에 게이트 절연막을 개재하고 양측벽에 스페이서를 갖는 게이트 전극을 형성하는 단계;

상기 에피층의 소자 분리 영역에 STI 공정에 의해 소자 분리막을 구비하는 단계;

상기 소자 분리막의 중앙 부분을 오픈하는 포토레지스트 패턴을 구비하는 단계;

상기 포토레지스트 패턴을 통해 RIE 방법을 이용하여 상기 소자 분리막에 콘택홀을 형성하는 단계;

상기 콘택홀에 전기전도성 재질의 금속 또는 폴리 실리콘을 충진하여 전극을 형성하는 단계; 및

상기 소자 분리막과 게이트 전극 상에 층간 절연막을 형성하고 상기 층간절연막에 상기 전극과 전기적으로 연결되는 콘택을 형성하는 단계

를 포함하는 씨모스 이미지 센서의 제조방법.
제 5 항에 있어서,

상기 소자 분리막의 콘택홀은 상기 소자 분리막의 1/2 내지 2/3 깊이까지 형성되는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
제 5 항에 있어서,

상기 전극을 형성하는 단계에서

상기 콘택홀에 금속 또는 폴리 실리콘을 충진한 후에 에치 백 공정을 수행하여 상기 금속 또는 폴리 실리콘을 평탄화하는 단계를 포함하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.