KR20080054333A - 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의프로그램 방법 - Google Patents

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Abstract

본 발명은 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 프로그램 방법에 관한 것으로, 2비트로 표현되는 4개의 데이터 중 적어도 2개 이상의 데이터를 0V 보다 낮은 문턱전압으로 표현함으로써, 각 데이터에 대한 문턱전압의 분포 폭과 문턱전압 분포 사이의 간격에 대한 마진을 보다 더 여유 있게 확보할 수 있어 동작 속도 및 신뢰성을 향상시킬 수 있다.
플래시, 2비트, 멀티 레벨, 문턱전압, LSB, MSB, 벌크, N웰, P웰

Description

멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 프로그램 방법{Flash memory device having a multi level cell and programming method thereof}
본 발명은 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것으로, 더욱 상세하게는 하나의 메모리 셀에 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 프로그램 방법에 관한 것이다.
플래시 메모리는 일반적으로 NAND 플래시 메모리와 NOR 플래시 메모리로 구분된다. NOR 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트 라인과 워드 라인에 연결되는 구조를 가지므로 랜덤 억세스 시간 특성이 우수한 반면에, NAND 플래시 메모리는 복수 개의 메모리 셀들이 직렬로 연결되어 셀 스트링 당 한 개의 컨택만을 필요로 하므로 집적도면에서 우수한 특성을 갖는다. 따라서, 고집적 플래시 메모리에는 주로 NAND 구조가 사용되고 있다.
최근에는, 동일한 집적도 내에서 플래시 메모리의 정보 저장 능력을 더욱 향상시키기 위해 한 개의 메모리 셀에 2비트 이상의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 통상 멀티 레벨 셀(Multi-Level Cell ; MLC)이라고 한다. 멀티 레벨 셀(MLC)은 통상적으로 2비트 이상의 데이터, 즉 4가지 이상의 데이터를 각각 서로 다른 문턱전압으로 표현한다.
도 1은 종래의 멀티 레벨 셀에서 2비트 데이터의 문턱전압 분포를 설명하기 위한 그래프이다. 종래에는 2비트의 데이터로 표현되는 제1 내지 제4 데이터 중 제1 데이터(예를 들어, '11')가 저장되는 경우 메모리 셀의 문턱전압은 -2.7V이하가 되고, 제2 데이터(예를 들어, '10')가 저장되는 경우 메모리 셀의 문턱전압은 0.3V 내지 0.5V가 되고, 제3 데이터(예를 들어, '01' 또는 '00')가 저장되는 경우 메모리 셀의 문턱전압은 1.3V ~ 1.7V가 되고, 제4 데이터(예를 들어, '00' 또는 '01')가 저장되는 경우 메모리 셀의 문턱전압은 2.3V ~ 2.7V가 된다. 상기의 전압 분포를 살펴보면, 제2 내지 제4 데이터가 0.3V ~ 2.7V 내에서 표현되어야 한다. 이렇듯, 2.5V도 안되는 범위 내에서 3가지의 데이터가 표현되어야 하므로, 각각의 데이터에 대응하는 문턱전압이 좁은 범위 내에 분포해야 하며, 각 데이터를 구분할 수 있는 전압의 간격도 좁아진다. 만일, 제2 및 제3 데이터를 표현하는 문턱전압의 분포가 넓으면 서로 중첩될 수 있으며, 이 경우 제2 데이터로 저장되지만 제3 데이터로 인식되거나 제3 데이터로 저장되지만 제2 데이터로 인식되어 오류가 발생될 수 있다. 이러한 현상은, 동작전압이 낮아지거나, 집적도가 높아지거나 2비트 보다 더 많은 비트의 데이터를 저장하고자 하는 경우, 보다 더 심각하게 발생할 수 있다.
이에 대하여, 본 발명에 따른 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 프로그램 방법은 2비트로 표현되는 4개의 데이터 중 적어도 2개 이상의 데이터를 0V 보다 낮은 문턱전압으로 표현함으로써, 각 데이터에 대한 문턱전압의 분포 폭과 문턱전압 분포 사이의 간격에 대한 마진을 보다 더 여유있게 확보할 수 있어 동작 속도 및 신뢰성을 향상시킬 수 있다.
본 발명의 실시예에 따른 플래시 메모리 장치는 다수의 메모리 셀 블록들을 포함하는 메모리 셀 어레이와, 메모리 셀 블록의 워드라인들 및 선택 라인들로 인가되는 동작 전압을 생성하는 고전압 발생기와, 메모리 셀 블록에 포함된 메모리 셀들의 문턱전압을 상승시키기 위하여 메모리 셀 블록의 벌크로 인가되는 양전위의 벌크 바이어스를 생성하는 벌크 전압 생성부, 및 메모리 셀 블록의 비트라인들에 연결되는 페이지 버퍼부를 포함한다.
예시적인 실시예에 있어서, 메모리 셀 블록들 중 하나의 메모리 셀 블록을 선택하기 위한 블록 선택 신호를 생성하는 로우 디코더, 및 블록 선택 신호에 따라 선택된 메모리 셀 블록의 워드라인들 및 셀렉트 라인들로 동작 전압을 전달하기 위한 스위칭부를 더 포함한다.
예시적인 실시예에 있어서, 메모리 셀 블록들이 다수의 그룹들로 나눠지고, 각각의 그룹들이 서로 다른 벌크에 위치한다.
예시적인 실시예에 있어서, 벌크 바이어스가 메모리 셀 블록들 중 선택된 메모리 셀 블록을 포함하는 그룹의 벌크로 인가되도록 벌크 바이어스를 전달하는 벌크 선택부를 더 포함한다.
예시적인 실시예에 있어서, 벌크 선택부는 벌크 전압 생성부의 출력 단자와 그룹들 사이에 각각 연결되며 벌크 선택 신호에 따라 각각 동작하는 다수의 스위칭 소자를 포함한다.
예시적인 실시예에 있어서, 벌크 바이어스가 메모리 셀 블록의 P웰로 인가되는 동안 메모리 셀 블록의 공통 소오스 라인으로 양전압을 인가하기 위한 CSL 전압 생성부를 더 포함한다.
예시적인 실시예에 있어서, CSL 전압 생성부는 P웰로 인가되는 벌크 바이어스와 동일한 레벨의 양전압을 공통 소오스 라인으로 인가한다.
예시적인 실시예에 있어서, 벌크 전압 생성부는 메모리 셀 블록에 포함된 메모리 셀들 중 문턱전압이 소거 상태의 제1 메모리 셀의 문턱전압보다는 높고 0V보다 낮은 제2 메모리 셀의 문턱전압을 0V보다 높게 상승시킨다.
예시적인 실시예에 있어서, 벌크 전압 생성부는 벌크 바이어스를 메모리 셀 블록의 N웰로 인가한다.
예시적인 실시예에 있어서, 벌크 전압 생성부는 벌크 바이어스를 메모리 셀 블록의 P웰로 인가한다.
예시적인 실시예에 있어서, 벌크 전압 생성부는 벌크 바이어스보다 높은 레 벨의 다른 벌크 바이어스를 메모리 셀 블록의 N웰에 인가한다.
예시적인 실시예에 있어서, 벌크 전압 생성부는 제2 메모리 셀의 문턱전압을 검출하는 검증 동작이나 제2 메모리 셀에 저장된 데이터의 읽기 동작 동안에 벌크 바이어스를 생성한다.
본 발명의 제1 실시예에 따른 플래시 메모리 장치의 프로그램 방법은 문턱전압이 0V보다 낮은 제1 상태의 메모리 셀들이 제공되는 단계와, 제1 상태의 메모리 셀의 문턱전압을 제1 상태의 메모리 셀보다 높고 0V보다 낮은 제1 레벨까지 상승시켜 제2 상태의 메모리 셀이 되도록 제1 프로그램 동작을 실시하는 단계와,
제2 상태의 메모리 셀의 문턱전압을 0V보다 높은 제2 레벨까지 상승시켜 제3 상태의 메모리 셀이 되도록 제2 프로그램 동작을 실시하는 단계, 및 제1 상태의 메모리 셀의 문턱전압을 제2 레벨보다 높은 제3 레벨까지 상승시켜 제4 상태의 메모리 셀이 되도록 제3 프로그램 동작을 실시하는 단계를 포함한다.
본 발명의 제2 실시예에 따른 플래시 메모리 장치의 프로그램 방법은 문턱전압이 0V보다 낮은 제1 상태의 메모리 셀들이 제공되는 단계와, 제1 상태의 메모리 셀의 문턱전압을 0V보다 높은 제2 레벨까지 제3 상태의 메모리 셀이 되도록 제1 프로그램 동작을 실시하는 단계, 제1 상태의 메모리 셀의 문턱전압을 제1 상태의 메모리 셀보다 높고 0V보다 낮은 제1 레벨까지 상승시켜 제2 상태의 메모리 셀이 되도록 제2 프로그램 동작을 실시하는 단계, 및 제3 상태의 메모리 셀의 문턱전압을 제2 레벨보다 높은 제3 레벨까지 상승시켜 제4 상태의 메모리 셀이 되도록 제3 프로그램 동작을 실시하는 단계를 포함한다.
본 발명의 제3 실시예에 따른 플래시 메모리 장치의 프로그램 방법은 문턱전압이 0V보다 낮은 제1 상태의 메모리 셀들이 제공되는 단계와, 제1 상태의 메모리 셀의 문턱전압을 제1 상태의 메모리 셀보다 높고 0V보다 낮은 제1 레벨까지 상승시켜 제2 상태의 메모리 셀이 되도록 제2 프로그램 동작을 실시하는 단계와, 제1 상태의 메모리 셀의 문턱전압을 0V보다 높은 제2 레벨까지 상승시켜 제3 상태의 메모리 셀이 되도록 제1 프로그램 동작을 실시하는 단계, 및 제2 상태의 메모리 셀의 문턱전압을 제2 레벨보다 높은 제3 레벨까지 상승시켜 제4 상태의 메모리 셀이 되도록 제3 프로그램 동작을 실시하는 단계를 포함한다.
예시적인 실시예에 있어서, 제1 프로그램 동작 및 제3 프로그램 동작이 동시에 실시될 수 있다.
예시적인 실시예에 있어서, 제2 프로그램 동작 및 제3 프로그램 동작이 동시에 실시될 수 있다.
예시적인 실시예에 있어서, 제1 상태의 메모리 셀에는 11 데이터가 저장되고, 제2 상태의 메모리 셀에는 10 데이터가 저장되고, 제3 상태의 메모리 셀에는 00 데이터가 저장되고, 제4 상태의 메모리 셀에는 01 데이터가 저장된다.
예시적인 실시예에 있어서, 제2 상태의 메모리 셀의 워드라인에 음전압을 인가하여, 제2 상태의 메모리 셀의 문턱전압을 검출하는 검증 동작을 실시하거나 데이터를 읽는 읽기 동작을 실시한다.
예시적인 실시예에 있어서, 제1 프로그램 동작을 실시한 후, 선택된 워드라인에 음전압을 인가하여 제1 프로그램 동작이 실시된 메모리 셀의 문턱전압 레벨을 검출하는 검증 동작을 실시하는 단계를 더 포함한다.
예시적인 실시예에 있어서, 검증 동작에서 제1 프로그램 동작이 실시된 메모리 셀의 문턱전압이 제1 레벨까지 상승하지 않은 경우, 제1 프로그램 동작을 재실시한다.
예시적인 실시예에 있어서, 제2 상태의 메모리 셀의 문턱전압을 검출하는 검증 동작을 실시하거나 데이터를 읽는 읽기 동작을 실시하는 동안, 제2 상태의 메모리 셀의 문턱전압이 0V보다 높아지도록 벌크에 벌크 바이어스를 인가한다.
예시적인 실시예에 있어서, 제1 프로그램 동작을 실시한 후, 제2 상태의 메모리 셀의 문턱전압이 0V보다 높아지도록 벌크에 벌크 바이어스를 인가한 상태에서, 워드라인에 검증 전압을 인가하여 제1 프로그램 동작이 실시된 메모리 셀의 문턱전압 레벨을 검출하는 검증 동작을 실시하는 단계를 더 포함한다.
예시적인 실시예에 있어서, 검증 동작에서 제1 프로그램 동작이 실시된 메모리 셀의 문턱전압이 제1 레벨까지 상승하지 않은 경우, 제1 프로그램 동작을 재실시한다.
예시적인 실시예에 있어서, 벌크가 N웰이다.
예시적인 실시예에 있어서, 검증 전압이 0V이다.
예시적인 실시예에 있어서, 벌크가 P웰이다.
예시적인 실시예에 있어서, P웰로 2V 내지 6V의 벌크 바이어스를 인가하고, 선택된 워드라인에는 0V를 인가하고, 공통 소오스 라인에는 벌크 바이어스와 동일한 레벨의 바이어스를 인가하고, 비트라인에는 벌크 바이어스보다 1V 내지 3V만큼 높은 레벨의 바이어스를 인가한다.
예시적인 실시예에 있어서, 검증 동작 동안 비선택된 워드라인과 선택 라인에는 비선택 워드라인에 연결된 메모리 셀과 선택 트랜지스터를 턴온시킬 수 있는 바이어스가 인가된다.
예시적인 실시예에 있어서, 벌크 바이어스를 P웰로 인가하는 동안 P웰을 감싸는 N웰에 벌크 바이어스보다 높은 레벨의 바이어스가 인가된다.
예시적인 실시예에 있어서, 메모리 셀들을 포함하는 다수의 블록들이 적어도 2개 이상의 그룹으로 나뉘어져 서로 다른 벌크에 형성되며, 벌크 바이어스가 검증 동작이 실시되는 블록의 벌크로만 인가된다.
예시적인 실시예에 있어서, 제1 내지 제3 프로그램 동작들 중 문턱전압이 0V보다 낮은 메모리 셀의 문턱전압을 0V보다 높게 상승시키기 위한 프로그램 동작을 실시하기 전에, 제2 상태의 메모리 셀이 턴오프되도록 워드라인에 음전압을 인가하여 메모리 셀에 저장된 데이터를 읽기 위한 초기 읽기 동작을 실시하는 단계를 더 포함한다.
예시적인 실시예에 있어서, 제1 내지 제3 프로그램 동작들 중 문턱전압이 0V보다 낮은 메모리 셀의 문턱전압을 0V보다 높게 상승시키기 위한 프로그램 동작을 실시하기 전에, 제2 상태의 메모리 셀의 문턱전압이 0V보다 높아지도록 벌크에 벌크 바이어스를 인가한 상태에서, 메모리 셀에 저장된 데이터를 읽기 위한 초기 읽기 동작을 실시하는 단계를 더 포함한다.
예시적인 실시예에 있어서, 벌크가 N웰이다.
예시적인 실시예에 있어서, 초기 읽기 동작 시 선택된 워드라인에는 0V가 인가되고, 비선택된 워드라인에는 비선택된 워드라인에 연결된 메모리 셀을 턴온시키기 위한 전압이 인가된다.
예시적인 실시예에 있어서, 벌크가 P웰이다.
예시적인 실시예에 있어서, 초기 읽기 동작 시, 선택된 워드라인에는 0V를 인가하고, 공통 소오스 라인에는 벌크 바이어스와 동일한 레벨의 바이어스를 인가하고, 비트라인에는 벌크 바이어스보다 1V 내지 3V만큼 높은 레벨의 바이어스를 인가한다.
예시적인 실시예에 있어서, 검증 동작 동안 비선택된 워드라인과 선택 라인에는 비선택 워드라인에 연결된 메모리 셀과 선택 트랜지스터를 턴온시킬 수 있는 바이어스가 인가된다.
예시적인 실시예에 있어서, 벌크 바이어스를 P웰로 인가하는 동안 P웰을 감싸는 N웰에 벌크 바이어스보다 높은 레벨의 바이어스가 인가된다.
본 발명은 2비트로 표현되는 4개의 데이터 중 적어도 2개 이상의 데이터를 0V 보다 낮은 문턱전압으로 표현함으로써, 각 데이터에 대한 문턱전압의 분포 폭과 문턱전압 분포 사이의 간격에 대한 마진을 보다 더 여유 있게 확보할 수 있어 검증 동작 속도와 전체적인 동작의 신뢰성을 향상시킬 수 있다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 불휘발성 메모리 장치로서 낸드 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 2는 본 발명의 실시예에 따른 방법으로 프로그램된 멀티 레벨 셀에서 2비트 데이터의 문턱전압 분포를 설명하기 위한 그래프이다. 도 3은 본 발명의 실시예에 따른 멀티 레벨 셀의 프로그램 검증 동작 시 벌크 바이어스로 문턱전압을 조절하는 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 프로그램 동작 전에는 소거 동작이 실시된다. 소거 동작에 의해 플래시 메모리 셀의 문턱전압은 0V 이하(예를 들어, -2.7V 이하)로 낮아지며, 이 상태는 제1 데이터가 저장된 상태인 [11] 상태(또는 제1 상태)를 나타낸다.
멀티 레벨 셀의 프로그램 방법은 LSB 프로그램 동작과 MSB 프로그램 동작을 포함한다. 여기서, LSB는 2비트의 데이터 중 하위 비트를 의미하며, LSB 프로그램 동작은 하위 비트의 데이터를 '1'에서 '0'으로 바꾸는 동작이다. 또한, MSB는 2비트의 데이터 중 상위 비트를 의미하며, MSB 프로그램 동작은 상위 비트의 데이터를 '1'에서 '0'으로 바꾸는 동작이다.
LSB 프로그램 동작을 실시하면 문턱전압이 높아지면서 제1 데이터([11])가 제2 데이터([10])로 바뀐다. 제2 데이터([10])가 저장된 상태를 제2 상태라 하기로 한다. 종래에는 LSB 프로그램 동작을 실시하면 문턱전압이 2.7V 이하에서 0.3V ~ 0.5V까지 높아졌다. 즉, LSB 프로그램 동작에 의해 문턱전압이 0V보다 높아진다. 하지만, 본 발명에서는 LSB 프로그램 동작을 실시하더라도 문턱전압이 0V보다 높아지지는 않는다. 즉, 제2 상태의 문턱전압이 2.7V보다는 높고 0V보다는 낮은 범위에 분포하도록 LSB 프로그램을 실시한다.
그리고, 제3 데이터([00])가 저장되는 제3 상태 및 제4 데이터([01])가 저장되는 제4 상태의 문턱전압은 모두 0V보다 높아지도록 MSB 프로그램 동작을 실시한다. 그러면, 2비트로 표현되는 네 개의 데이터 중 제1 및 제2 데이터([11] 및 [10])가 저장된 제1 및 제2 상태의 문턱전압은 0V보다 낮게 분포하고, 제3 및 제4 데이터([00] 및 [01])가 저장된 제3 및 제4 상태의 문턱전압만 0V보다 높게 분포한다. 이렇듯, 제3 및 제4 상태의 문턱전압만 0V보다 높게 분포시킴으로써, 각각의 상태에 대한 문턱전압의 분포 폭과 문턱전압 분포 사이의 간격에 대한 마진을 보다 더 여유롭게 확보할 수 있어 동작의 신뢰성을 향상시킬 수 있다.
LSB 프로그램 동작을 실시한 후에는 제2 데이터([10])가 저장된 제2 상태의 문턱전압이 목표 전압 이상으로 높아졌는지를 검출한다. 예를 들어, 제2 상태의 문턱전압이 -1.5V 내지 -0.7V 사이에 분포하는지를 검출한다. 이를 LSB 프로그램 검증 동작(또는 "10" 검증동작, 또는 제2 상태 검증 동작)이라 한다.
본 발명에서는 0V보다 낮은 제2 상태의 문턱전압 분포를 검출할 수 있는 3가지 방법을 제공한다. 첫 번째 방법은 워드라인에 0V보다 낮은 네가티브 바이어스를 인가하여 제2 상태의 문턱전압 분포를 검출하는 것이다. 두 번째 방법은 메모리 셀들이 형성된 영역의 트리플 N웰(도 3의 302)에 양전압을 인가하여 메모리 셀들의 문턱전압을 0V보다 높게 상승시킨 상태에서 제2 상태의 문턱전압 분포를 검출하는 것이다. 세 번째 방법은 메모리 셀들이 형성된 영역의 P웰(도 3의 304)에 양전압을 인가하여 메모리 셀들의 문턱전압을 0V보다 높게 상승시킨 상태에서 제2 상태의 문턱전압 분포를 검출하는 것이다. 각각의 방법에 대해 구체적으로 설명하면 다음과 같다.
첫 번째 방법: 워드라인에 네가티브 전압을 인가하는 LSB 프로그램 검증 동작
상기의 방법들 중 첫 번째 방법으로써, LSB 프로그램 검증 동작 시 LSB 프로그램 동작이 실시된 워드라인에 네가티브 바이어스를 인가한 상태에서, 메모리 셀이 턴온되면 소거 상태(즉, 11 데이터[00]가 저장된 제1 상태)로 판단하고, 메모리 셀이 턴오프되면 10 데이터가 저장된 제2 상태로 판단한다. 만일, LSB 프로그램 동작이 실시된 메모리 셀이 턴온 된다면, 메모리 셀의 문턱전압이 목표 레벨까지 상승하지 않은 것이므로, 메모리 셀의 문턱전압이 최소한 목표 전압까지 상승하도록 LSB 프로그램 동작을 재실시한다.
상기와 같이, 제2 상태의 문턱전압이 0V보다 낮은 경우, 문턱전압의 분포를 확인하기 위하여 워드라인에 네가티브 바이어스를 인가해야 한다. 하지만, 일반적으로 NAND 플래시 메모리 소자에서는 네가티브 바이어스를 사용하지 않는다. 따라서, 네가티브 바이어스를 사용하지 않는 경우에는, 본 발명에서 제시하는 두 번째 및 세 번째 방법에 따라 포지티브 바이어스만을 사용하여 문턱전압의 분포를 확인할 수 있다. 두 번째 방법과 세 번째 방법은 플로팅 게이트에 트랩된 차지(charge)들의 양이 변하지 않으면서 P웰 또는 N웰에 양전압이 인가되는 동안에만 문턱전압을 상승시킨다. 구체적인 방법을 설명하면 다음과 같다.
두 번째 방법:메모리 셀의 N 웰에 양전압을 인가하는 LSB 프로그램 검증 동작
도 3을 참조하면, 기본적으로 단위 플래시 메모리 셀은 터널 절연막(306), 전하 저장막(308), 유전체막(310), 콘트롤 게이트(312) 및 소오스/드레인(314)을 포함한다. 여기서, 터널 절연막(306), 플로팅 게이트(308), 유전체막(310) 및 콘트롤 게이트(312)는 워드라인(WL)이 되며, NAND 플래시 메모리 소자의 스트링 선택 트랜지스터나 접지 선택 트랜지스터에서는 스트링 선택 라인(SSL) 또는 접지 선택 라인(GSL)이 된다. 플로팅 게이트(308)는 폴리실리콘으로 형성될 수 있으며, 질화막으로 형성될 수도 있다. 한편, 반도체 기판(300)에는 N웰(302)이 형성되며, N웰(302)에는 P웰(304)이 형성된다. 플래시 메모리 셀이나 선택 트랜지스터는 P웰(304)에 형성된다. 이하, 터널 절연막(306), 플로팅 게이트(308), 유전체막(310) 및 콘트롤 게이트(312)가 플래시 메모리 셀의 워드라인의 경우를 예로써 설명하기 로 한다.
상기의 구조로 이루어진 메모리 셀은 플로팅 게이트(308)를 포함하고 있을 뿐, 기본적인 동작은 일반 트랜지스터의 동작과 거의 유사하다. 즉, 콘트롤 게이트(312)로 인가되는 전압이 문턱 전압보다 높을 경우, 메모리 셀은 턴온되어 드레인으로부터 소오스로 전류가 흐르게 된다. 일반 트랜지스터와의 차이점은 플로팅 게이트(308)에 트랩된 전하의 양에 따라 문턱전압이 달라진다는 것이다.
예를 들어, 소거 상태에서는 플로팅 게이트(308)로부터 전자가 방출되어 포지티브의 전기장(electric field)이 발생되고, 전기장에 의해 P웰(304)의 전자들이 기판(300) 표면으로 이동하여 채널을 형성한다. 따라서, 워드라인에 전압을 인가하지 않아도 턴온상태가 되며, 문턱전압(Vth)이 0V보다 낮은 상태가 된다.
한편, 기판(300)으로부터 플로팅 게이트(308)에 전자가 트랩되면 문턱전압이 높아진다. 플로팅 게이트(308)에 많은 양의 전자가 트랩되어 문턱 전압이 높아지는 동작을 프로그램 동작이라고 한다. NAND 플래시 메모리 소자에서는 프로그램 동작 시 워드라인에 높은 포지티브 바이어스를 인가한다. 예를 들어, 워드라인에 15V 내지 20V의 높은 바이어스를 인가하면 기판(300)으로부터 FN 터널링에 의해 전자들이 터널 절연막(306)을 통과하여 플로팅 게이트(308)에 트랩된다. 본 발명에서는 LSB 프로그램 동작이 실세된 제2 상태의 메모리 셀의 문턱전압이 소거 상태의 문턱전압보다 높아지지만 0V보다 낮은 레벨까지만 높아진다.
메모리 셀은 트랜지스터와 구조 및 동작이 유사하므로, 벌크로 인가되는 바이어스에 따라 문턱전압이 달라진다. 본 발명에서 제시하는 두 번째 방법에서는 N 웰(302)에 양전위의 N웰 바이어스를 인가하여 메모리 셀의 문턱 전압을 상승시킨다. 문턱전압이 상승하는 원리를 구체적으로 설명하면, 메모리 셀의 문턱 전압은 N웰 바이어스에 의해 플로팅 게이트(308)에 트랩된 전자들이 방출되어 낮아지는 것이 아니라, P웰(304)에서 플로팅 게이트(308) 하부의 반도체 기판(300) 표면에 채널 영역을 형성하는 전자들이 N웰 바이어스의 전기장에 의해 N웰(302) 쪽으로 모이면서 채널 영역이 사라진다. 따라서, N웰 바이어스가 인가되는 동안에는 채널 영역을 다시 형성하여 메모리 셀을 턴온시키기 위해여 워드라인에 양전압을 인가해야 하며, 그 결과 문턱전압이 높아지는 효과를 얻을 수 있게 된다.
N웰(302)에 인가되는 N웰 바이어스는 N웰(302)과 P웰(304) 사이의 역방향 바이어스로 작용하며, 그에 따라 브레이크다운(breakdown)이 발생하거나 공핍 영역(depletion region)이 증가하여 메모리 셀의 동작에 영향을 줄 가능성이 없지 않다. 이는, N웰(302) 또는 P웰(304)을 형성하기 위한 이온주입 공정 시 이온주입 에너지와 주입되는 불순물의 양으로 N웰(302)과 P웰(304)의 계면 위치에 해당하는 깊이의 N웰(302) 또는 P웰(304)의 불순물 농도를 제어함으로써 해결할 수 있다.
상기에서는 N웰 바이어스를 조절하는 경우를 예로써 설명하였으나, 메모리 소자의 종류, 구조 또는 동작 조건의 차이에 따라 P웰 바이어스를 이용하여 문턱 전압을 조절할 수 있다. 이하, 문턱 전압을 조절하기 위하여 P웰(304) 또는 N웰(302)에 인가되는 바이어스를 벌크 바이어스라 하기로 한다. 이렇게 벌크 바이어스를 이용하여 문턱 전압을 상승시키는 것은 벌크 바이어스의 공급이 중단되면 문턱 전압이 벌크 바이어스 인가 전과 같이 0V 이하로 다시 낮아지므로 FN 터널링을 이용하는 프로그램 동작과 다르다.
상기의 원리를 이용하여, 본 발명은 메모리 셀에 제2 데이터([10])가 저장되도록 LSB 프로그램 동작 후 메모리 셀의 문턱전압 레벨을 검출하는 LSB 프로그램 검증 동작에서 메모리 셀의 벌크(예를 들어, N웰)에 포지티브 바이어스를 인가한다. 즉, LSB 프로그램 동작에 의해 제2 데이터([10])가 저장된 제2 상태의 메모리 셀의 문턱전압은 소거 상태인 제1 상태([11])의 문턱전압보다 높고 0V보다 낮지만, LSB 프로그램 검증 동작 시에는 정상적으로 제2 데이터([10])가 저장된 제2 상태의 메모리 셀의 문턱전압이 0V보다 높아지도록 벌크 바이어스를 인가한다. 이렇게, 벌크 바이어스를 인가한 상태에서 LSB 프로그램 동작에 의해 제2 데이터([10])가 저장된 제2 상태의 메모리 셀들의 문턱 전압 레벨을 검출한다. 예를 들어, 워드라인에 검증전압(예를 들어, 0V)을 인가한 상태에서 메모리 셀이 턴온되지 않으면 제2 데이터([10])가 메모리 셀에 정상적으로 저장된 것을 의미한다. 한편, 메모리 셀이 턴온되면 소거 상태로 유지되어야 하는 메모리 셀이거나, 제2 데이터([10])가 저장될 메모리 셀의 문턱전압이 목표 전압까지 상승하지 못한 것을 의미한다. 후자의 경우, 메모리 셀의 문턱전압이 목표 전압까지 상승하도록 LSB 프로그램 동작을 재실시할 수 있다.
이어서, 벌크 바이어스의 공급을 중단하면 제2 상태의 메모리 셀의 문턱전압은 소거 상태의 메모리 셀의 문턱전압보다는 높고 0V보다는 낮은 레벨로 낮아진다. 이렇듯, 벌크 바이어스를 이용하여 제2 상태([10])의 문턱전압을 검증 동작 동안에만 0V보다 높게 상승시키면 네가티브 바이어스를 사용하지 않고 포지티브 바이어스 만으로 제2 상태([10])의 문턱전압 레벨을 검출할 수 있다.
한편, 플로팅 게이트(308)에 트랩된 전자들이 N웰 바이어스에 의해 반도체 기판으로 방출될 가능성이 전혀 없는 것은 아니므로, 동작에 영향을 주지 않을 정도로 전자들의 방출을 최소화하면서 메모리 셀의 문턱전압을 높일 수 있도록 N웰 바이어스를 조절하는 것이 중요하다. 또한, 벌크 바이어스가 일부 메모리 셀들의 문턱전압에만 영향을 주도록, 메모리 셀 어레이에 포함된 다수의 블록들을 최소한 2개 그룹 이상으로 나누고, 나눠진 그룹들을 각기 다른 웰에 형성할 수도 있다. 이 경우, 벌크 바이어스는 프로그램 검증 동작(LSB 프로그램 검증 동작)이 실시되는 메모리 셀이 형성된 웰(예를 들어, N웰)에만 선택적으로 인가되어, 나머지 메모리 셀들에는 영향을 주지 않는다. 이러한 방법은 아래에서 설명되는 세 번째 방법에도 동일하게 적용될 수 있다.
세 번째 방법:메모리 셀의 P 웰에 양전압을 인가하는 LSB 프로그램 검증 동작
일반적인 LSB 프로그램 검증 동작에서는 스트링 선택 트랜지스터와 접지 선택 트랜지스터가 턴온되도록 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)에 각각 턴온 전압(Von)이 인가되고, 다수의 워드라인들(WL0 내지 WLn) 중 비선택된 워드라인들에는 소거 상태 또는 프로그램 상태에 상관없이 메모리 셀이 턴온되도록 패스 전압(Vpass)이 인가된다. 그리고, 선택된 워드라인(예를 들어, WL0)에는 검증 전압(예를 들어, 접지 전압)이 인가된다. 하지만, 본 발명에서는 P웰에 0V보다 높은 양전압을 인가하고, 워드라인들(WL0 내지 WLn), 선택 라인들(SSL 및 GSL) 및 비트라인에 인가되는 전압을 P웰에 인가한 양전압에 대응하는 레벨만큼 상승시켜 인가 함으로써, 0V보다 낮은 제2 상태([10])의 문턱전압을 측정할 수 있다. 보다 구체적으로 설명하면 다음과 같다.
도 4는 본 발명의 다른 실시예에 따른 멀티 레벨 셀의 프로그램 검증 동작 시 벌크 바이어스로 문턱전압을 조절하는 방법을 설명하기 위한 단면도이다. 도 4에서는 도 3에서 사용한 도면 부호를 동일하게 사용하고 있으며, 미설명된 도면 부호 314는 하드 마스크를 의미하고, 316a 내지 316e는 접합 영역을 의미한다.
도 4를 참조하면, LSB 프로그램 검증 동작 시 P웰(304)에 P웰 바이어스(Vpbulk)를 인가한다. P웰(304)에 인가된 P웰 바이어스(Vpbulk)는 메모리 셀 하부의 기판(300) 표면에서 채널 형성을 억제한다. 따라서, 문턱전압이 0V보다 낮은 제2 상태의 메모리 셀을 턴온시키기 위해서는 워드라인(예를 들어, 콘트롤 게이트; 312)에 양전압을 인가해야 한다. 따라서, 10 데이터가 저장된 제2 상태의 메모리 셀의 문턱전압을 0V보다 높게 상승시키는 효과를 얻을 수 있다. P웰 바이어스(Vpbulk)는 1V 내지 10V로 인가하며, 바람직하게는 2V 내지 6V로 인가한다.
한편, P웰(304)과 N웰(302) 사이의 역방향 바이어스가 유지되도록, P웰(304)에 인가되는 P웰 바이어스(Vpbulk)보다 높은 N웰 바이어스(Vnbulk)를 N웰(302)에 인가하는 것이 바람직하다. 특히, N웰 바이어스(Vnbulk)는 P웰(304)과 N웰(302) 사이의 역방향 바이어스를 유지하면서, 브레이크다운(breakdown)이 발생되지 않고 공핍영역(depletion region)에 의해 소자가 전기적으로 영향을 받지 않는 범위에서 P웰 바이어스(Vpbulk)보다 높은 레벨로 인가한다. 경우에 따라 N웰(302)에 N웰 바이어스(Vnbulk)를 인가하지 않고 플로팅 상태로 유지할 수도 있다.
상기의 조건으로 벌크 바이어스(Vpbulk 및 Vnbulk)가 인가됨에 따라, 벌크 바이어스(Vpbulk 및 Vnbulk)가 채널 억제 전압으로 작용하여 메모리 셀들과 선택 트랜지스터의 문턱전압이 함께 상승한다. 이때, 벌크 바이어스(Vpbulk 및 Vnbulk)는 LSB 프로그램 동작이 정상적으로 완료된 메모리 셀(즉, 10 데이터가 정상적으로 저장되어 문턱전압이 목표 레벨까지 상승한 메모리 셀)의 문턱전압이 0V보다 높아지도록 인가된다. 그리고, 소거 상태의 메모리 셀의 문턱전압은 0V보다 낮은 상태가 되도록 벌크 바이어스(Vpbulk 및 Vnbulk)를 인가한다.
한편, P웰(304)에 양전위의 P웰 바이어스(Vpbulk)를 인가함에 따라 공통 소오스 라인(CSL)에도 0V보다 높은 양전압(Vcsl)을 인가한다. 공통 소오스 라인(CSL)은 n타입의 접합 영역(316c)과 연결되므로, P웰 바이어스(Vpbulk)가 접합 영역(316c)을 통해 방출될 수 있다. 따라서, 공통 소오스 라인(CSL)에도 0V보다 높은 양전압(Vcsl)을 인가하며, P웰 바이어스(Vpbulk)와 동일한 레벨의 양전압(Vcsl)을 인가할 수 있다.
또한, P웰 바이어스(Vpbulk)가 인가됨에 따라 LSB 프로그램 검증 동작 시 비트라인(BL)으로 인가되는 전압(V2)을 P웰 바이어스(Vpbulk)보다 높은 레벨로 인가한다. 예를 들어, 종래에 비트라인(BL)으로 1V를 인가한 경우, P웰 바이어스(Vpbulk)를 인가할 때에는 P웰 바이어스(Vpbulk)만큼 상승시킨 전압(V2; 1V+Vpbulk)을 인가한다. 예를 들어, 비트라인에는 2V 내지 11V의 비트라인 바이어스를 인가할 수 있으며, 바람직하게는 P웰 바이어스(Vpbulk)보다 1V 내지 3V 높은 레벨의 비트라인 바이어스를 인가한다.
벌크 바이어스(Vpbulk 및 Vnbulk)에 의해 메모리 셀들과 선택 트랜지스터의 문턱전압이 함께 상승한다. 따라서, 벌크 바이어스(Vpbulk 및 Vnbulk)를 인가하여 LSB 프로그램 검증 동작을 실시할 때, 선택 트랜지스터가 턴온되도록 선택 라인(GSL 및 SSL)에 턴온전압을 인가하되 상승된 문턱전압만큼 더 높은 턴온 전압(Von+V1)을 인가한다. 예를 들어, 턴온 전압(Von+V1)은 4V 내지 13V로 인가할 수 있며, 바람직하게는 5V 내지 9V로 인가한다.
마찬가지로, 소거 상태 또는 프로그램 상태에 상관없이 메모리 셀이 턴온되도록 워드라인들(WL0 내지 WLn) 중 비선택된 워드라인들에 패스 전압을 인가하되 상승된 문턱전압만큼 더 높은 패스 전압(Vpass+V1)을 인가한다. 예를 들어, 패스 전압(Vpass+V1)은 7V 내지 17V로 인가하며, 바람직하게는 8V 내지 13V 범위에서 인가한다.
상기의 전압 조건에서 선택된 워드라인(예를 들어, WL0)에 검증 전압(Vvfy1)을 인가한다. 검증 전압(Vvfy1)은 0V가 될 수 있으며 0V보다 높은 양전압될 수 있다. 검증 전압(Vvfy1)이 0V인 것이 바람직하며, 5V 이하가 되는 것이 바람직하다.
상기의 전압 조건에서, 공통 소오스 라인으로 인가되는 전압(Vcsl)을 제외한 나머지 전압들(Vvfy1, Vpass+V1, Von+V1, V2, Vpbulk 및 Vnbulk)과 P웰 바이어스(Vpbulk)의 차이는 각각 2V 내지 10V가 되며, 3V 내지 8V가 되는 것이 바람직하다.
상기와 같이, LSB 프로그램 검증 동작에 필요한 전압들(Vvfy1, Vpass+V1, Von+V1, V2, Vpbulk, Vnbulk 및 Vcls)이 인가된 상태에서 비트라인(BL)의 전압(V2) 변화를 검출하여 메모리 셀의 문턱전압을 측정한다. 비트라인(BL)의 전압(V2)이 낮아지면 메모리 셀이 소거 상태임을 의미한다. 하지만, LSB 프로그램 동작이 실시된 메모리 셀의 문턱전압이 낮아질 경우, 메모리 셀의 문턱전압이 목표 전압까지 상승하지 못한 것을 의미하므로, LSB 프로그램 동작을 재실시한다.
LSB 프로그램 검증 동작이 완료되고 벌크 바이어스(Vpbulk 및 Vnbulk)의 공급이 중단되면 10 데이터가 저장된 제2 상태의 메모리 셀의 문턱전압은 0V이하로 낮아진다. 또한, 소거 상태의 메모리 셀의 문턱전압도 제2 상태의 메모리 셀의 문턱전압과 함께 낮아진다.
상기에서 서술한 LSB 프로그램 검증 동작은 MSB 프로그램 동작 중에 실시하는 초기 읽기 동작(initial read operation)에도 적용될 수 있으며, 이후에 도 11을 참조하여 구체적으로 설명하기로 한다.
도 5는 본 발명의 실시예에 따른 멀티 프로그램을 위한 플래시 메모리 장치를 설명하기 위한 회로도이다. 본 발명의 플래시 메모리 장치는 메모리 셀 어레이(410), 페이지 버퍼부(420), 고전압 발생기(430), 로우 디코더(440) 및 스위칭부(450)를 포함한다. 또한, LSB 프로그램 검증 동작 시 문턱전압을 일시적으로 상승시키기 위하여 벌크(P웰 또는 N웰)로 인가되는 벌크 바이어스를 생성하는 벌크 전압 생성부(480)를 더 포함한다. 벌크 바이어스가 P웰로 인가되는 경우 공통 소오스 라인(CSL)의 전위를 높이기 위하여 공통 소오스 라인(CSL)에 양전압을 인가하기 위한 CSL 전압 생성부(470)를 더 포함한다. 한편, 메모리 셀 어레이(410)에 포함된 메모리 셀 블록들이 여러 그룹으로 나누어져 각기 다른 벌크(예를 들어, 각기 다른 N웰 또는 각기 다른 P웰)에 형성되는 경우, LSB 프로그램 검증 동작이 실시되는 메모리 셀 블록이 포함된 그룹의 벌크로만 벌크 전압 생성부(480)의 벌크 바이어스를 선택적으로 전달하는 벌크 선택부(460)를 더 포함할 수 있다.
메모리 셀 어레이(410)는 메모리 셀들이 포함된 다수의 메모리 셀 블록(도면에서는 하나의 블록만 도시됨)으로 나누어지며, 다수의 선택 라인(SSL 및 GSL), 워드라인(WL0 내지 WLm) 및 비트라인(BL0 내지 BLm)을 포함한다. 구체적으로, 각각의 블록들은 다수의 스트링을 포함한다. 스트링은 스트링 선택 트랜지스터(SST), 메모리 셀들(C0 내지 Cn) 및 접지 선택 트랜지스터(GST)를 포함한다. 스트링 선택 트랜지스터(SST)의 드레인은 비트라인(BL0)에 연결된다. 접지 선택 트랜지스터(GST)의 소오스는 공통 소오스(CS)에 연결된다. 메모리 셀들(C0 내지 Cn)은 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 직렬로 접속된다. 하나의 블록에는 1024개, 2048 또는 그 이상의 스트링이 포함된다. 하나의 블록 내에서 스트링 선택 트랜지스터(SST)의 게이트들이 서로 연결되어 스트링 선택 라인(SSL)이 되고, 접지 선택 트랜지스터(GST)의 게이트들이 서로 연결되어 접지 선택 라인(GSL)이 된다. 또한, 메모리 셀들(C0 내지 Cn)의 게이트들이 서로 연결되어 각각 워드라인(WL0 내지 WLn)이 된다. 하나의 블록에 포함된 스트링들은 모두 동일한 P웰 내에 형성된다. 또한, 모든 블록들이 모두 동일한 P웰에 형성될 수 있으며, 블록들을 여러 그룹으로 나누어 서로 다른 P웰(또는 N웰)에 형성할 수도 있다. 기본적으로, 하나의 블록에 포함된 스트링들은 모두 동일한 P웰 내에 형성되는 것이 바람직하다. 이 경우, P웰 바이어스나 N웰 바이어스는 모든 메모리 셀들(C0 내지 Cn)에 영향을 준다.
페이지 버퍼부(420)는 비트라인들(BL0 내지 BLm)에 연결되는 페이지 버퍼들을 포함하며, 메모리 셀들로 프로그램 데이터를 전달하거나 메모리 셀들에 저장된 데이터를 검출한다. 도면에는 도시되지 않았으나, 각각의 페이지 버퍼는 이븐 비트라인과 오드 비트라인을 포함하는 한쌍의 비트라인과 연결되며, 이들 비트라인과 페이지 버퍼 사이에는 비트라인 선택부가 설치된다. 비트라인 선택부는 이븐 비트라인과 오드 비트라인 중 하나의 비트라인을 선택하여 페이지 버퍼와 전기적으로 연결시킨다.
고전압 발생기(430)는 리드 동작, 소거 동작 또는 프로그램 동작 시 선택 라인(SSL 및 GSL) 및 워드라인(WL0 내지WLm)에 인가하기 위한 동작 전압들을 글로벌 스트링 선택 라인(SSL), 글로벌 워드라인들(GWL0 내지 GWLn) 및 글로벌 접지 선택 라인(GGSL)에 각각 출력한다. 특히, 본 발명에서 제시하는 고전압 발생기(430)는, 제2 데이터([10])가 저장된 메모리 셀의 0V보다 낮은 문턱전압을 검출하는 LSB 프로그램 동작에서, 도 4에서 설명한 동작 전압들(Vpass+V1, Von+V1 및 Vvfy1)을 출력하기도 한다.
로우 디코더(440)는 로우 어드레스 신호를 디코딩하여 해당 블록을 선택하기 위한 블록 선택 신호(BSELj)를 출력한다. 스위칭부(450)는 블록마다 구비되며, 블록 선택 신호(BSELj)에 따라 고전압 발생기(430)로부터 출력된 동작 전압들을 선택된 블록의 선택 라인(SSL 및 GSL) 및 워드라인(WL0 내지 WLm)으로 전달한다.
벌크 전압 생성부(480)는 도 3 또는 도 4에서 설명한 방법에 따라 LSB 프로 그램 검증 동작에서 10 데이터가 정상적으로 저장된 메모리 셀의 문턱전압이 0V보다 높아지도록 P웰이나 N웰(또는 이들 모두)에 인가될 벌크 바이어스를 글로벌 벌크 라인(Gbulk)으로 출력한다.
CSL 전압 생성부(470)는 LSB 프로그램 검증 동작에서 벌크 전압 생성부(480)로부터 생성된 벌크 바이어스가 도 4에서와 같이 P웰에도 인가되는 경우 공통 소오스 라인에 양전압을 인가한다. 이때, CSL 전압 생성부(470)에서 발생되는 양전압의 레벨은 벌크 전압 생성부(480)에서 P웰로 인가하기 위하여 생성되는 벌크 바이어스의 레벨과 같은 것이 바람직하다.
한편, 본 발명에서는 특정 동작(예를 들어, LSB 프로그램 검증 동작)을 수행하는 과정에서 벌크(예를 들어, N웰 또는 P웰)에 양전위의 벌크 바이어스(Vnbulk 또는 Vpbulk)가 인가되므로, LSB 프로그램 검증 동작이 수행되지 않는 다른 블록에 포함된 메모리 셀들이 영향을 받을 수 있다. 이를 최소화하기 위하여, 메모리 셀 어레이(410)에 포함된 블록들을 여러 그룹으로 나누어 각기 다른 벌크(예를 들어, 각기 다른 N웰 또는 각기 다른 P웰)에 형성할 수 있다. 이 경우, 벌크 바이어스(Vnbulk 또는 Vpbulk)가 LSB 프로그램 검증 동작이 실시되는 블록의 벌크에만 인가되도록 벌크 선택부(460)를 더 포함할 수 있다. 구체적으로, 벌크 선택부(460)는 각각의 벌크에 대응하는 트랜지스터와 같은 스위칭 소자를 포함하며, LSB 프로그램 동작 이후 실시하는 LSB 프로그램 검증 동작이나 MSB 프로그램 동작 중에 실시하는 초기 읽기 동작(initial read operation)(도 11에서 상세하게 설명하기로 함)에서 활성화되는 벌크 선택 신호(BULKi)에 따라 벌크 바이어스(Vbulk)를 해당 벌크로 전 달한다. 이때, 벌크 선택 신호(BULKi)는 나눠진 벌크의 수만큼 생성되며, LSB 프로그램 검증 동작이나 초기 읽기 동작이 실시되는 블록을 포함하는 벌크에 해당하는 벌크 선택 신호만 활성화된다. 만일, 모든 블록이 서로 다른 벌크에 형성된다면, 블록 선택 신호(BSELj)를 벌크 선택 신호(BULKi)로 사용할 수 있다. 이러한 벌크 선택 신호(BULKi)는 로우 어드레스 신호에 따라 생성되므로, 로우 디코더(440)에서 생성될 수 있다.
도 6은 도 5에 도시된 페이지 버퍼를 설명하기 위한 회로도이다. 페이지 버퍼는 2개의 레지스터들(510, 520), 로드 회로(530), 2개의 감지 회로들(540, 550), 스위치(560), 그리고 데이터 출력 회로(570)로 구성된다. 이하에서 설명되는 제어 신호(C1 내지 C12)는 제어 로직 회로(미도시)로부터 출력되는 신호로써, 제어 로직 회로는 모든 플래시 메모리 소자에 포함되는 회로이므로 구체적인 설명은 생략하기 한다.
레지스터(510)는 3개의 NMOS 트랜지스터들(511, 512, 513)과 2개의 인터버들(514, 515)을 포함한다. 인버터들(514, 515)은 래치(516)를 구성하도록 연결된다. MOS 트랜지스터(511)는 제 1 래치 노드(N1)에 연결된 드레인, 소오스, 그리고 제어 신호(C1)를 입력받도록 연결된 게이트를 갖는다. 게이트가 제어 신호(C3)를 입력받도록 연결된 NMOS 트랜지스터(513)는 NMOS 트랜지스터(511)의 소오스와 접지 사이에 연결되어 있다. NMOS 트랜지스터(512)는 제어 신호(C2)를 입력받도록 연결된 게이트, 제 2 래치 노드(N2)에 연결된 드레인, 그리고 NMOS 트랜지스터(513)의 드레인에 연결된 소오스를 갖는다.
이 실시예에 있어서, 프로그램될 데이터가 입력되는 데이터 로드 구간 동안, 제어 신호들(C1, C2)은 서로 상보적 로직 레벨들을 갖는다. 예를 들면, 데이터 '1'이 로드될 때, 제어 신호(C1)는 로직 하이 레벨이 되고 제어 신호(C2)는 로직 로우 레벨이 된다. 데이터 '0'이 로드될 때, 제어 신호(C1)는 로직 로우 레벨이 되고 제어 신호(C2)는 로직 하이 레벨이 된다. 래치(516)를 초기화시키고자 할 때, 제어 신호들(C1, C2)은 제어 신호(C3)가 로직 하이 레벨로 설정된 상태에서 로직 하이 레벨과 로직 로우 레벨로 각각 설정된다. 제어 신호(C3)는 프로그램될 데이터가 입력되는 데이터 로드 구간 동안 활성화된다.
계속해서 도 5를 참조하면, 레지스터(520)는 4개의 NMOS 트랜지스터들(521, 522, 523, 526)과 2개의 인버터들(524, 525)로 구성된다. 인버터들(524, 525)은 래치(527)를 구성하도록 연결되어 있다. NMOS 트랜지스터(521)는 제어 신호(C4)를 입력받도록 연결된 게이트, 제 3 래치 노드(N3)에 연결된 드레인, 그리고 N6 노드에 연결된 소오스를 갖는다. NMOS 트랜지스터(522)는 제어 신호(C5)를 입력받도록 연결된 게이트, 제 4 래치 노드(N4)에 연결된 드레인, 그리고 N6 노드에 연결된 소오스를 갖는다. NMOS 트랜지스터(523)는 제어 신호(C6)를 입력받도록 연결된 게이트, N6 노드에 연결된 드레인, 그리고 접지된 소오스를 갖는다. 게이트가 제어 신호(C7)를 입력받도록 연결된 NMOS 트랜지스터(526)는 감지 노드(SO)와 제 4 래치 노드(N4) 사이에 연결되어 있다.
이 실시예에 있어서, 제어 신호(C5)는 레지스터(510)에 로드된 데이터가 스위치(560)를 통해 전달될 때 활성화된다. 제어 신호(C4)는 래치(527)를 초기화할 때 및 읽기 동작들의 감지 구간에서 활성화된다. 제어 신호(C6)는 래치(527)를 초기화할 때 그리고 데이터 출력 구간에서 활성화된다. 제어 신호(C7)는 프로그램 구간에서 래치(527) 내의 데이터를 비트 라인으로 전달할 때 활성화된다.
감지 회로(540)는 2개의 NMOS 트랜지스터들(541, 542)로 구성된다. NMOS 트랜지스터(541)는 N6 노드에 연결된 드레인, NMOS 트랜지스터(542)를 통해 접지된 소오스, 그리고 감지 노드(SO)에 연결된 게이트를 갖는다. NMOS 트랜지스터(542)는 래치 신호로서 제어 신호(C10)에 의해서 제어된다. 감지 회로(550)는 2개의 NMOS 트랜지스터들(551, 552)로 구성된다. NMOS 트랜지스터(551)는 N5 노드에 연결된 드레인, NMOS 트랜지스터(552)를 통해 접지된 소오스, 그리고 감지 노드(SO)에 연결된 게이트를 갖는다. NMOS 트랜지스터(552)는 래치 신호로서 제어 신호(C11)에 의해서 제어된다. 제어 신호(C10)는 메인 레지스터(520)를 통해 감지 동작이 수행될 때 활성화되고, 제어 신호(C11)는 캐쉬 레지스터(510)를 통해 감지 동작이 수행될 때 활성화된다.
로드 회로(530)는 3개의 PMOS 트랜지스터들(531, 532, 533)과 2개의 NMOS 트랜지스터들(534, 535)을 포함한다. PMOS 트랜지스터들(531, 532)은 전원 전압과 감지 노드(SO) 사이에 직렬 연결되어 있다. PMOS 트랜지스터(532)는 제어 신호(C8)에 의해서 제어된다. PMOS 트랜지스터(531)는 N7 노드의 전압에 의해서 제어된다. NMOS 트랜지스터(534)는 N7 노드와 레지스터(510)의 제 1 래치 노드(N1) 사이에 연결되며, "00" 검증 읽기 구간을 나타내는 제어 신호(C9)에 의해서 제어된다. NMOS 트랜지스터(535)는 N7 노드와 접지 사이에 연결되며, 반전된 제어 신호(nC9)에 의 해서 제어된다. PMOS 트랜지스터(533)는 N7 노드와 레지스터(510)의 제 1 래치 노드(N1) 사이에 연결되며, 반전된 제어 신호(nC9)에 의해서 제어된다. 제어 신호(C9)는 "00" 검증 읽기 구간에만 로직 하이 레벨로 활성화되고, 나머지 구간들 동안 로직 로우 레벨로 비활성화된다. 이는 PMOS 트랜지스터(531)가 "00" 검증 읽기 구간에서 N7 노드 즉, 레지스터(510)에 저장된 데이터에 따라 선택적으로 턴 온됨을 의미한다. "00" 검증 읽기 구간을 제외한 나머지 구간들에서 PMOS 트랜지스터(531)의 게이트는 NMOS 트랜지스터(535)를 통해 접지된다.
스위치(560)는 2개의 NMOS 트랜지스터들(561, 562)을 포함한다. NMOS 트랜지스터들(561, 562)은 N6 노드 및 접지 사이에 직렬 연결된다. NMOS 트랜지스터(561)는 덤프 신호로서 제어 신호(C12)에 의해서 제어되고, NMOS 트랜지스터(562)는 레지스터(510)의 제 1 래치 노드(N1)의 데이터에 의해서 제어된다. 제어 신호(C12)는 데이터 덤프 구간 동안 활성화된다. 데이터 출력 회로(570)는 신호 라인(DOL)과 접지 사이에 직렬 연결된 NMOS 트랜지스터들(571, 572)로 구성된다. NMOS 트랜지스터(571)는 레지스터(520)의 래치 노드(N3)의 데이터에 의해서 제어되고, NMOS 트랜지스터(572)는 제어 신호(C6)에 의해서 제어된다.
이 실시예에 있어서, 레지스터(510) 및 감지 회로(550)는 감지 노드(SO)의 데이터를 감지 및 래치하는 감지 및 레지스터 회로로서 동작하고, 레지스터(520) 및 감지 회로(540)는 감지 노드(SO)의 데이터를 감지 및 래치하는 감지 및 레지스터 회로로서 동작한다.
본 발명의 멀티-비트 프로그램 방식을 개략적으로 설명하면 다음과 같다.
도 7a 및 도 7b는 본 발명에 따른 LSB 프로그램 동작 및 검증 동작을 개략적으로 설명하기 위한 도면이다. 도 8은 본 발명에 따른 MSB 프로그램 동작 및 검증 동작을 개략적으로 설명하기 위한 도면이다.
본 발명의 플래시 메모리 장치는 하나의 메모리 셀에 2-비트 데이터를 저장하기 위해서 프로그램 동작을 2번 수행한다. 이하, 첫 번째 프로그램 동작은 "LSB 프로그램 동작"이라 칭하고, 두 번째 프로그램 동작은 "MSB 프로그램 동작"이라 칭한다. 하나의 메모리 셀은 "11", "10", "00" 및 "01" 중 어느 하나의 데이터가 저장되는 제1 내지 제4 상태들 중 어느 하나의 상태가 되도록 프로그램 된다. "11" 데이터가 저장된 제1 상태의 메모리 셀은 소거된 메모리 셀이며, "10" 데이터가 저장된 제2 상태의 메모리 셀은 제1 상태의 메모리 셀의 문턱 전압보다 높다. 여기서 중요한 것은, 제1 상태의 메모리 셀과 제2 상태 메모리 셀의 문턱전압이 0V보다 낮다는 것이다. 종래에는 제2 상태 메모리 셀의 문턱전압이 0V보다 높았으나, 본 발명에서는 0V보다 낮다. 예를 들어, LSB 프로그램 동작 시 LSB 프로그램 동작 시간을 짧게 설정하거나, 워드라인으로 인가되는 LSB 프로그램 전압을 낮게 인가하여 제2 상태 메모리 셀의 문턱전압이 0V보다 높아지지 않도록 할 수 있다.
한편, "00" 데이터가 저장되는 제3 상태의 메모리 셀은 제2 상태의 메모리 셀의 문턱 전압보다 높고, "01" 데이터가 저장되는 제4 상태의 메모리 셀은 제3 상태의 메모리 셀의 문턱 전압보다 높다. 즉, 제3 상태 또는 제4 상태를 갖는 메모리 셀들의 문턱전압은 모두 0V보다 높다.
상기에서 설명한 조건 하에서 LSB 프로그램 동작이 수행되면, 도 7a에 도시 된 바와 같이, 메모리 셀은 소거된 상태 또는 문턱전압이 0V보다 낮은 제2 상태를 갖는다. LSB 프로그램 동작 다음에 이어지는 MSB 프로그램 동작이 수행되면, 도 8에 도시된 바와 같이, 제1 상태의 메모리 셀은 제1 상태를 유지하거나 제4 상태가 되며, 제2 상태의 메모리 셀은 제3 상태의 메모리 셀이 된다.
도 9는 본 발명에 따른 LSB 프로그램 동작 및 검증 동작을 설명하기 위한 흐름도이다. 도 10은 LSB 프로그램 동작시 데이터 흐름을 보여주는 도면이다. 이하, 본 발명에 따른 LSB 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 설명에 앞서, LSB 프로그램 동작은 메모리 셀을 프로그램하기 위해서 프로그램 루프들의 반복에 의해서 수행된다. 각 프로그램 루프는 프로그램 구간과 검증 구간으로 구성된다. LSB 프로그램 동작의 경우, 각 프로그램 루프의 검증 동작은 이하 "10" 검증 동작이라 칭한다. "10" 검증 동작은 LSB 프로그램 검증 동작이기도 하다.
일단 LSB 프로그램 동작이 시작되면, 캐쉬 레지스터(510)의 래치 노드들(N1, N2)이 초기화된다(S100). 이는 제어 신호들(C1, C3)을 하이로 활성화시킴으로써 달성된다. 즉, 래치 노드들(N1, N2)은 로직 로우 레벨과 로직 하이 레벨로 각각 설정된다. 캐쉬 레지스터(510)의 초기화 후에, 프로그램될 데이터가 페이지 버퍼 디코더 회로를 통해 캐쉬 레지스터(510)에 로드된다(S120). 데이터 로드 구간 동안, 제어 신호(C3)는 로직 하이 레벨로 설정된다. 이러한 상태에서, 프로그램될 데이터 '1'은 제어 신호(C1)를 로직 하이 레벨로 그리고 제어 신호(C2)를 로직 로우 레벨로 설정함으로써 레지스터(510)에 로드된다. 이러한 경우, 래치 노드(N1)는 NMOS 트랜지스터들(511, 513)을 통해 즉, 도 10의 신호 경로(①)를 통해 접지되며, 그 결과 래치 노드(N1)는 로직 로우 레벨이 되고 래치 노드(N2)는 로직 하이 레벨이 된다. 이에 반해서, 프로그램될 데이터 '0'은 제어 신호(C1)를 로직 로우 레벨로 그리고 제어 신호(C2)를 로직 하이 레벨로 각각 설정함으로써 레지스터(510)에 로드된다. 이러한 경우, 래치 노드(N2)는 NMOS 트랜지스터들(512, 513)을 통해 접지되며, 그 결과 래치노드(N1)는 로직 하이 레벨이 되고 래치 노드(N2)는 로직 로우 레벨이 된다.
프로그램될 데이터가 레지스터(510)로 로드된 후, 메인 레지스터(520)가 초기화된다(S140). 이는 제어 신호들(C4, C6)을 활성화시킴으로써 달성된다. 즉, 래치 노드들(N3, N4)은 로직 로우 레벨과 로직 하이 레벨로 각각 설정된다. 메인 레지스터(520)의 초기화 후에, 캐쉬 레지스터(510)에 로드된 데이터는 스위치(560)를 통해 메인 레지스터(520)로 전달된다(S160). 이는 제어 신호들(C5, C12)을 활성화시킴으로써 이루어진다. 제어 신호들(C5, C12)이 활성화됨에 따라, NMOS 트랜지스터들(522, 561)이 턴 온된다. 데이터 '1'이 레지스터(510)에 로드된 경우, 래치 노드(N1)가 로직 로우 레벨로 설정되어 있기 때문에 메인 레지스터(520)의 래치 노드(N3)는 초기화 상태로 유지된다. 즉, NMOS 트랜지스터(562)가 턴오프되어 있기 때문에, N6 노드와 접지 전압 사이에는 전류 경로(②)가 형성되지 않는다. 이는 메인 레지스터(520)가 초기화 상태(N3:L, N4:H)로 유지되게 한다. 이에 반해서, 데이터 '0'이 레지스터(510)에 로드된 경우, 래치 노드(N1)가 로직하이 레벨로 설정되기 때문에 메인 레지스터(520)의 래치 노드(N4)는 NMOS 트랜지스터들(522, 561, 562)을 통해 즉, 도 9의 신호 경로(②)를 통해 접지된다. 이는 래치 노드들(N3, N4)이 로직 하이 레벨 및 로직 로우 레벨이 되게 한다.
일단 프로그램될 데이터가 앞서 설명된 방식으로 캐쉬 레지스터(510)에서 메인 레지스터(520)로 전달되면, 프로그램 동작이 수행된다(S180). 프로그램 동작이 수행될 때, 비트 라인의 전압은 메인 레지스터(520)에 저장된 데이터에 따라 도 10의 신호 경로(③)를 통해 결정된다. 본 발명에서 LSB 프로그램 동작 시 LSB 프로그램 동작 시간이나 워드라인으로 인가되는 LSB 프로그램 전압을 낮춰, 제2 상태의 메모리 셀의 문턱전압이 제1 상태의 메모리 셀의 문턱전압보다는 높고 0V보다는 낮도록 LSB 프로그램 동작을 실시한다.
그 다음에, 메모리 셀이 정상적으로 프로그램되었는 지의 여부가 판별된다(S200). 즉, LSB 프로그램 검증 동작이 수행되며, 이는 "10" 검증 동작이라 칭한다. 본 발명에서는 "10" 검증 동작 시 앞서 설명한 첫 번째 방법으로 워드라인에 음전압을 인가하거나 두 번째 또는 세 번째 방법으로 제2 상태의 메모리 셀의 문턱전압이 0V보다 높아지도록 벌크에 벌크 바이어스를 인가한다. 이하, 두 번째 또는 세 번째 방법에 따라 제2 상태의 메모리 셀의 문턱전압을 0V보다 높인 상태에서 "10" 검증 동작을 실시하는 경우를 예로써 설명하기로 한다.
벌크 바이어스가 인가됨에 따라, 도 7b에서와 같이, 정상적으로 LSB 프로그램 동작이 이루어진 제2 상태의 메모리 셀의 문턱전압은 0V보다 높아진다. 제1 상태의 메모리 셀의 문턱전압도 높아지지만 0V보다 높아지지는 않는다. 이렇게 정상적으로 LSB 프로그램 동작이 이루어진 제2 상태의 메모리 셀의 문턱전압만 0V보다 높아지게 하는 것은 벌크 바이어스의 레벨을 조절함으로써 제어가 가능하다.
벌크 바이어스에 의해 정상적인 제2 상태의 메모리 셀의 문턱전압이 0V보다 높아지고, "10" 검증 동작 시 0V의 검증 전압(Vvfy1, 도 7b 참조)이 선택된 워드 라인에 인가된다. 이 상태에서 비트 라인의 전압 변화가 도 10의 신호 경로(④)를 통해 감지 노드(SO)에 반영된다. 예를 들면, LSB 프로그램 동작이 실시된 메모리 셀이 0V의 검증 전압(Vvfy1)보다 낮은 문턱 전압을 가지면 LSB 프로그램 동작이 정상적으로 이루어 지지 않은 것이며, 감지 노드(SO)의 전압은 접지 전압을 향해 낮아진다. 이는 감지 회로(540)의 NMOS 트랜지스터(541)가 턴 오프되게 한다. "10" 검증 동작시 제어 신호들(C4, C10)의 활성화에 따라 NMOS 트랜지스터들(521, 542)이 턴 온되더라도, 메인 레지스터(520)의 값은 변화되지 않는다. 이에 반해서, LSB 프로그램 동작이 정상적으로 이루어져 메모리 셀의 문턱전압이 0V의 검증 전압(Vvfy1)보다 높아지면, 비트 라인의 전압은 "10" 검증 동작 초기에 프리차지된 전압을 유지하거나 전원 전압을 향해 높아진다. 이는 감지 회로(540)의 NMOS 트랜지스터(541)가 턴 온되게 한다. "10" 검증 동작시 제어 신호들(C4, C10)의 활성화에 따라 NMOS 트랜지스터들(521, 542)이 턴 온되기 때문에, 도 10의 신호 경로(⑤)가 형성된다. 이는 래치 노드(N3)가 로직 로우 레벨로 그리고 래치 노드(N4)가 로직 하이 레벨로 각각 설정되게 한다. 래치 노드(N4)가 로직 하이 레벨로 설정되면, 이후 수행되는 프로그램 루프에서 메모리 셀은 프로그램 금지된다.
"10" 검증 동작이 수행된 후, 메인 레지스터(520)에 저장된 데이터는 제어 신호(C6)를 활성화시킴으로써 데이터 출력 회로(570)를 통해 페이지 버퍼 디코더 회로로 전달된다(⑥). 예를 들면, 래치 노드(N3)가 로우 레벨일 때, 데이터 출력 회로(570)의 NMOS 트랜지스터(571)는 턴 오프되어 신호 라인(DOL)은 프리챠지된 상태로 유지된다. 이에 반해서, 래치 노드(N3)가 하이 레벨일 때, 데이터 출력 회로(570)의 NMOS 트랜지스터(571)는 턴 온되어 신호 라인(DOL)은 접지된다(⑥). 신호 라인(DOL)의 로직 상태는 페이지 버퍼 디코더 회로를 통해 패스/페일 점검 회로(미도시됨)로 전달되며, 패스/페일 점검 회로는 입력된 데이터가 패스 데이터인지 페일 데이터인 지의 여부를 판별한다. 판별 결과에 따라 다음의 프로그램 루프가 진행되거나 LSB 프로그램 동작이 종료될 것이다. 물론, "10" 검증 동작이 종료되면, 벌크 바이어스도 더 이상 인가되지 않으며, 제2 상태의 메모리 셀과 제1 상태의 메모리 셀의 문턱전압은, 도 7a에 도시된 것처럼, 모두 0V 이하로 낮아진다.
도 11은 본 발명의 실시예에 따른 플래시 메모리 장치의 MSB 프로그램 동작 및 검증 동작을 설명하기 위한 흐름도이다. 도 12a 및 도 12b는 MSB 프로그램 동작시 데이터 흐름을 보여주는 도면이다. 이하, 본 발명에 따른 MSB 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 설명에 앞서, MSB 프로그램 동작은 메모리 셀을 프로그램하기 위해서 프로그램 루프들의 반복에 의해서 수행된다. 각 프로그램 루프는 프로그램 구간과 제 1 및 제 2 검증 구간들로 구성된다. MSB 프로그램 동작의 경우, 각 프로그램 루프의 제 1 및 제 2 검증 동작들은 "00" 검증 동작 및 "01" 검증 동작이라 각각 칭한다. 이후 설명되는 바와 같이, 검증 동작들은 연속적으로 수행될 것이다.
도 11에 있어서, MSB 프로그램 동작의 S200 내지 S260 단계들은 LSB 프로그 램 동작의 그것과 실질적으로 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략된다. 일단 캐쉬 레지스터(510)에 로드된 데이터가 스위치(560)를 통해 메인 레지스터(520)로 전달되면, LSB 프로그램 동작에 의해서 프로그램된 LSB 데이터를 캐쉬 레지스터(510)에 저장하기 위한 읽기 동작이 수행된다(S280). 이하, 이러한 읽기 동작을 "초기 읽기 동작(initial read operation)"이라 칭한다.
본 발명에서는 제2 상태의 메모리 셀의 문턱전압이 0V보다 낮으므로, "10" 검증 동작 때와 마찬가지로 워드라인에 음전압을 인가하거나 제2 상태의 메모리 셀의 문턱전압이 0V보다 높아지도록 벌크 바이어스를 인가한 상태에서 초기 읽기 동작을 실시한다. 이때, 제2 상태의 메모리 셀의 문턱전압을 "10" 검증 동작 때보다 0.5V 내지 3V만큼 더 상승(즉, 0.5V 내지 3V까지 상승)시키는 것이 바람직하며, 그 외의 동작 조건은 "10" 검증 동작과 동일하다. 이 경우에도 제1 상태의 메모리 셀의 문턱전압은 0V보다 낮다. 마찬가지로, 벌크에 벌크 바이어스를 인가하여 초기 읽기 동작을 수행하는 경우를 예로써 설명하기로 한다.
초기 읽기 동작에 따르면, 먼저, 레지스터(510)의 래치(516)가 초기화된다. 즉, 래치(516)는 래치 노드들(N1, N2)이 로직 하이 레벨과 로직 로우 레벨로 각각 설정되도록 초기화된다. 그 다음에, 제1 상태의 문턱 전압 분포와 제2 상태의 문턱 전압 분포 사이의 전압이 읽기 전압으로 인가되는데, 벌크 바이어스에 의해 제1 상태의 문턱 전압은 0V보다 낮고 제2 상태의 문턱 전압은 0V보다 높으므로, 0V가 읽기 전압으로 워드 라인에 된다. 이렇게, 0V의 읽기 전압이 워드라인으로 인가된 상태에서 비트 라인의 전압 변화가 도 12a의 신호 경로(③)를 통해 감지 노드(SO)에 반영된다. 예를 들면, 메모리 셀이 읽기 전압보다 낮은 문턱 전압을 가지면(또는 메모리 셀이 "11" 데이터가 저장된 제1 상태이면), 감지 노드(SO)의 전압은 접지 전압을 향해 낮아진다. 이는 감지 회로(550)의 NMOS 트랜지스터(551)가 턴 오프되게 한다. 즉, 도 12a의 신호 경로(④)가 형성되지 않는다. 초기 읽기 동작시 제어 신호들(C1, C11)의 활성화에 따라 NMOS 트랜지스터들(511, 552)이 턴 온되더라도, 캐쉬 레지스터(520)의 값은 변화되지 않는다. 이는 래치 노드들(N1, N2)이 로직하이 레벨 및 로직 로우 레벨로 각각 설정되어 있음을 의미한다. 이에 반해서, 메모리 셀이 읽기 전압 또는 그 보다 높은 문턱 전압을 가지면(또는 메모리 셀이 "10" 데이터가 저장된 제2 상태이면), 감지 노드(SO)의 전압은 초기 읽기 동작 시 프리차지된 전압을 유지하거나 전원 전압을 향해 높아진다. 이는 감지회로(550)의 NMOS 트랜지스터(551)가 턴 온되게 한다. 초기 읽기 동작시 제어 신호들(C1, C11)의 활성화에 따라 NMOS트랜지스터들(511, 552)이 턴 온되기 때문에, 도 12a의 신호 경로(④)가 형성된다. 이는 래치 노드들(N1, N2)이 로직 로우레벨 및 로직 하이 레벨로 각각 설정되게 한다.
일단 초기 읽기 동작이 완료되면 벌크 바이어스의 공급을 중단하고, 이로써 제2 상태와 제1 상태의 문턱전압이 모두 0V보다 낮아진다. 이어서, 앞서 설명된 바와 같은 방식으로 메인 레지스터(520)에 저장된 MSB 데이터에 따라 메모리 셀이 프로그램될 것이다(S300). 이러한 MSB 프로그램 동작이 수행될 때, 비트 라인의 전압은 메인 레지스터(520)에 저장된 데이터에 따라 도 12a의 신호 경로(⑤)를 통해 결정된다. MSB 프로그램 동작은 이 분야에 통상적으로 알려진 방법에 따라 실시하면 되므로, 그것에 대한 설명은 그러므로 생략된다. 그 다음에, 메모리 셀이 정상적으로 프로그램되었는 지의 여부가 판별된다(S320). 앞서 언급된 바와 같이, MSB 프로그램 동작의 각 프로그램 루프는 프로그램 동작과 "00" 및 "01" 검증 동작들을 포함한다. "00" 검증 동작은 메모리 셀이 제2 상태에서 제3 상태로 프로그램되었는 지의 여부를 판별하기 위한 것이고, "01" 검증 동작은 메모리 셀이 제1 상태에서 제4 상태로 프로그램되었는 지의 여부를 판별하기 위한 것이다. "00" 및 "01" 검증 동작들의 좀 더 구체적인 설명은 다음과 같다. 이러한 데이터 값의 변화는 검증 동작의 횟수를 최소화하기 위하여 그레이 코드값에 따라 결정되는 것이다.
먼저, "00" 검증 동작에 따르면, 제3 상태의 문턱전압이 0V보다 높아야 하므로 0V보다는 높고 정상적으로 MSB 프로그램 동작이 이루어진 제3 상태의 문턱전압보다는 낮은 검증 전압(Vvfy2, 도 8 참조)이 워드 라인에 인가된 상태에서 비트 라인의 전압 변화가 도 12b의 신호 경로(⑥)를 통해 감지 노드(SO)에 반영된다. "10" 검증 동작 시에도 0V의 검증 전압이 인가되었으나, "00" 검증 동작 시에는 벌크 바이어스가 인가되지 않으므로 0V의 검증 전압이 다시 사용될 수도 있다. 이 경우, 벌크 바이어스의 인가 조건만 다를 뿐, "10" 검증 동작과 "00" 검증 동작 시 0V의 전압이 검증 전압으로 사용된다. 다시, "00" 검증 동작을 구체적으로 설명하면, 로드 회로(530)를 통해 감지 노드(S0)가 프리챠지되고 감지 노드(SO)의 프리챠지된 전압 레벨은 메모리 셀의 상태에 따라 낮아지거나 프리챠지된 상태(또는 로드 회로를 통해 전류가 감지 노드(SO)로 유입되는 상태)로 유지될 것이다. 앞서 언급된 바와 같이, 감지 노드(SO)의 프리챠지 동작이 초기 읽기 구간에서 읽혀진 데이터에 따라 선택적으로 수행되도록 "00" 검증 읽기 구간에서는 제어 신호(C9)가 하이로 활성화된다. 좀 더 구체적으로 설명하면 다음과 같다.
"00" 검증 동작 동안 감지 노드(S0)를 프리챠지하기 위해서 제어 신호(C8)가 로우로 활성화된다. 이와 동시에, 제어신호(C9)가 하이로 활성화된다. 이는 로드 회로(530)의 NMOS 트랜지스터(535)가 턴 오프되게 하고 로드 회로(530)의 N7 노드가 트랜지스터들(533, 534)을 통해 레지스터(510)의 래치 노드(N1)에 연결되게 한다(⑦). 앞서 설명된 바와 같이, LSB 프로그램 동작시 소거 상태로 유지된 메모리 셀의 경우, 캐쉬 레지스터(510)의 래치 노드들(N1, N2)은 초기 읽기 동작시 로직 하이 레벨과 로직 로우 레벨로 각각 유지된다. 이에 반해서, LSB 프로그램 동작시 제2 상태로 프로그램된 메모리 셀의 경우, 캐쉬 레지스터(510)의 래치 노드들(N1, N2)은 초기 읽기 동작시 로직 로우 레벨과 로직 하이 레벨로 각각 유지된다.
만약 MSB 프로그램 동작시 프로그램될 메모리 셀이 LSB 프로그램 동작시 소거 상태로 유지된 즉, 제1 상태의 메모리 셀이면, 로드 회로(530)의 N7 노드는 로직 하이 레벨이 된다. 이는 PMOS 트랜지스터(531)가 턴 오프되게 하며, 그 결과 도 11b의 신호 경로(⑧)는 형성되지 않는다. 신호 경로(⑧)가 형성되지 않기 때문에, 감지 노드(SO)는 프리챠지되지 않는다. 이는 "00" 검증 동작 동안 메모리 셀의 상태에 관계없이 감지 회로(540)의 NMOS 트랜지스터(541)가 턴 오프되게 한다. 결론적으로, 래치 노드(N1)가 로직 하이 레벨로 유지되는 경우, 메인 레지스터(520)의 데이터는 "00" 검증 읽기 구간 동안 그대로 유지된다. 만약 프로그램될 메모리 셀이 LSB 프로그램 동작시 제2 상태로 유지된 메모리 셀이면, 로드 회로(530)의 N7 노드는 로직 로우 레벨이 된다. 이는 PMOS 트랜지스터(531)가 턴 온되게 한다. 도 12b의 신호 경로(⑧)가 형성되고, 감지 노드(SO)는 PMOS 트랜지스터들(531, 532)을 통해 프리챠지된다. 감지 노드(SO)가 프리챠지된 후, 감지 노드(SO)의 전압은 메모리 셀의 상태에 따라 변화된다. 예를 들면, 메모리 셀이 제2 상태에서 제3 상태로 프로그램 되는 경우, 감지 노드(SO)의 전압은 감지 회로(540)의 NMOS 트랜지스터(541)의 문턱 전압보다 높아진다. 이는 도 12b의 신호 경로(⑨)가 형성되게 하며, 그 결과 메인 레지스터(520)의 데이터는 변화된다. 즉, 래치 노드들(N3, N4)은 각각 로직 로우 레벨과 로직 하이 레벨이 된다. 이는 메모리 셀이 제2 상태에서 제3 상태로 프로그램되었음을 의미한다. 만약 메모리 셀이 제2 상태에서 제3 상태로 프로그램되지 않으면, 메인 레지스터(520)의 데이터는 그대로 유지된다.
앞서 설명된 "00" 검증 동작에 따르면, 비록 메모리 셀이 제3 상태에 대응하는 문턱 전압으로 프로그램되더라도, 제1 상태를 갖고 그리고 제4 상태로 프로그램될 메모리 셀의 메인 레지스터(520)의 데이터는 "00" 검증 읽기 구간에서 프로그램될 데이터로서 유지된다. 즉, 도 12b의 신호 경로(⑧)가 형성되지 않기 때문에, 감지 노드(SO)가 프리챠지되지 않는다. 이에 반해서, 제2 상태를 갖고 그리고 제3 상태로 프로그램될 메모리 셀의 메인 레지스터(520)의 데이터는 메모리 셀이 제3 상태에 대응하는 문턱 전압에 도달할 때 프로그램 금지 데이터로 변경된다. 즉, 도 12b의 신호 경로(⑧)는 감지 노드(SO)가 프리챠지되도록 형성된다.
"00" 검증 동작에 이어서 "01" 검증 동작이 수행된다. "01" 검증 동작에 따르면, 제어 신호(C9)는 PMOS 트랜지스터(531)의 게이트가 NMOS 트랜지스터(535)를 통해 접지되도록 그리고 래치 노드(N1)와 N7 노드가 전기적으로 분리되도록 로우로 비활성화된다. 이는 "01" 검증 동작시 로드 회로(530)에 의해서 정상적으로 프리챠지 동작이 수행됨을 의미한다. 검증 전압(Vvfy3, 도 8 참조)이 워드 라인에 인가된 상태에서 비트 라인의 전압 변화가 도 12b의 신호 경로(⑥)를 통해 감지 노드(SO)에 반영된다. 예를 들면, 메모리 셀이 검증 전압(Vvfy3)보다 낮은 문턱 전압을 가지면, 감지노드(SO)의 전압은 접지 전압을 향해 낮아진다. 이는 감지 회로(540)의 NMOS 트랜지스터(541)가 턴 오프되게 한다. 이에 반해서, 메모리 셀이 검증 전압(Vvfy3)에 도달하거나 그 보다 높은 문턱 전압을 가지면, 비트 라인의 전압은 전원 전압을 향해 높아진다. 이는 감지 회로(540)의 NMOS 트랜지스터(541)가 턴 온되게 한다. "10" 검증 동작 동안에는 제어 신호들(C4, C10)이 활성화된다. 제어 신호들(C4, C10)의 활성화에 따라 NMOS 트랜지스터들(521, 542)이 턴 온된다. 전자의 경우, 도 12b에 도시된 신호 경로(⑩)는 형성되지 않는다. 즉, 메인 레지스터(520)의 프로그램될 데이터는 그대로 유지된다. 후자의 경우, 도 12b에 도시된 방전 경로(⑩)는 형성되고, 그 결과 메인 레지스터(520)의 프로그램될 데이터는 프로그램 금지 데이터로 변경된다.
"01" 검증 동작이 수행된 후, 메인 레지스터(520)에 저장된 데이터는 제어 신호(C6)를 활성화시킴으로써 데이터 출력 회로(570)를 통해 페이지 버퍼 디코더 회로로 전달된다. 예를 들면, 래치 노드(N3)가 로우 레벨일 때, 데이터 출력 회로(570)의 NMOS 트랜지스터(571)는 턴 오프되어 신호 라인(DOL)은 프리챠지된 상태로 유지된다. 이에 반해서, 래치 노드(N3)가 하이 레벨일 때, 데이터 출력 회 로(570)의 NMOS 트랜지스터(571)는 턴 온되어 신호 라인(DOL)은 접지된다(⑪). 신호 라인(DOL)의 로직 상태는 페이지 버퍼 디코더 회로를 통해 패스/페일 점검 회로로 전달되며, 패스/페일 점검 회로는 입력된 데이터가 패스 데이터인지 페일 데이터인 지의 여부를 판별한다. 판별 결과에 따라 다음의 프로그램 루프가 진행되거나 MSB 프로그램 동작이 종료될 것이다.
도 13a 및 13b는 본 발명의 다른 실시예에 따른 방법으로 프로그램된 멀티 레벨 셀에서 2비트 데이터의 문턱전압 분포를 설명하기 위한 그래프이다.
도 2에서는 제1 상태([11])의 메모리 셀을 제2 상태([10])로 프로그램한 후, 제1 상태의 메모리 셀을 제4 상태([01])로 프로그램하고 제2 상태의 메모리 셀을 제3 상태([00])로 프로그램하는 경우를 설명하였다.
하지만, 도 13a를 참조하면, 제1 상태([11])의 메모리 셀을 문턱전압이 0V보다 높은 제3 상태([00])로 제1 프로그램(PGM1)한 후, 제1 상태의 메모리 셀을 문턱전압이 제1 상태의 메모리 셀의 문턱전압보다는 높고 0V보다는 낮은 제2 상태([10])로 제2 프로그램(PGM2)하고 제3 상태의 메모리 셀을 제4 상태([01])로 제3 프로그램(PGM3)할 수도 있다. 이 경우, 제2 및 제3 프로그램 동작(PGM2 및 PGM3) 시 제1 상태의 메모리 셀과 제3 상태의 메모리 셀의 문턱전압이 상승하는 폭이 유사하므로, 제2 및 제3 프로그램 동작을 동시에 실시할 수 있으며, 그에 따라 프로그램 동작 시간을 감축시킬 수 있다.
또한, 도 13b를 참조하면, 제1 상태([11])의 메모리 셀을 문턱전압이 제1 상태의 메모리 셀보다 높고 0V보다 낮은 제2 상태([10])로 제1 프로그램(PGM1)한 후, 제1 상태의 메모리 셀을 문턱전압이 0V보다는 높은 제3 상태([00])로 제2 프로그램(PGM2)하고 제2 상태의 메모리 셀을 제4 상태([01])로 제3 프로그램(PGM3)할 수도 있다. 이 경우에도, 제2 및 제3 프로그램 동작(PGM2 및 PGM3) 시 제1 상태의 메모리 셀과 제2 상태의 메모리 셀의 문턱전압이 상승하는 폭이 유사하므로, 제2 및 제3 프로그램 동작을 동시에 실시할 수 있으며, 그에 따라 프로그램 동작 시간을 감축시킬 수 있다.
상기에서는, 소거된 메모리 셀들 중에서 일부 메모리 셀의 문턱전압이 소거된 메모리 셀의 문턱전압보다는 높고 0V보다는 낮도록 LSB 프로그램 동작을 실시한 후, 이를 검증하는 "10" 검증 동작(도 9의 S200 단계) 시 문턱전압이 일시적으로 상승하도록 벌크에 벌크 바이어스를 인가한다. 하지만, 고전압 발생기에서 음전압이 생성된다면, "10" 검증 동작 시 벌크 바이어스 대신에, 제1 상태의 메모리 셀는 턴온되고 제2 상태의 메모리 셀은 턴온되지 않을 정도의 음전압을 워드라인에 검증 전압으로 인가하여 "10" 검증 동작을 실시할 수도 있다. 이때, 벌크 바이어스 대신에 음전압이 워드라인으로 인가되는 것을 제외하고는 모든 동작이 동일하게 이루어진다. 마찬가지로, MSB 프로그램 동작을 위해 실시하는 초기 읽기 동작(도 11의 S280 단계) 시에도 벌크 바이어스 대신에 음전위의 검증 전압을 워드라인에 인가하여 초기 읽기 동작을 실시할 수 있다. 이렇게 벌크 바이어스 대신에 음전위의 검증 전압을 워드라인으로 인가하는 경우, 도 5의 벌크 선택부(460)는 생략할 수 있다.
상기에서 사용된 수치나 전압 범위는 본 발명을 한정하고자 하는 것이 아니라 이해를 돕기 위해 사용된 것이며, 전원전압의 레벨, 소자의 집적도 또는 동작 속도에 따라 달라질 수 있음은 이 기술이 속하는 분야의 당업자에게는 당연한 사실이다. 즉, 본 발명의 권리범위는 특허청구범위를 근거로 해석되어야 하며, 특허청구범위에 기재된 기술적 사상 내에서 회로의 구조 및 프로그램 방법이 변경될 수 있음은 당연하다. 또한, 상기에서 서술한 회로 및 프로그램 방법은 SONOS, MANOS 또는 TANOS 구조의 플래시 메모리 소자를 포함한 비휘발성 메모리 소자에도 적용 가능하다.
도 1은 종래의 멀티 레벨 셀에서 2비트 데이터의 문턱전압 분포를 설명하기 위한 그래프이다.
도 2는 본 발명의 실시예에 따른 방법으로 프로그램된 멀티 레벨 셀에서 2비트 데이터의 문턱전압 분포를 설명하기 위한 그래프이다.
도 3은 본 발명의 실시예에 따른 멀티 레벨 셀의 프로그램 검증 동작 시 벌크 바이어스로 문턱전압을 조절하는 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 멀티 레벨 셀의 프로그램 검증 동작 시 벌크 바이어스로 문턱전압을 조절하는 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 실시예에 따른 멀티 프로그램 동작을 위한 플래시 메모리 장치를 설명하기 위한 회로도이다.
도 6은 도 5에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.
도 7a 및 도 7b는 본 발명에 따른 LSB 프로그램 동작 및 검증 동작을 개략적으로 설명하기 위한 도면이다.
도 8은 본 발명에 따른 MSB 프로그램 동작 및 검증 동작을 개략적으로 설명하기 위한 도면이다.
도 9는 본 발명에 따른 LSB 프로그램 동작 및 검증 동작을 설명하기 위한 흐름도이다.
도 10은 LSB 프로그램 동작시 데이터 흐름을 보여주는 도면이다.
도 11은 본 발명의 실시예에 따른 플래시 메모리 장치의 MSB 프로그램 동작 및 검증 동작을 설명하기 위한 흐름도이다.
도 12a 및 도 12b는 MSB 프로그램 동작시 데이터 흐름을 보여주는 도면이다.
도 13a 및 13b는 본 발명의 다른 실시예에 따른 방법으로 프로그램된 멀티 레벨 셀에서 2비트 데이터의 문턱전압 분포를 설명하기 위한 그래프이다.
*도면의 주요 부분에 대한 부호 설명*
300 : 반도체 기판 302 : N웰
304 : P웰 306 : 터널 절연막
308 : 플로팅 게이트 310 : 유전체막
312 : 콘트롤 게이트 314 : 하드 마스크
316, 316a, 316b, 316c, 316d, 316e : 소오스, 드레인, 접합 영역
410 : 메모리 셀 어레이 420 : 페이지 버퍼부
430 : 고전압 발생기 440 : 로우 디코더
450 : 스위칭부 460 : 벌크 선택부
470 : CSL 전압 생성부 480 : 벌크 전압 생성부

Claims (39)

  1. 다수의 메모리 셀 블록들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 블록의 워드라인들 및 선택 라인들로 인가되는 동작 전압을 생성하는 고전압 발생기;
    상기 메모리 셀 블록에 포함된 메모리 셀들의 문턱전압을 상승시키기 위하여 상기 메모리 셀 블록의 벌크로 인가되는 양전위의 벌크 바이어스를 생성하는 벌크 전압 생성부; 및
    상기 메모리 셀 블록의 비트라인들에 연결되는 페이지 버퍼부를 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀 블록들 중 하나의 메모리 셀 블록을 선택하기 위한 블록 선택 신호를 생성하는 로우 디코더; 및
    상기 블록 선택 신호에 따라 선택된 메모리 셀 블록의 워드라인들 및 셀렉트 라인들로 상기 동작 전압을 전달하기 위한 스위칭부를 더 포함하는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 메모리 셀 블록들이 다수의 그룹들로 나눠지고, 각각의 그룹들이 서로 다른 벌크에 위치하는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 벌크 바이어스가 상기 메모리 셀 블록들 중 선택된 메모리 셀 블록을 포함하는 그룹의 벌크로 인가되도록 상기 벌크 바이어스를 전달하는 벌크 선택부를 더 포함하는 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 벌크 선택부는 상기 벌크 전압 생성부의 출력 단자와 상기 그룹들 사이에 각각 연결되며 벌크 선택 신호에 따라 각각 동작하는 다수의 스위칭 소자를 포함하는 플래시 메모리 장치.
  6. 제 1 항에 있어서,
    상기 벌크 바이어스가 상기 메모리 셀 블록의 P웰로 인가되는 동안 상기 메모리 셀 블록의 공통 소오스 라인으로 양전압을 인가하기 위한 CSL 전압 생성부를 더 포함하는 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 CSL 전압 생성부는 상기 P웰로 인가되는 벌크 바이어스와 동일한 레벨의 양전압을 상기 공통 소오스 라인으로 인가하는 플래시 메모리 장치.
  8. 제 1 항에 있어서,
    상기 벌크 전압 생성부는 상기 메모리 셀 블록에 포함된 메모리 셀들 중 문턱전압이 소거 상태의 제1 메모리 셀의 문턱전압보다는 높고 0V보다 낮은 제2 메모리 셀의 상기 문턱전압을 0V보다 높게 상승시키는 플래시 메모리 장치.
  9. 제 1 항에 있어서,
    상기 벌크 전압 생성부는 상기 벌크 바이어스를 상기 메모리 셀 블록의 N웰로 인가하는 플래시 메모리 장치.
  10. 제 1 항에 있어서,
    상기 벌크 전압 생성부는 상기 벌크 바이어스를 상기 메모리 셀 블록의 P웰로 인가하는 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    상기 벌크 전압 생성부는 상기 벌크 바이어스보다 높은 레벨의 다른 벌크 바이어스를 상기 메모리 셀 블록의 N웰에 인가하는 플래시 메모리 장치.
  12. 제 1 항, 제 8 항, 제 9 항, 제 10 항 및 제 11 항중 어느 한 항에 있어서,
    상기 벌크 전압 생성부는 상기 제2 메모리 셀의 문턱전압을 검출하는 검증 동작이나 상기 제2 메모리 셀에 저장된 데이터의 읽기 동작 동안에 상기 벌크 바이어스를 생성하는 플래시 메모리 장치.
  13. 문턱전압이 0V보다 낮은 제1 상태의 메모리 셀들이 제공되는 단계;
    상기 제1 상태의 메모리 셀의 문턱전압을 상기 제1 상태의 메모리 셀보다 높고 0V보다 낮은 제1 레벨까지 상승시켜 제2 상태의 메모리 셀이 되도록 제1 프로그램 동작을 실시하는 단계;
    상기 제2 상태의 메모리 셀의 문턱전압을 0V보다 높은 제2 레벨까지 상승시 켜 제3 상태의 메모리 셀이 되도록 제2 프로그램 동작을 실시하는 단계; 및
    상기 제1 상태의 메모리 셀의 문턱전압을 상기 제2 레벨보다 높은 제3 레벨까지 상승시켜 제4 상태의 메모리 셀이 되도록 제3 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 장치의 프로그램 방법.
  14. 문턱전압이 0V보다 낮은 제1 상태의 메모리 셀들이 제공되는 단계;
    상기 제1 상태의 메모리 셀의 문턱전압을 0V보다 높은 제2 레벨까지 제3 상태의 메모리 셀이 되도록 제1 프로그램 동작을 실시하는 단계;
    상기 제1 상태의 메모리 셀의 문턱전압을 상기 제1 상태의 메모리 셀보다 높고 0V보다 낮은 제1 레벨까지 상승시켜 제2 상태의 메모리 셀이 되도록 제2 프로그램 동작을 실시하는 단계; 및
    상기 제3 상태의 메모리 셀의 문턱전압을 상기 제2 레벨보다 높은 제3 레벨까지 상승시켜 제4 상태의 메모리 셀이 되도록 제3 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 장치의 프로그램 방법.
  15. 문턱전압이 0V보다 낮은 제1 상태의 메모리 셀들이 제공되는 단계;
    상기 제1 상태의 메모리 셀의 문턱전압을 상기 제1 상태의 메모리 셀보다 높고 0V보다 낮은 제1 레벨까지 상승시켜 제2 상태의 메모리 셀이 되도록 제2 프로그 램 동작을 실시하는 단계;
    상기 제1 상태의 메모리 셀의 문턱전압을 0V보다 높은 제2 레벨까지 상승시켜 제3 상태의 메모리 셀이 되도록 제1 프로그램 동작을 실시하는 단계; 및
    상기 제2 상태의 메모리 셀의 문턱전압을 상기 제2 레벨보다 높은 제3 레벨까지 상승시켜 제4 상태의 메모리 셀이 되도록 제3 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 장치의 프로그램 방법.
  16. 제 14 항에 있어서,
    상기 제1 프로그램 동작 및 제3 프로그램 동작이 동시에 실시되는 플래시 메모리 장치의 프로그램 방법.
  17. 제 15 항에 있어서,
    상기 제2 프로그램 동작 및 제3 프로그램 동작이 동시에 실시되는 플래시 메모리 장치의 프로그램 방법.
  18. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 제1 상태의 메모리 셀에는 11 데이터가 저장되고, 상기 제2 상태의 메 모리 셀에는 10 데이터가 저장되고, 상기 제3 상태의 메모리 셀에는 00 데이터가 저장되고, 상기 제4 상태의 메모리 셀에는 01 데이터가 저장되는 플래시 메모리 장치의 프로그램 방법.
  19. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 제2 상태의 메모리 셀의 워드라인에 음전압을 인가하여, 상기 제2 상태의 메모리 셀의 문턱전압을 검출하는 검증 동작을 실시하거나 데이터를 읽는 읽기 동작을 실시하는 플래시 메모리 장치의 프로그램 방법.
  20. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서, 상기 제1 프로그램 동작을 실시한 후,
    선택된 워드라인에 음전압을 인가하여 상기 제1 프로그램 동작이 실시된 메모리 셀의 문턱전압 레벨을 검출하는 검증 동작을 실시하는 단계를 더 포함하는 플래시 메모리 장치의 프로그램 방법.
  21. 제 20 항에 있어서,
    상기 검증 동작에서 상기 제1 프로그램 동작이 실시된 메모리 셀의 문턱전압 이 상기 제1 레벨까지 상승하지 않은 경우, 상기 제1 프로그램 동작을 재실시하는 플래시 메모리 장치의 프로그램 방법.
  22. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 제2 상태의 메모리 셀의 문턱전압을 검출하는 검증 동작을 실시하거나 데이터를 읽는 읽기 동작을 실시하는 동안, 상기 제2 상태의 메모리 셀의 문턱전압이 0V보다 높아지도록 벌크에 벌크 바이어스를 인가하는 플래시 메모리 장치의 프로그램 방법.
  23. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서, 상기 제1 프로그램 동작을 실시한 후,
    상기 제2 상태의 메모리 셀의 문턱전압이 0V보다 높아지도록 벌크에 벌크 바이어스를 인가한 상태에서, 워드라인에 검증 전압을 인가하여 상기 제1 프로그램 동작이 실시된 메모리 셀의 문턱전압 레벨을 검출하는 검증 동작을 실시하는 단계를 더 포함하는 플래시 메모리 장치의 프로그램 방법.
  24. 제 23 항에 있어서,
    상기 검증 동작에서 상기 제1 프로그램 동작이 실시된 메모리 셀의 문턱전압이 상기 제1 레벨까지 상승하지 않은 경우, 상기 제1 프로그램 동작을 재실시하는 플래시 메모리 장치의 프로그램 방법.
  25. 제 23 항에 있어서,
    상기 벌크가 N웰인 플래시 메모리 장치의 프로그램 방법.
  26. 제 23 항에 있어서,
    상기 검증 전압이 0V인 플래시 메모리 장치의 프로그램 방법.
  27. 제 23 항에 있어서,
    상기 벌크가 P웰인 플래시 메모리 장치의 프로그램 방법.
  28. 제 27 항에 있어서,
    상기 P웰로 2V 내지 6V의 상기 벌크 바이어스를 인가하고, 선택된 워드라인에는 0V를 인가하고, 공통 소오스 라인에는 상기 벌크 바이어스와 동일한 레벨의 바이어스를 인가하고, 비트라인에는 상기 벌크 바이어스보다 1V 내지 3V만큼 높은 레벨의 바이어스를 인가하는 플래시 메모리 장치의 프로그램 방법.
  29. 제 28 항에 있어서,
    상기 검증 동작 동안 비선택된 워드라인과 선택 라인에는 상기 비선택 워드라인에 연결된 메모리 셀과 선택 트랜지스터를 턴온시킬 수 있는 바이어스가 인가되는 플래시 메모리 장치의 프로그램 방법.
  30. 제 27 항에 있어서,
    상기 벌크 바이어스를 상기 P웰로 인가하는 동안 상기 P웰을 감싸는 N웰에 상기 벌크 바이어스보다 높은 레벨의 바이어스가 인가되는 플래시 메모리 장치의 프로그램 방법.
  31. 제 23 항에 있어서,
    상기 메모리 셀들을 포함하는 다수의 블록들이 적어도 2개 이상의 그룹으로 나뉘어져 서로 다른 벌크에 형성되며, 상기 벌크 바이어스가 상기 검증 동작이 실시되는 블록의 벌크로만 인가되는 플래시 메모리 장치의 프로그램 방법.
  32. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서, 상기 제1 내지 제3 프로그램 동작들 중 문턱전압이 0V보다 낮은 메모리 셀의 문턱전압을 0V보다 높게 상승시키기 위한 프로그램 동작을 실시하기 전에,
    상기 제2 상태의 메모리 셀이 턴오프되도록 워드라인에 음전압을 인가하여 메모리 셀에 저장된 데이터를 읽기 위한 초기 읽기 동작을 실시하는 단계를 더 포함하는 플래시 메모리 장치의 프로그램 방법.
  33. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서, 상기 제1 내지 제3 프로그램 동작들 중 문턱전압이 0V보다 낮은 메모리 셀의 문턱전압을 0V보다 높게 상승시키기 위한 프로그램 동작을 실시하기 전에,
    상기 제2 상태의 메모리 셀의 문턱전압이 0V보다 높아지도록 벌크에 벌크 바이어스를 인가한 상태에서, 메모리 셀에 저장된 데이터를 읽기 위한 초기 읽기 동작을 실시하는 단계를 더 포함하는 플래시 메모리 장치의 프로그램 방법.
  34. 제 33 항에 있어서,
    상기 벌크가 N웰인 플래시 메모리 장치의 프로그램 방법.
  35. 제 34 항에 있어서,
    상기 초기 읽기 동작 시 선택된 워드라인에는 0V가 인가되고, 비선택된 워드라인에는 상기 비선택된 워드라인에 연결된 메모리 셀을 턴온시키기 위한 전압이 인가되는 플래시 메모리 장치의 프로그램 방법.
  36. 제 33 항에 있어서,
    상기 벌크가 P웰인 플래시 메모리 장치의 프로그램 방법.
  37. 제 36 항에 있어서,
    상기 초기 읽기 동작 시, 선택된 워드라인에는 0V를 인가하고, 공통 소오스 라인에는 상기 벌크 바이어스와 동일한 레벨의 바이어스를 인가하고, 비트라인에는 상기 벌크 바이어스보다 1V 내지 3V만큼 높은 레벨의 바이어스를 인가하는 플래시 메모리 장치의 프로그램 방법.
  38. 제 37 항에 있어서,
    상기 검증 동작 동안 비선택된 워드라인과 선택 라인에는 상기 비선택 워드라인에 연결된 메모리 셀과 선택 트랜지스터를 턴온시킬 수 있는 바이어스가 인가되는 플래시 메모리 장치의 프로그램 방법.
  39. 제 36 항에 있어서,
    상기 벌크 바이어스를 상기 P웰로 인가하는 동안 상기 P웰을 감싸는 N웰에 상기 벌크 바이어스보다 높은 레벨의 바이어스가 인가되는 플래시 메모리 장치의 프로그램 방법.
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